KR100317116B1 - Stacked Chip Inductors - Google Patents

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Abstract

적층형 칩 인덕터는 전극 단자 및 도체 패턴이 형성되어 있는 복수의 제1 세라믹 시트를 가지고 있고, 이 제1 세라믹 시트의 가운데 부분에 적층되어 있으며 도체 패턴이 형성되어 있고, 상기 도체 패턴은 상기 제1 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있으며 적어도 하나 이상으로 이루어져 있는 제2 세라믹 시트, 상기 제1, 2 세라믹 시트의 위면 및 아래 면에 적층되어 있으며 상기 제1, 2 세라믹 시트를 보호하기 위한 적어도 하나 이상의 제3 세라믹 시트에서,The multilayer chip inductor has a plurality of first ceramic sheets on which electrode terminals and conductor patterns are formed, which are stacked on the center portion of the first ceramic sheet, and in which a conductor pattern is formed, wherein the conductor pattern is the first ceramic sheet. A second ceramic sheet electrically connected to a conductor pattern of the sheet, the second ceramic sheet being formed of at least one, laminated on the top and bottom surfaces of the first and second ceramic sheets, and at least one for protecting the first and second ceramic sheets In the above third ceramic sheet,

상기 제1, 2, 3 세라믹 시트에는 상, 하 좌, 우를 구분함과 동시에 품질 계수 및 자기 공진 주파수 값을 증대시키기 위하여 도체 패턴과 연직한 방향으로 적어도 하나 이상의 축을 가지는 관통 홀이 형성되어 있다. 상술한 제3 세라믹 시트에는 제1, 2 세라믹 시트에 형성되어 있는 관통 홀과 동일 축을 이루는 관통 홀이 형성될 수 있다. 상술한 관통 홀은 복수의 제1, 2 세라믹 시트에만 형성될 수 있다.The first, second, and third ceramic sheets are provided with through holes having at least one axis in a direction perpendicular to the conductor pattern in order to distinguish the top, bottom, left, and right, and to increase the quality factor and the magnetic resonance frequency value. . The above-described third ceramic sheet may be formed with a through hole having the same axis as the through hole formed in the first and second ceramic sheets. The aforementioned through hole may be formed only in the plurality of first and second ceramic sheets.

이와 같이 이루어져 있는 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 표시부의 마킹이 필요 없어 제작시 공정수가 줄어들고 따라서 생산비용이 감소되는 효과가 있다. 또한 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시킬 수 있다.The stacked chip inductor made in this way does not require marking of the display unit for distinguishing the top, bottom, left, and right sides, thus reducing the number of processes in manufacturing and thus reducing the production cost. In addition, the characteristics of the quality factor Q and the self-resonant frequency may be improved.

Description

적층형 칩 인덕터Stacked Chip Inductors

본 발명은 적층형 칩(chip) 인덕터(inducror)에 관한 것이다.The present invention relates to stacked chip inductors.

인덕터는 저항(resistor), 컨덴서(condenser)와 더불어 전자 회로를 이루는 부품중의 하나로, 페라이트 코어(core)에 코일(coil)을 감거나 인쇄를 하고 양단에 전극을 형성한 것으로, 노이즈(noise) 제거나 LC 공진 회로를 이루는 부품으로 사용된다.An inductor is one of the components of an electronic circuit together with a resistor and a condenser. A coil is wound around a ferrite core or printed, and electrodes are formed at both ends. It is used as a component of elimination or LC resonant circuit.

인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있으며, 이중에서도 적층형이 널리 보급되어 가고 있는 추세이다.Inductors can be classified into various types such as stacked type, winding type, thin film type, etc., and stacked type is being widely used.

이러한 종래의 적층형 칩 인덕터의 구조는, 도 1에 도시하고 있는 바와 같이, 단자(terminal)가 형성되어 있는 두 세라믹 (페라이트 또는 저유전율) 시트(sheet)(20, 60), 이들 세라믹 시트(20, 60) 사이에 코일을 형성하기 위한 금속 패턴(이하, '코일 패턴'이라 함)이 형성되어 있는 세라믹 시트(30, 40, 50)를 포함하고 있다. 그리고, 상술한 단자 패턴 및 코일 패턴이 형성되어 있는 세라믹 시트(20, 30, 40, 50, 60)를 가운데 두고 양쪽으로 금속 패턴이 형성되어 있지 않은 다수의 세라믹 시트(5, 10, 70, 80)가 적층되어 있다.As shown in FIG. 1, the structure of the conventional multilayer chip inductor includes two ceramic (ferrite or low dielectric constant) sheets 20 and 60 having terminals formed thereon, and these ceramic sheets 20. , And the ceramic sheets 30, 40, and 50 formed with a metal pattern (hereinafter, referred to as a “coil pattern”) for forming a coil therebetween. In addition, a plurality of ceramic sheets 5, 10, 70, and 80 in which metal patterns are not formed on both sides of the ceramic sheets 20, 30, 40, 50, and 60 on which the above-described terminal patterns and coil patterns are formed. ) Are stacked.

세라믹 시트(20, 60)에는 외부와 전기적으로 연결하기 위한 단자 패턴(21,61) 및 코일 패턴(22, 62)이 형성되어 있으며, 세라믹 시트(60)의 코일 패턴(62)의 끝에는 비어홀(63)이 형성되어 있다.In the ceramic sheets 20 and 60, terminal patterns 21 and 61 and coil patterns 22 and 62 for electrically connecting to the outside are formed, and at the ends of the coil patterns 62 of the ceramic sheet 60, via holes ( 63) is formed.

세라믹 시트(30, 40, 50)에는 세라믹 시트의 가장자리를 따라 코일 패턴(31, 41, 51)이 형성되어 있으며, 코일 패턴의 끝에는 비어홀(32, 42, 52)이 형성되어 있다. 그리고 세라믹 시트(80)의 상부에는 표시부(81)가 마킹되어 있다. 도 2는 결합된 적층형 칩 인덕터의 윗면에 표시부(81)가 마킹되어 있는 상태를 도시하고 있다. 이러한 표시부(81)는 적층형 칩 인덕터의 조립시 좌, 우 상, 하를 구분하기 위한 것이다.In the ceramic sheets 30, 40, and 50, coil patterns 31, 41, and 51 are formed along edges of the ceramic sheet, and via holes 32, 42, and 52 are formed at the end of the coil pattern. In addition, the display unit 81 is marked on the ceramic sheet 80. 2 illustrates a state in which the display unit 81 is marked on the top surface of the coupled multilayer chip inductor. The display unit 81 is used to distinguish left, right, top, and bottom of the stacked chip inductor.

그리고 상술한 비어홀(23, 32, 42, 52) 안에는 도전성 페이스트(paste)가 채워져 있어, 각 시트(20, 30, 40, 50, 60)에 형성된 코일 패턴이 도전성 페이스트를 통하여 연결된다. 따라서, 비어홀을 통해 연결된 이들 코일 패턴은 코일을 형성하게 되어 인덕턴스 값이 구현된다. 이 때, 인덕턴스의 값은 코일 패턴의 길이, 코일의 감긴 횟수, 코일 패턴의 폭(면적)에 의해 결정된다.In the via holes 23, 32, 42, and 52 described above, a conductive paste is filled, and coil patterns formed in the sheets 20, 30, 40, 50, and 60 are connected through the conductive paste. Accordingly, these coil patterns connected through the via holes form coils, thereby implementing inductance values. At this time, the value of the inductance is determined by the length of the coil pattern, the number of turns of the coil, and the width (area) of the coil pattern.

이러한 종래의 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 마킹 공정을 필요로 하여 작업 공정 수가 늘어남에 따라 생산비용을 증대시키는 문제점이 있다.Such a conventional stacked chip inductor requires a marking process for distinguishing the top, bottom, left, and right, and thus there is a problem in that the production cost increases as the number of working steps increases.

본 발명이 이루고자 하는 기술적 과제는 이러한 종래 기술의 문제점을 해결하기 위한 것으로 표시부의 마킹이 필요 없으며 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시키는 적층형 칩 인덕터를 제공하는데 있다.The technical problem to be achieved by the present invention is to solve the problems of the prior art, there is no need to mark the display portion and to provide a multilayer chip inductor to improve the characteristics of the quality factor (Q) and the self-resonant frequency (Self-Resonant Frequency) have.

도 1은 종래의 적층형 칩 인덕터를 분해하여 도시한 분해 사시도,1 is an exploded perspective view illustrating a conventional stacked chip inductor;

도 2는 도 1의 적층형 칩 인덕터를 결합한 상태를 나타내고 있는 사시도,2 is a perspective view illustrating a state in which the stacked chip inductor of FIG. 1 is coupled;

도 3은 본 발명에 따른 제1 실시예를 설명하기 위한 적층형 칩 인덕터의 분해 사시도,3 is an exploded perspective view of a stacked chip inductor for describing a first embodiment according to the present invention;

도 4는 도 3의 적층형 칩 인덕터를 결합한 상태를 나타내고 있는 사시도,4 is a perspective view illustrating a state in which the stacked chip inductor of FIG. 3 is coupled;

도 5는 본 발명에 따른 제2 실시예를 설명하기 위한 적층형 칩 인덕터의 분해 사시도,5 is an exploded perspective view of a stacked chip inductor for describing a second embodiment according to the present invention;

도 6은 도 5의 적층형 칩 인덕터를 결합한 상태를 나타내고 있는 사시도,6 is a perspective view illustrating a state in which the stacked chip inductor of FIG. 5 is coupled;

도 7은 본 발명에 따른 제3 실시예를 설명하기 위한 적층형 칩 인덕터의 분해 사시도,7 is an exploded perspective view of a stacked chip inductor for explaining a third embodiment according to the present invention;

도 8은 도 7의 적층형 칩 인덕터를 결합한 상태를 나타내고 있는 사시도,8 is a perspective view illustrating a state in which the stacked chip inductor of FIG. 7 is coupled;

도 9는 본 발명에 따른 제4 실시예를 설명하기 위한 적층형 칩 인덕터의 분해 사시도,9 is an exploded perspective view of a stacked chip inductor for describing a fourth embodiment according to the present invention;

도 10은 도 9의 적층형 칩 인덕터를 결합한 상태를 나타내고 있는 사시도,10 is a perspective view illustrating a state in which the stacked chip inductor of FIG. 9 is coupled;

도 11은 본 발명에 따른 제5 실시예를 설명하기 위한 적층형 칩 인덕터의 분해 사시도,11 is an exploded perspective view of a stacked chip inductor for explaining a fifth embodiment according to the present invention;

도 12는 도 11의 적층형 칩 인덕터를 결합한 상태를 나타내고 있는 사시도이다.12 is a perspective view illustrating a state in which the stacked chip inductor of FIG. 11 is coupled.

본 발명의 적층형 칩 인덕터는 전극 단자 및 도체 패턴이 형성되어 있는 복수의 제1 세라믹 시트를 가지고 있고, 이 제1 세라믹 시트의 가운데 부분에 적층되어 있으며 도체 패턴이 형성되어 있고 상기 도체 패턴은 상기 제1 세라믹 시트의 도체 패턴과 전기적으로 연결되어 있으며 적어도 하나 이상으로 이루어져 있는 제2 세라믹 시트, 상기 제1, 2 세라믹 시트의 위면 및 아래 면에 적층되어 있으며 상기 제1, 2 세라믹 시트를 보호하기 위한 적어도 하나 이상의 제3 세라믹 시트에서,The stacked chip inductor of the present invention has a plurality of first ceramic sheets on which electrode terminals and conductor patterns are formed, which are stacked on the center portion of the first ceramic sheet, and where a conductor pattern is formed. A second ceramic sheet electrically connected to the conductor pattern of the first ceramic sheet, the second ceramic sheet including at least one or more layers, and laminated on the upper and lower surfaces of the first and second ceramic sheets, for protecting the first and second ceramic sheets. In at least one third ceramic sheet,

상기 제1, 2, 3 세라믹 시트에는 상, 하 좌, 우를 구분함과 동시에 품질 계수 및 자기 공진 주파수 값을 증대시키기 위하여 도체 패턴과 연직한 방향으로 적어도 하나 이상의 축을 가지는 관통 홀이 형성되어 있다.The first, second, and third ceramic sheets are provided with through holes having at least one axis in a direction perpendicular to the conductor pattern in order to distinguish the top, bottom, left, and right, and to increase the quality factor and the magnetic resonance frequency value. .

상술한 제3 세라믹 시트에는 제1, 2 세라믹 시트에 형성되어 있는 관통 홀과 동일 축을 이루는 관통 홀이 형성될 수 있다.The above-described third ceramic sheet may be formed with a through hole having the same axis as the through hole formed in the first and second ceramic sheets.

상술한 관통 홀은 복수의 제1, 2 세라믹 시트에만 형성될 수 있다.The aforementioned through hole may be formed only in the plurality of first and second ceramic sheets.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 통하여 더욱 상세하게 설명한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 제1 실시예를 설명하기 위한 적층형 칩 인덕터를 분해하여 도시한 분해 사시도이고, 도 4는 도 3의 결합상태를 나타내고 있는 사시도이다.3 is an exploded perspective view illustrating an exploded stacked chip inductor for explaining a first embodiment according to the present invention, and FIG. 4 is a perspective view illustrating a coupling state of FIG. 3.

적층형 칩 인덕터는 3개의 코일 패턴이 형성되어 있는 제1 세라믹 시트(105,107, 109), 제1 세라믹 시트의 위 및 아래에 적층되어 있는 제2 세라믹 시트(101, 103)를 포함하고 있다. 그리고 상술한 제1, 2 세라믹 시트(101, 103, 105, 107, 109)의 각각 위, 아래에는 제1, 2 세라믹 시트(101, 103, 105, 107, 109)를 보호하기 위한 또 다른 제3 세라믹 시트(111, 113, 115, 117)가 적층되어 있다. 상술한 세라믹 시트(101, 103)에는 코일 패턴(101a, 103a)이 형성되어 있으며, 이 코일 패턴(101a, 103a)을 연장하는 일측에 단자 패턴(101b, 103b)이 형성되어 있다.The stacked chip inductor includes first ceramic sheets 105, 107 and 109 having three coil patterns formed thereon, and second ceramic sheets 101 and 103 stacked above and below the first ceramic sheet. Another agent for protecting the first and second ceramic sheets 101, 103, 105, 107, and 109 above and below the first and second ceramic sheets 101, 103, 105, 107, and 109, respectively. Three ceramic sheets 111, 113, 115, and 117 are laminated. Coil patterns 101a and 103a are formed in the ceramic sheets 101 and 103 described above, and terminal patterns 101b and 103b are formed on one side of the coil patterns 101a and 103a.

그리고 세라믹 시트(101, 103)에는 코일 패턴(101a, 103a)과 연직 방향으로 관통 홀(101c, 103c)이 형성되어 있다. 이 관통 홀(101c,103c)은 서로 동일 축 상에 배치되는 것이 바람직하다.In the ceramic sheets 101 and 103, through holes 101c and 103c are formed in the vertical direction with the coil patterns 101a and 103a. The through holes 101c and 103c are preferably arranged on the same axis as each other.

그리고 또 다른 세라믹 시트(105, 107, 109)에는 코일 패턴(105a, 107a, 109a)이 형성되어 있고, 이 코일 패턴(105a, 107a, 109a)을 서로 연결하기 위한 비어홀(105b, 107b, 109b)이 형성되어 있으며, 이 비어홀(105b, 107b, 109b)에는 도전성 페이스트가 채워져 있다. 상술한 세라믹 시트(105, 107, 109)에는 코일 패턴과 연직인 방향으로 관통 홀(105c, 107c, 107c)이 형성되어 있다. 상술한 관통 홀(101c, 103c, 105c, 107c, 109c)은 각각 동일한 축 상에 형성되는 것이 바람직하다. 또한 상술한 세라믹 시트(111, 113, 115, 117)에도 상술한 관통 홀(101c, 103c, 105c, 107c, 109c)과 동일 축에 배치되도록 또 다른 관통 홀(111a, 113a, 115a, 117a)이 형성되어 있다. 도 3의 적층형 칩 인덕터를 적층하여 결합시키면 도 4의 형태로 관통 홀(119)이 형성된다.Coil patterns 105a, 107a, and 109a are formed in the ceramic sheets 105, 107, and 109, and via holes 105b, 107b, and 109b for connecting the coil patterns 105a, 107a, and 109a to each other. The via holes 105b, 107b, and 109b are filled with conductive pastes. Through-holes 105c, 107c, and 107c are formed in the ceramic sheets 105, 107, and 109 described above in a direction perpendicular to the coil pattern. The through holes 101c, 103c, 105c, 107c, and 109c described above are preferably formed on the same axis. In addition, the through-holes 111a, 113a, 115a, and 117a are also arranged in the ceramic sheets 111, 113, 115, and 117 in the same axis as the through-holes 101c, 103c, 105c, 107c, and 109c. Formed. When the stacked chip inductors of FIG. 3 are stacked and coupled, a through hole 119 is formed in the form of FIG. 4.

도 5는 본 발명의 제2 실시예를 설명하기 위한 적층형 칩 인덕터를 분해하여도시한 사시도이고, 도 6은 도 5를 결합한 사시도이다.5 is an exploded perspective view illustrating a stacked chip inductor for explaining a second embodiment of the present invention, and FIG. 6 is a perspective view of FIG.

제1 실시예에서는 적층형 칩 인덕터를 이루고 있는 모든 세라믹 시트(101, 103, 105, 107, 109, 111, 113, 115, 117)에 관통 홀(119)이 형성되어 있는 구조를 설명하고 있으나, 제2 실시예에서는 전극 패턴 및 코일 패턴이 형성되어 있는 세라믹 시트(101, 103, 105, 107, 109)를 보호하기 위하여 아래 면에 형성되어 있는 세라믹 시트(111, 113)에는 관통 홀이 형성되어 있지 않고 나머지 세라믹 시트(101, 103, 105, 107, 109, 115, 117)에만 관통 홀(119)이 형성되어 있다. 이는 제1 실시예에 비하여 상, 하 구분을 명확하게 할 수 있는 장점을 가지고 있다.In the first embodiment, the through holes 119 are formed in all the ceramic sheets 101, 103, 105, 107, 109, 111, 113, 115, and 117 of the stacked chip inductor. In the second embodiment, the through-holes are not formed in the ceramic sheets 111 and 113 formed on the lower surface to protect the ceramic sheets 101, 103, 105, 107 and 109 on which the electrode patterns and the coil patterns are formed. Through holes 119 are formed only in the remaining ceramic sheets 101, 103, 105, 107, 109, 115, and 117. This has the advantage that the upper and lower divisions can be clearly compared to the first embodiment.

도 7은 본 발명의 제3 실시예를 설명하기 위한 적층형 칩 인덕터를 분해하여 도시한 사시도이고, 도 8은 도 7을 결합한 사시도이다.FIG. 7 is an exploded perspective view illustrating a stacked chip inductor for describing a third exemplary embodiment of the present invention, and FIG. 8 is a perspective view of FIG.

제1 실시예에서는 관통 홀이 적층형 칩 인덕터의 중앙부에 형성되어 있으나, 제3 실시예에서는, 도8에 도시하고 있는 바와 같이, l1및 l2의 길이가 서로 다르도록 관통 홀(119)이 배치되어 있다.In the first embodiment, the through-hole 119 through-hole but is formed in a central portion of the multilayered chip inductor, in the third embodiment, as illustrated in Figure 8, the length of l 1 and l 2 to be different, the It is arranged.

이러한 제3 실시예는 제1 실시예에 비하여 자기 공진 주파수 및 품질 계수의 개선된 특성을 얻을 수 있는 장점이 있다.This third embodiment has an advantage that the improved characteristics of the magnetic resonance frequency and the quality factor can be obtained as compared with the first embodiment.

도 9는 본 발명의 제4 실시예를 설명하기 위한 적층형 칩 인덕터를 분해하여 도시한 사시도이고, 도 10은 도 9를 결합한 사시도이다.9 is an exploded perspective view illustrating a stacked chip inductor for explaining a fourth exemplary embodiment of the present invention, and FIG. 10 is a perspective view of FIG.

제1실시예에서 관통 홀(119)이 하나로 이루어져 있으나, 제4 실시예에서는 코일 패턴에 연직인 방향으로 나란하게 두 개의 관통 홀(119, 121)이 형성되어 있다. 이러한 제4 실시예는 제1 실시예에 비하여 자기 공진 주파수 및 품질 계수를 향상시킬 수 있을 뿐만 아니라, 소자의 식별을 용이하게 할 수 있는 효과가 있다.In the first embodiment, the through hole 119 is formed as one, but in the fourth embodiment, two through holes 119 and 121 are formed side by side in a direction perpendicular to the coil pattern. This fourth embodiment can improve the magnetic resonance frequency and the quality factor compared with the first embodiment, and can also facilitate the identification of the device.

도 11은 본 발명의 제5 실시예를 설명하기 위한 적층형 칩 인덕터를 분해하여 도시한 사시도이고, 도 12는 도 11을 결합한 사시도이다.FIG. 11 is an exploded perspective view illustrating a stacked chip inductor for describing a fifth exemplary embodiment of the present invention, and FIG. 12 is a perspective view of FIG.

제2 실시예에서는 전극 패턴 및 코일 패턴이 형성되어 있는 세라믹 시트(101, 103, 105, 107, 109)를 보호하기 위하여 아래 면에 형성되어 있는 세라믹 시트(111, 113)에는 관통 홀이 형성되어 있지 않고 나머지 세라믹 시트(101, 103, 105, 107, 109, 115, 117)에만 관통 홀(119)이 형성되어 있는 것을 설명하고 있으나, 제5 실시예에는 전극 패턴이 형성되어 있지 않은 위, 아래 면에 형성되어 있는 세라믹 시트(111, 113, 115, 117)에 관통 홀이 형성되어 있지 않는 상태를 나타내고 있다. 이러한 제5 실시예는 제1, 2 실시예에서처럼 외관의 표시를 구분하지 않은 상태에서 단지 자기 공진 주파수 및 품질 계수를 향상시키기 위한 것이다.In the second embodiment, through holes are formed in the ceramic sheets 111 and 113 formed on the lower surface to protect the ceramic sheets 101, 103, 105, 107 and 109 on which the electrode patterns and the coil patterns are formed. Although the through-hole 119 is formed only in the remaining ceramic sheets 101, 103, 105, 107, 109, 115, and 117, the fifth embodiment does not have an electrode pattern formed. The state where the through-hole is not formed in the ceramic sheets 111, 113, 115, and 117 formed in the surface is shown. This fifth embodiment is only for improving the magnetic resonance frequency and the quality factor in the state in which the display of appearance is not distinguished as in the first and second embodiments.

이와 같이 이루어지는 적층형 칩 인덕터는 세라믹 시트(101, 103, 105, 107, 109)의 비어홀(105b, 107b, 109b, 103d) 형성 과정에 관통 홀(101c, 105c, 107c, 109c, 103c)을 더 형성하여 이를 정렬하여 적층시켜 제작할 수 있다. 그리고 전극 패턴 및 코일 패턴이 형성되어 있는 세라믹 시트(101, 103, 105, 107, 109)를 보호하기 위한 세라믹 시트(111, 113, 115, 117) 역시 비어홀을 제작하는 공정에서 필요에 따라 선택적으로 펀칭 등의 가공을 한다.In the stacked chip inductor, the through holes 101c, 105c, 107c, 109c, and 103c are further formed in the process of forming the via holes 105b, 107b, 109b, and 103d of the ceramic sheets 101, 103, 105, 107, and 109. It can be produced by sorting and stacking them. In addition, the ceramic sheets 111, 113, 115, and 117 for protecting the ceramic sheets 101, 103, 105, 107, and 109 on which the electrode patterns and the coil patterns are formed may also be selectively used as necessary in the process of manufacturing the via holes. Punching, etc.

한편 관통 홀(119)을 형성함으로서 인덕턴스, 자기 공진 주파수 및 품질 계수는 아래의 표에 나타나 있는 실험 데이터에 의하여 향상되는 효과를 가지게 된다.On the other hand, by forming the through-hole 119, the inductance, the magnetic resonance frequency and the quality factor have the effect of being improved by the experimental data shown in the table below.

상기 표에 의한 실험 데이터는 HP(휴렛패커드)사의 HFSS 시뮬레이션 결과이다. 상술한 표에 의하면 품질계수는 100MHz 및 1GHz대에서 값이 증가함을 알 수 있고, 고주파 영역 즉 3GHz대에서는 종래의 적층형 칩 인덕터가 인덕턴스로 사용할 수 없으나(캐패시터로 동작), 본 발명의 관통 홀이 형성된 경우에는 정상적인 인덕터로 사용할 수 있음을 나타내고 있다.The experimental data according to the above table is the result of HFSS simulation of HP (Hewlett Packard). According to the above table, it can be seen that the quality coefficient is increased in the 100 MHz and 1 GHz bands, and the conventional multilayer chip inductor cannot be used as an inductance in the high frequency range, that is, the 3 GHz band (operating as a capacitor). In this case, it can be used as a normal inductor.

또한 자기 공진 주파수 값 역시 종래에 비하여 관통 홀을 형성한 경우 2.5GHz에서 3GHz로 상승한 상태를 나타내고 있고, 따라서 적층형 칩 인덕터 소자의 특성을 증대시킬 수 있게 된다.In addition, the self-resonant frequency value also shows a state of rising from 2.5 GHz to 3 GHz when the through-hole is formed as compared with the conventional art, thus increasing the characteristics of the stacked chip inductor element.

본 발명에 따른 적층형 칩 인덕터는 상, 하 좌, 우를 구분하기 위한 표시부의 마킹이 필요 없어 제작시 공정수가 줄어들고 따라서 생산비용이 감소되는 효과가 있다. 또한 품질 계수(Q) 및 자기 공진 주파수(Self-Resonant Frequency)의 특성을 향상시킬 수 있다.The stacked chip inductor according to the present invention does not require marking of the display unit for distinguishing the top, bottom, left, and right sides, thereby reducing the number of processes during manufacturing and thus reducing the production cost. In addition, the characteristics of the quality factor Q and the self-resonant frequency may be improved.

Claims (1)

적어도 하나 이상의 세라믹 시트로 이루어지며, 각 세라믹 시트에 형성되어 있는 도체 패턴이 전기적으로 연결되는 제1 세라믹 시트;A first ceramic sheet made of at least one ceramic sheet and having a conductive pattern formed on each ceramic sheet electrically connected thereto; 상기 제1 세라믹 시트의 위 및 아래에 적층되어 있고, 상기 제1 세라믹 시트에 형성되어 있는 도체 패턴과 전기적으로 연결되는 도체 패턴이 형성되어 있으며, 상기 도체 패턴과 외부를 전기적으로 연결하는 단자 패턴이 형성되어 있는 복수의 제2 세라믹 시트; 및Conductor patterns stacked on and under the first ceramic sheet and electrically connected to the conductor patterns formed on the first ceramic sheet are formed. The terminal patterns electrically connecting the conductor patterns to the outside are formed. A plurality of second ceramic sheets formed; And 상기 제1 및 제2 세라믹 시트를 보호하기 위하여 상기 제1 및 제2 세라믹 시트의 위 및 아래에 적층되어 있는 적어도 하나 이상의 제3 세라믹시트At least one third ceramic sheet stacked above and below the first and second ceramic sheets to protect the first and second ceramic sheets 를 포함하며,Including; 상기 제1 및 제2 세라믹 시트와 제3 세라믹 시트 중 상기 제2 세라믹 시트위에 적층되는 세라믹 시트 부분에 각 세라믹 시트에 형성되어 있는 도체 패턴과 연직 방향으로 적어도 하나 이상의 관통홀이 형성되어 있는 것을 특징으로 하는 적층형 칩 인덕터.At least one through-hole is formed in the vertical direction and the conductor pattern formed in each ceramic sheet in the ceramic sheet portion of the first and second ceramic sheets and the third ceramic sheet stacked on the second ceramic sheet. Stacked chip inductors.
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