KR100519815B1 - Chip inductor - Google Patents
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Abstract
본 발명은 두 개의 외부 단자가 동일면 상에 형성되어 표면실장이 용이하면서, 외부단자 형성 공정이 간단하고 소형화 및 고기능화에 유리한 칩 인덕터를 제공하는 것으로, 본 발명에 의한 칩 인덕터는 내부에 나선형 코일 패턴이 형성되며 상호 마주보는 두 쌍의 측면 및 상,하면을 구비한 세라믹 블록; 상기 세라믹블록의 서로 대향하는 두 측면상에 상기 나선형 코일 패턴의 양 단이 노출되도록 형성된 제1,2 오목홈; 및 상기 제1,2오목홈내에 각각 형성되어 상기 코일패턴과 연결되는 측면전극패턴과, 상기 세라믹블록의 하면에 형성되고 대향하는 측면전극과 일체로 연결되는 하면전극패턴으로 이루어진 제1,2외부단자로 이루어진다.The present invention provides a chip inductor having two external terminals formed on the same surface to facilitate surface mounting, and an external terminal forming process simple and advantageous for miniaturization and high functionality. The chip inductor according to the present invention has a spiral coil pattern therein. A ceramic block having two pairs of side and top and bottom surfaces formed therebetween; First and second concave grooves formed so that both ends of the spiral coil pattern are exposed on two opposing side surfaces of the ceramic block; And first and second outer side electrodes formed in the first and second recessed grooves, respectively, and connected to the coil pattern, and bottom electrode patterns formed on the bottom surface of the ceramic block and integrally connected to opposite side electrodes. It consists of terminals.
Description
본 발명은 코일패턴을 다수의 세라믹 시트에 분할하여 형성한 후 적층하여 제조되는 칩 인덕터에 관한 것으로서, 표면실장이 용이하면서, 외부단자 형성을 위한 공정이 간단하고 소형화 및 고기능화에 유리한 한 칩 인덕터에 관한 것이다.The present invention relates to a chip inductor manufactured by dividing a coil pattern into a plurality of ceramic sheets, and then stacking the coil pattern. The present invention relates to a chip inductor that is easy to mount on a surface and has a simple process for forming external terminals and is advantageous for miniaturization and high functionality. It is about.
일반적으로, 인덕터(inductor) 소자는 도 1에 도시한 바와 같이, 소정의 인덕턴스를 형성하는 코일부(L)와, 상기 코일(L1)의 양단에 연결되는 양 단자(T1,T2)로 이루어지는 것으로서, 종래의 인덕터는 권선형과 적층형 두가지로 분류되며, 이 두 종류의 인덕터는 적용 범위 뿐만아니라 제조 방법도 완전히 상이하다.In general, as shown in FIG. 1, an inductor element includes a coil part L forming a predetermined inductance, and both terminals T1 and T2 connected to both ends of the coil L1. Conventional inductors are classified into two types, a winding type and a stacked type, and these two types of inductors are completely different in their manufacturing method as well as their application range.
먼저, 권선형 인덕터는 자성 재료등의 모재 또는 비자성체 보빈에 와이어를 권취하여 코일을 형성한 것으로서, 이 경우 코일에 부유용량(stray capacity : 도선간의 정전 용량)이 발생하기 때문에, 고용량의 인덕턴스를 얻기 위해 권선수를 증가시키면, 그만큼 고주파 특성이 열화되고 부피가 커진다는 단점이 있다. 또한, 보빈 자체의 크기로 인하여 소형화가 어려우며, 표면실장이 가능한 칩 타입으로서는 제조가 곤란하다는 문제점이 있다.First, a wound inductor is a coil formed by winding a wire on a base material or a non-magnetic bobbin such as a magnetic material. In this case, a stray capacity is generated in the coil, so that a high capacity inductance is generated. Increasing the number of turns to obtain has the disadvantage that the high frequency characteristics deteriorate and become bulky. In addition, due to the size of the bobbin itself, it is difficult to miniaturize, and there is a problem that manufacturing is difficult as a chip type capable of surface mounting.
이와 대비하여, 적층형 인덕터는 나선형의 도전성 패턴이 인쇄된 다수의 세라믹 시트를 그 내부에 인쇄된 전극패턴들이 상호 전기적으로 연결되도록 적층한 후, 가압, 소결하여 제조되는 것으로서, 표면실장이 가능한 칩 타입으로 제조가 가능하며, 대량 생산에 매우 적합한 동시에, 내부 도전성 패턴이 은(Ag)으로 구현되기 때문에 고주파 특성이 우수하다는 장점이 있다. In contrast, the multilayer inductor is manufactured by stacking a plurality of ceramic sheets printed with spiral conductive patterns so that the electrode patterns printed therein are electrically connected to each other, and then pressing and sintering the chip. It is possible to manufacture, and at the same time very suitable for mass production, because the internal conductive pattern is implemented in silver (Ag) has the advantage that the high frequency characteristics are excellent.
그런데, 최근에 들어, 각종 전자기기가 소형화 및 경량화되어감에 따라서, 이에 사용되는 칩인덕터를 포함한 전자 부품 또한 경박 단소화되어가는 추세이다. 더불어, 전자기기의 다기능화 및 디지털 통신등의 발전으로 인하여 사용 주파수대역이 점차 고주파 대역으로 확대되고 있으며, 그 결과 칩인덕터등과 같은 전자부품의 고주파 특성이 중요한 과제로 대두되고 있다.However, in recent years, as various electronic devices become smaller and lighter, electronic components including chip inductors used therein also tend to be light and thin. In addition, due to the development of multifunctional electronic devices and the development of digital communication, the use frequency band is gradually extended to the high frequency band, and as a result, the high frequency characteristics of electronic components such as chip inductors, etc. are emerging as important tasks.
이러한 추세에서 볼때, 상술한 자성체 코어를 사용한 권선형 인덕터는 코어 재료로 사용되는 자성체의 종류에 따라 다소의 차이는 있지만 일정 주파수 이상에서 손실히 급격히 증가하는 한편 코일 선간에서 발생하는 기생용량에 의해 인덕턴스가 급격히 감소하여 수백 MHz~GHz 이상의 고주파 대역에서는 사용이 어려우며, 비자성체의 보빈에 와이어를 감는 권선형 인덕터의 경우는 보빈자체의 크기로 인하여 소형화에 불리하고 칩형태로 제조가 불가능하다.In view of this trend, the winding type inductor using the above-mentioned magnetic core has a slight difference depending on the type of magnetic material used as the core material, but the loss is rapidly increased above a certain frequency while the inductance is caused by the parasitic capacitance generated between the coil lines. It is rapidly decreased and it is difficult to use in the high frequency band of several hundred MHz ~ GHz, and the winding type inductor winding the wire around the non-magnetic bobbin is disadvantageous in miniaturization due to the size of the bobbin itself and cannot be manufactured in the form of a chip.
따라서, 이러한 적층형 칩 인덕터가 범용 가전 제품은 물론 전자 산업기기등과 같은 각종 전자기기에 주로 사용되고 있다.Therefore, such a multilayer chip inductor is mainly used for various electronic devices such as general household appliances and electronic industrial devices.
도 2는 종래 적층형 칩 인덕터의 사시도이고, 도 3은 상기 도 2에 보인 적층형 칩 인덕터의 내부 패턴 구조를 보이는 분해사시도로서, 종래의 적층형 칩 인덕터는 내부 도전성 패턴이 나선형으로 인쇄된 다수의 세라믹시트를 적층, 가압, 소결함에 의하여, 그 내부에 코일 패턴을 구비한 세라믹블록(20)을 형성한 후, 상기 세라믹블록(20)의 외측부에 외부단자(23)을 형성하여 이루어진다. Figure 2 is a perspective view of a conventional stacked chip inductor, Figure 3 is an exploded perspective view showing the internal pattern structure of the stacked chip inductor shown in Figure 2, the conventional multilayer chip inductor is a plurality of ceramic sheets in which the inner conductive pattern is printed spirally By laminating, pressing, and sintering to form a ceramic block 20 having a coil pattern therein, an external terminal 23 is formed on an outer side of the ceramic block 20.
상기 세라믹블록(20)의 내부를 살펴보면, 도 3에 도시된 바와 같이, 상하부에서 내부에 인쇄된 도전성 패턴을 보호하는 커버용 제1세라믹시트(31)와 제6세라믹시트(36)를 마련하고, 상기 제1세라믹시트(31)와 제6세라믹시트(36)의 사이에 위치하는 제2세라믹시트(32)~제5세라믹시트(35)에 나선형의 도전성 패턴(32a~35a)이 인쇄되며, 상하로 인접한 도전성 패턴(32a~35a)으 비아홀(32b, 33c, 34b)을 통해 각각 전기적으로 연결된다. 이때 제1도전성 패턴(32a)과 제5도전성 패턴(35a)의 일단은 세라믹 블록(20)의 외측면까지 연결되도록 형성하여, 상기 외측면의 외부단자(23)와 전기적으로 연결하고, 그 결과 두 외부단자(23) 사이에 구비되는 코일(L)이 구현된다. 도 3에서, 미설명된 부호 33b, 34c, 35b는 상기 비아홀(32b, 33c, 34b)이 연결되는 위치를 표시한 것이다.Looking at the inside of the ceramic block 20, as shown in FIG. 3, the first ceramic sheet 31 and the sixth ceramic sheet 36 for protecting the conductive pattern printed therein are provided on the upper and lower parts. The spiral conductive patterns 32a to 35a are printed on the second ceramic sheet 32 to the fifth ceramic sheet 35 positioned between the first ceramic sheet 31 and the sixth ceramic sheet 36. The upper and lower conductive patterns 32a to 35a are electrically connected to each other through the via holes 32b, 33c, and 34b. At this time, one end of the first conductive pattern 32a and the fifth conductive pattern 35a is formed to be connected to the outer surface of the ceramic block 20, and electrically connected to the outer terminal 23 of the outer surface. The coil L provided between the two external terminals 23 is implemented. In FIG. 3, reference numerals 33b, 34c, and 35b, which are not described, indicate positions at which the via holes 32b, 33c, and 34b are connected.
상기한 바와 같이, 종래의 적층형 칩인덕터는 제품의 측면에 외부단자가 형성되어, 내부의 도전성패턴과 전기적으로 연결되는 구조이기 때문에, 외부단자(23)를 형성하기 전에, 최종 열처리가 실시되며, 측면의 외부단자(23)와 연결되는 내부의 도전성패턴(33a~35a)이 제품의 외측면에 노출되도록 하기 위하여, 제1~제6세라믹시트(31~36)의 적층, 가압, 소결 공정후에, 측면에 대한 연마작업이 이루어져야 한다는 번거로움이 있다.As described above, the conventional multilayer chip inductor has a structure in which an external terminal is formed on a side of a product and is electrically connected to an internal conductive pattern, so that the final heat treatment is performed before the external terminal 23 is formed. After the lamination, pressurization and sintering processes of the first to sixth ceramic sheets 31 to 36 in order to expose the inner conductive patterns 33a to 35a connected to the outer terminals 23 on the side surfaces of the product. In other words, it is a hassle to grind the side.
더불어, 종래의 적층형 칩인덕터에 있어서, 상기 외부단자(23)는 인쇄방식이나 쓰루-필(Thru-fill)방식에 의하여 형성되는 것으로서, 이 경우 외부단자(23)를 형성하기 위한 공간이 확보되어야 한다. 또한, 외부단자(23)가 세라믹블록(20)의 표면 형상대로 구현되며, 향후 제품의 크기가 더 감소될 경우 단자간의 전기적인 쇼트불량 방지를 위한 최소한의 단자간 거리 확보가 어려워진다. 특히, 상기 측면의 외부단자(23)의 형성이 제품간에 균일하지 않기 때문에, 표면실장시 어려움이 많다.In addition, in the conventional multilayer chip inductor, the external terminal 23 is formed by a printing method or through-fill method, and in this case, a space for forming the external terminal 23 should be secured. do. In addition, the external terminal 23 is implemented in the shape of the surface of the ceramic block 20, and if the size of the product is further reduced in the future it is difficult to secure the minimum distance between the terminals for preventing electrical short between the terminals. In particular, since the formation of the external terminal 23 on the side surface is not uniform between products, there are many difficulties in surface mounting.
또한, 상기와 같이 내부 도전성패턴을 패턴 길이 방향에 대해서 수직으로 적층하는 구조의 칩인덕터에 있어서, 종래와 같이 외부단자가 내부의 도전성 패턴과 수직한 측면에 형성되는 경우, 칩 인덕터의 실장시 놓인 방향에 따라서, 내부 도전성 패턴과 실장 기판상의 랜드 패턴 간의 상대적 위치가 변화게 되어, 소량의 인덕턴스 변화가 발생되는데, 이러한 인덕턴스 변화는 GHz 대 신호회로의 정합용으로 사용되는 경우 신뢰성 저하를 유발시킨다. 따라서, 종래의 적층형 칩인덕터의 경우, 도 2 및 도 3에 도시된 바와 같이, 상부 표면에 칩의 실장방향을 나타내는 마킹(23)이 반드시 요구된다. In addition, in the chip inductor having a structure in which the internal conductive pattern is vertically stacked with respect to the pattern length direction as described above, when the external terminal is formed on the side surface perpendicular to the internal conductive pattern as in the prior art, Depending on the direction, the relative position between the internal conductive pattern and the land pattern on the mounting substrate changes, resulting in a small amount of inductance change, which causes a decrease in reliability when used for matching GHz to signal circuits. Therefore, in the case of the conventional stacked chip inductor, as shown in Figs. 2 and 3, a marking 23 indicating the mounting direction of the chip on the upper surface is necessarily required.
또한, 외부단자의 전극 면적이 커져 기생캐패시턴스가 증가될 수 있다.In addition, the electrode area of the external terminal is increased, the parasitic capacitance may be increased.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 그 목적은 두 외부단자의 본딩부가 코일 패턴과 평행한 동일 면상에 형성되어 표면실장이 용이하면서, 외부단자 형성을 위한 공정이 간단하고 소형화 및 고기능화에 유리한 칩 인덕터를 제공하는 것이다.The present invention has been proposed in order to solve the above-mentioned problems. The object of the present invention is that the bonding portions of the two external terminals are formed on the same plane in parallel with the coil pattern, so that the surface mounting is easy, and the process for forming the external terminals is simple. It is to provide a chip inductor that is advantageous in miniaturization and high functionality.
상술한 목적을 달성하기 위하여, 본 발명에 의한 칩 인덕터는 그 내부에 나선형 코일 패턴이 형성되고 상호 마주보는 두쌍의 측면과 상하면을 구비한 세라믹 블록;In order to achieve the above object, the chip inductor according to the present invention includes a ceramic block having a spiral coil pattern formed therein and having two pairs of side and top surfaces facing each other;
상기 세라믹브록의 서로 대향하는 한 쌍의 측면에 각각 상기 내부 코일패턴의 일부가 노출되도록 형성된 제1,2 오목홈; 및First and second concave grooves formed on the pair of side surfaces of the ceramic block facing each other to expose a portion of the internal coil pattern; And
각각 상기 제1,2오목홈내에 각각 형성되어, 상기 내부 코일패턴과 연결되는 측면전극패턴과, 상기 세라믹 블록의 하면에 형성되고 상기 대응하는 측면전극과 일체로 연결되는 하면전극패턴으로 이루어진 제1,2외부단자로 이루어지는 것을 특징으로 한다.First and second side electrode patterns respectively formed in the first and second concave grooves and connected to the internal coil patterns, and a bottom electrode pattern formed on the bottom surface of the ceramic block and integrally connected to the corresponding side electrodes. And 2 external terminals.
더하여, 본 발명에 의한 칩 인덕터에 있어서, 상기 세라믹 블록은 상부 커버용 제1세라믹시트; 상기 제1세라믹시트의 하부에 위치하고, 그 상면에 일단이 상기 제1외부단자의 측면전극패턴에 연결되도록 형성된 제1도전성패턴과, 상기 제1도전성패턴의 타단을 하부층과 전기적으로 연결되도록 하는 비아홀이 형성된 제2세라믹시트; 상기 제2세라믹시트의 하부에 순차적으로 위치하고, 각각 그 상부에 위치한 세라믹시트의 비아홀과 일측단이 연결되도록 형성된 제2도전성패턴과, 상기 제2도전성패턴의 타측단을 하부에 위치한 세라믹시트와 전기적으로 연결하기 위한 비아홀이 형성된 다수의 제3세라믹시트; 상기 복수의 제3세라믹시트의 하부에 위치하고, 그 상부에 인접한 세라믹시트의 비아홀과 일측단이 연결되고 타측단은 상기 제2외부단자의 측면전극패턴과 연결되는 제3도전성패턴이 형성된 제4세라믹시트; 및, 상기 제4세라믹시트의 하부에 위치하고, 그 하면에 상기 제1,2외부단자의 하면전극패턴들이 상호 절연되도록 형성된 제5세라믹시트를 순차적으로 적층하여 이루어지고, 상기 제1도전성패턴과 복수의 제2도전성패턴과 제3도전성패턴이 순차적으로 전기적으로 연결되어 코일패턴을 형성한다.In addition, in the chip inductor according to the present invention, the ceramic block comprises: a first ceramic sheet for upper cover; A first conductive pattern disposed under the first ceramic sheet and having an upper end thereof connected to a side electrode pattern of the first external terminal, and a via hole electrically connecting the other end of the first conductive pattern to a lower layer; The formed second ceramic sheet; A second conductive pattern sequentially positioned at a lower portion of the second ceramic sheet, and connected to one end of a via hole of a ceramic sheet disposed at an upper portion thereof; and a ceramic sheet disposed at a lower portion of the second conductive pattern A plurality of third ceramic sheets having via holes formed therein for connecting thereto; A fourth ceramic disposed on a lower portion of the third ceramic sheet, and having a third conductive pattern connected to a via hole of one side of the ceramic sheet adjacent to the upper portion thereof, and having a third conductive pattern connected to the side electrode pattern of the second external terminal; Sheet; And a fifth ceramic sheet which is disposed under the fourth ceramic sheet and is formed on the lower surface thereof so as to sequentially insulate the lower electrode patterns of the first and second external terminals from each other, wherein the first conductive pattern and the plurality of first conductive patterns are stacked. The second conductive pattern and the third conductive pattern of are sequentially electrically connected to form a coil pattern.
또한, 본 발명에 의한 칩 인덕터에 있어서, 상기 제1,2오목홈은 직육면체형상일 수 도 있고, 반원기둥형상일 수 도 있다.In the chip inductor according to the present invention, the first and second concave grooves may have a rectangular parallelepiped shape or a semi-cylindrical shape.
더하여, 본 발명에 의한 칩 인덕터에 있어서, 상기 제1,2외부단자의 측면전극은 상기 오목홈에 도전성 물질을 충진시킨 후, 적층하여 이루어질 수 있다.In addition, in the chip inductor according to the present invention, the side electrodes of the first and second external terminals may be formed by filling a conductive material in the concave grooves and then laminating them.
또한, 본 발명에 의한 칩 인덕터에 있어서, 상기 제1,2오목홈은 코일패턴이 형성된 다수 세라믹시트를 적층하여 된 세라믹블록의 양 측면을 상부에서 하부까지 기계적으로 가공함에 의하여 이루어질 수 도 있고, 다수 세라믹 시트의 동일 위치를 펀칭한 후, 이를 적층함에 의해 형성할 수 도 있다.In addition, in the chip inductor according to the present invention, the first and second concave grooves may be made by mechanically machining both sides of the ceramic block formed by stacking a plurality of ceramic sheets on which coil patterns are formed, from top to bottom. It may be formed by punching the same position of a plurality of ceramic sheets, and then laminating them.
또한, 본 발명에 의한 칩 인덕터에 있어서, 상기 다수 세라믹시트상에 각각의 전극패턴을 1턴 이상 회전하는 나선형으로 형성하는 것이 바람직하다.Further, in the chip inductor according to the present invention, it is preferable to form each electrode pattern on the plurality of ceramic sheets in a spiral in which at least one turn is rotated.
이하, 첨부한 도면을 참조하여 본 발명에 의한 칩 인덕터의 구성 및 작용에 대하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation of the chip inductor according to the present invention.
도 4는 본 발명의 일실시예에 의한 칩 인덕터의 정면 및 후면 사시도이고, 도 5는 그 분해 사시도이다.4 is a front and rear perspective view of a chip inductor according to an exemplary embodiment of the present invention, and FIG. 5 is an exploded perspective view thereof.
상기 도 4를 참조하면, 본 발명의 칩 인덕터는 그 내부에 코일 패턴이 형성되고, 상호 마주보는 두쌍의 측면과 상하면을 구비한 세라믹 블록(40)과, 상기 세라믹블록(40)의 한쌍의 마주보는 측면에 상기 코일패턴의 일부가 노출되도록 형성된 제1,2 오목홈(44,45)과, 각각 상기 제1,2오목홈(44,45) 내에 형성되어 상기 내부 코일패턴과 연결되는 측면전극과 상기 세라믹블록(40)의 내부 코일 패턴과 평행한 하부면(42)에 형성되고 상기 대응하는 측면전극과 연결되는 하면전극패턴으로 이루어진 제1,2외부단자(46,47)로 이루어진다.Referring to FIG. 4, in the chip inductor of the present invention, a coil pattern is formed therein, and a ceramic block 40 having two pairs of side and upper and lower surfaces facing each other and a pair of ceramic blocks 40 face each other. First and second concave grooves 44 and 45 formed to expose a portion of the coil pattern on the viewing side, and side electrodes formed in the first and second concave grooves 44 and 45, respectively, and connected to the internal coil pattern. And first and second external terminals 46 and 47 formed on a lower surface 42 parallel to the internal coil patterns of the ceramic block 40 and connected to the corresponding side electrodes.
상기 도 4에 도시한 세라믹블록(40)은 도 5에 도시된 상부 커버용 제1세라믹시트(51)와, 일단이 상기 제1외부단자(46)의 측면전극패턴에 연결되고 타단은 비아홀(52b)를 통해 하부의 세라믹시트로 연결되는 제1도전성패턴(52a)이 형성되며 상기 제1세라믹시트(51)의 하부에 위치하는 제2세라믹시트(52)와, 상기 제2세라믹시트(52)의 하부에 순차적으로 적층되고, 각각 그 상부에 인접한 세라믹시트(52,53)의 비아홀(52b,53c)과 일측단이 연결되도록 제2도전성패턴(53a,54a)이 형성되고, 상기 제2도전성패턴(53a,54a)의 타측단에 각각의 하부에 위치한 세라믹시트의 도전성패턴(54a,55a)과 전기적으로 연결되는 비아홀(53c,54c)이 형성된 다수의 제3세라믹시트(53,54)와, 최하부의 제3세라믹시트(54)의 하부에 위치하고 그 상부 세라믹시트(54)의 비아홀(54c)과 일측단 연결되고 타측단은 상기 제2외부단자(47)의 측면전극패턴과 연결되는 제3도전성패턴(55a)이 형성된 제4세라믹시트(55)와, 상기 제4세라믹시트(55)의 하부에 적층되며 그 하면에 상기 제1,2외부단자(46,47)의 하면전극이 상호 절연되도록 형성된 제5세라믹시트(56)가 순서대로 적층 되어 이루어진 것이다. 상기의 제1도전성패턴(52a)과 복수의 제2도전성패턴(53a,54a)과 제3도전성패턴(55a)이 비아홀(52b,53c,54c)을 통해 상호 전기적으로 연결되어 나선형의 코일패턴을 형성한다.The ceramic block 40 illustrated in FIG. 4 has a first ceramic sheet 51 for upper cover shown in FIG. 5, one end of which is connected to the side electrode pattern of the first external terminal 46, and the other end of which includes a via hole ( The first ceramic pattern 52a is formed to be connected to the lower ceramic sheet through the second ceramic sheet 52b, and the second ceramic sheet 52 is disposed below the first ceramic sheet 51 and the second ceramic sheet 52. The second conductive patterns 53a and 54a are sequentially stacked on the lower side of the bottom surface, and the second conductive patterns 53a and 54a are formed to connect the via holes 52b and 53c of the ceramic sheets 52 and 53 adjacent to the upper side thereof, respectively. A plurality of third ceramic sheets 53 and 54 having via holes 53c and 54c electrically connected to the conductive patterns 54a and 55a of the ceramic sheets positioned at the lower ends of the conductive patterns 53a and 54a, respectively. And the lower end of the third ceramic sheet 54 is connected to the via hole 54c of the upper ceramic sheet 54 at one end and the other end thereof. A fourth ceramic sheet 55 formed with a third conductive pattern 55a connected to the side electrode pattern of the second external terminal 47 and a lower portion of the fourth ceramic sheet 55, The fifth ceramic sheets 56 formed so that the bottom electrodes of the first and second external terminals 46 and 47 are insulated from each other are sequentially stacked. The first conductive pattern 52a, the plurality of second conductive patterns 53a and 54a, and the third conductive pattern 55a are electrically connected to each other through the via holes 52b, 53c, and 54c to form a spiral coil pattern. Form.
상기에서. 제1 내지 제3도전성패턴(52a~55a)은 1턴 이상 회전하는 나선형으로 형성함으로서, 세라믹블록(40)의 사이즈 증가없이 내부에 형성된 코일 패턴의 턴수를 더 증가시킬 수 있으며, 그 결과 칩 사이즈의 증가없이 인덕터의 효율을 개선할 수 있다.From above. Since the first to third conductive patterns 52a to 55a are formed in a spiral that rotates by one or more turns, the number of turns of the coil pattern formed therein may be further increased without increasing the size of the ceramic block 40, resulting in chip size. The efficiency of the inductor can be improved without increasing.
상기 제1,2오목홈(44,45)은 세라믹블록(40)의 양 측면을 기계적으로 펀칭하여 형성할 수 있으며, 이때, 상기 제1,2오목홈(44,45)는 다양한 기하학적인 형상을 갖는데, 예를 들어, 사각기둥 또는 반원기둥 등 다양한 형상을 갖을 수 있다. 그리고, 상기 제1,2오목홈(44,45)은 내부 코일패턴의 끝단부, 즉, 제1,3 도전성패턴(52a,55a)의 한쪽 단부만 노출되는 깊이로 형성된다. 이렇게 형성된 제1,2오목홈(44,45)의 표면에는 충진 공정을 통해 상기 제1,2외부단자(46,47)의 측면전극들이 형성된다.The first and second concave grooves 44 and 45 may be formed by mechanically punching both sides of the ceramic block 40. In this case, the first and second concave grooves 44 and 45 may have various geometric shapes. Although having, for example, it may have a variety of shapes, such as a square pillar or a semi-circle cylinder. The first and second concave grooves 44 and 45 are formed to have depths at which ends of the internal coil patterns, that is, only one end of the first and third conductive patterns 52a and 55a are exposed. The side electrodes of the first and second external terminals 46 and 47 are formed on the surfaces of the first and second concave grooves 44 and 45 formed as described above.
그리고, 상기 제1,2외부단자(46,47)는 세라믹블록(40)의 적층방향과 수직한 면, 즉, 하면(42)상에 형성되며 상기 측면전극패턴과 연결되는 하면전극패턴을 포함하여 이루어진다. 상기 세라믹블록(40)의 하면(42)에 형성된 제1,2외부단자(46,47)의 하면전극패턴은 표면실장시 본딩패드로 이용된다. 여기서, 제1,2외부단자(46,47)의 하면전극패턴은 상기 세라믹블록(40)을 형성하는 다수의 적층 세라믹시트의 적층될 최하부에 위치하는 세라믹시트(56)의 하면에 인쇄되어 형성되는 것으로, 따라서, 적층, 가압, 소결 처리전에 미리 형성될 수 있다.The first and second external terminals 46 and 47 include a lower surface electrode pattern formed on a surface perpendicular to the stacking direction of the ceramic block 40, that is, on the lower surface 42 and connected to the side electrode pattern. It is done by The bottom electrode patterns of the first and second external terminals 46 and 47 formed on the bottom surface 42 of the ceramic block 40 are used as bonding pads when the surface is mounted. Here, the bottom electrode patterns of the first and second external terminals 46 and 47 are printed and formed on the bottom surface of the ceramic sheet 56 positioned at the bottom of the plurality of laminated ceramic sheets forming the ceramic block 40. Thus, it can be formed in advance before lamination, pressurization and sintering.
상기 제1,2오목홈(44,45) 및 제1,2외부단자(46,47)의 측면전극패턴은 다음의 두가지 방식으로 형성될 수 있다. The side electrode patterns of the first and second recesses 44 and 45 and the first and second external terminals 46 and 47 may be formed in the following two ways.
첫번째로, 상기 세라믹블록(40)을 구성하는 다수의 세라믹시트(51~56)의 동일부위에 동일한 형태로 기하학적인 기계가공을 실시한 후 내부 비아홀의 전극충진시 함께 도전성 물질을 충진시킨 후, 수직으로 적층시킴으로써, 3차원 구조의 오목홈(44,45)과 측면전극패턴을 형성할 수 있다. First, after geometrical machining is performed on the same portions of the plurality of ceramic sheets 51 to 56 constituting the ceramic block 40 in the same shape, the conductive material is filled together during the filling of the via via hole, and then vertically By laminating in this manner, the concave grooves 44 and 45 and the side electrode patterns of the three-dimensional structure can be formed.
두번째로, 다수의 세라믹시트(51~56)를 수직으로 적층하여 세라믹블록(40)을 형성한 후, 상기 세라믹블록(40)의 측면에 펀칭과 같은 기계적인 가공을 실시하여 도 4에 도시한 바와 같이, 측면의 상부에서 하부까지 관통하는 제1,2오목홈(44,45)을 형성하고, 상기 오목홈(44,45)에 도전성 물질을 충진시켜 제1,2외부단자(46,47)의 측면전극패턴을 형성할 수 있다.Second, after forming a ceramic block 40 by vertically stacking a plurality of ceramic sheets (51 ~ 56), and mechanical processing such as punching on the side of the ceramic block 40 is shown in Figure 4 As described above, the first and second recesses 44 and 45 penetrating from the upper part to the lower part of the side surface are filled, and the first and second external terminals 46 and 47 are filled with the conductive material in the concave grooves 44 and 45. Side electrode patterns).
상기에서 제1,2오목홈(44,45)과 제1,2외부단자(46,47)의 측면전극패턴은 세라믹블록(40)내부의 제1~제3도전성패턴(52a~55a)로 이루어진 코일패턴을 제1,2외부단자(46,47)의 하면전극패턴과 전기적으로 연결시키기 위한 것으로서, 그 폭은 가공가능한 최소한의 크기이어도 되며, 되도록 작은 사이즈로 형성하는 것이 바람직하다. 왜냐하면, 외부단자의 전극면적에 비례하여 기생캐패시턴스가 발생되기 때문으로, 기생캐패시턴스를 줄이기 위해서는 전극의 면적이 작은 것이 좋다.The side electrode patterns of the first and second concave grooves 44 and 45 and the first and second external terminals 46 and 47 are formed into the first to third conductive patterns 52a to 55a inside the ceramic block 40. The formed coil patterns are electrically connected to the lower surface electrode patterns of the first and second external terminals 46 and 47. The width of the coil patterns may be a minimum size that can be processed and preferably formed as small as possible. This is because parasitic capacitance is generated in proportion to the electrode area of the external terminal. Therefore, in order to reduce the parasitic capacitance, it is preferable that the electrode area is small.
이상 설명한 구조를 갖는 칩인덕터의 경우, 본딩용 전극패턴이 세라믹블록(40)의 하면에 형성되므로, 특별한 마킹이 없더라도 칩인덕터는 항시 일정한 방향으로 실장된다.In the case of the chip inductor having the above-described structure, since the bonding electrode pattern is formed on the lower surface of the ceramic block 40, the chip inductor is always mounted in a constant direction even without special marking.
도 6은 상술한 두번째 방식을 이용한 경우의 본 발명에 의한 칩인덕터의 제조 과정을 나타낸 플로우챠트이다. 상기 도 6을 참조하여 본 발명에 의한 칩인덕터의 제조공정을 설명한다.6 is a flowchart illustrating a manufacturing process of a chip inductor according to the present invention in the case of using the second method described above. A manufacturing process of the chip inductor according to the present invention will be described with reference to FIG. 6.
상기 도 4 및 도 5에 보인 바와 같은 칩인덕터는, 먼저, 소정 면적을 갖는 복수의 세라믹시트에 도 5에 도시된 바와 같이 상하부의 전극패턴을 전기적으로 연결하기 위한 비아홀(52b,53c,54c)을 일정 간격으로 다수개 형성한다(51). 상기 비아홀(52b,53c,54c)들은 펀칭 공정에 의하여 기계적인 형성할 수 있다.As shown in FIG. 4 and FIG. 5, the chip inductor first includes via-holes 52b, 53c, and 54c for electrically connecting upper and lower electrode patterns as shown in FIG. 5 to a plurality of ceramic sheets having a predetermined area. A plurality of are formed at regular intervals (51). The via holes 52b, 53c, and 54c may be mechanically formed by a punching process.
그 다음, 상기 복수의 세라믹시트의 상부면에 각각 상기 도 5에 보인 바와 같이, 코일패턴을 구성하는 제1~제3도전성패턴(52a~55a)을 일정 간격으로 다수개 형성한다(602).Next, as illustrated in FIG. 5, a plurality of first to third conductive patterns 52a to 55a constituting a coil pattern are formed on the upper surfaces of the plurality of ceramic sheets at predetermined intervals (602).
또한, 소정의 하부 커버용 세라믹시트의 하부면에 상기 제1,2외부단자(46,47)의 하부전극패턴을 일정 간격으로 다수개 형성한다(603).In addition, a plurality of lower electrode patterns of the first and second external terminals 46 and 47 are formed on the lower surface of the predetermined lower cover ceramic sheet at predetermined intervals (603).
그 다음으로, 상기와 같이 형성된 제1,2,3도전성패턴(52a~55a) 및 비아홀(52b,53c,54c)들이 수직방향으로 배열되도록, 상술한 복수의 세라믹시트를 도 5에 도시된 바와 같이, 상부커버용 제1세라믹시트(51), 제2외부단자(47)에 연결될 제1도전성패턴(52a)이 형성된 제2세라믹시트(52), 상하부로 인접한 도전성 패턴들과 비아홀로 연결되는 제2도전성패턴(53a,54a)이 형성된 복수의 제3세라믹시트(53,54), 제1외부단자(46)에 연결된 제3도전성패턴(55a)이 형성된 제4세라믹시트(55), 하부커버용 및 제1,2외부단자(46,47)의 하부전극패턴이 인쇄된 제5세라믹시트(57) 순으로 적층한다(604). Next, the plurality of ceramic sheets described above are illustrated in FIG. 5 so that the first, second, and third conductive patterns 52a to 55a and the via holes 52b, 53c, and 54c formed as described above are arranged in the vertical direction. Likewise, the first ceramic sheet 51 for the upper cover, the second ceramic sheet 52 formed with the first conductive pattern 52a to be connected to the second external terminal 47, and the conductive patterns adjacent to the upper and lower portions are connected to the via holes. A plurality of third ceramic sheets 53 and 54 having second conductive patterns 53a and 54a formed therein, a fourth ceramic sheet 55 having a third conductive pattern 55a connected to the first external terminal 46 and a lower portion thereof The lower electrode patterns of the cover and the first and second external terminals 46 and 47 are stacked in the order of the printed fifth ceramic sheet 57 (604).
그리고, 상기 적층방향과 수직한 세라믹블록(40)의 양 측면상에 상기 제1,3도전성패턴(52a,55a)의 끝단이 노출될 수 있는 소정 깊이로 상부에서 하부까지 관통되는 제1,2 오목홈(44,45)을 형성하는데, 이는 상기 동일면 상에 일정 간격으로 형성된 복수의 도전성패턴의 사이를 기준으로 상부세라믹시트에서 하부세라믹시트까지 관통홀을 형성함으로서, 동시에 다수 인덕터 소자의 오목홈 형성이 가능하게 된다(605). 이때, 형성된 관통홀의 하부 세라믹시트의 하면에 형성된 전극과 연결된다.In addition, the first and second penetrating from the top to the bottom to a predetermined depth to expose the ends of the first, third conductive patterns 52a, 55a on both side surfaces of the ceramic block 40 perpendicular to the stacking direction Concave grooves 44 and 45 are formed, which form through-holes from the upper ceramic sheet to the lower ceramic sheet based on a plurality of conductive patterns formed on the same surface at regular intervals. Formation is possible (605). At this time, it is connected to the electrode formed on the lower surface of the lower ceramic sheet of the through hole formed.
그리고, 상기 단계에서 형성된 관통홀의 내부 표면에 도전성물질을 도포한 후(606). 다수 관통홀의 중심선을 따라 상기 적층된 세라믹시트를 다수의 행과 열로 절단하여 복수의 칩인덕터를 제조한다(607).Then, after applying the conductive material to the inner surface of the through hole formed in the step (606). A plurality of chip inductors are manufactured by cutting the stacked ceramic sheets along a center line of a plurality of through holes in a plurality of rows and columns (607).
상기와 같이, 본 발명에 의한 칩인덕터는 외부단자의 하부전극패턴은 제1~제3도전성패턴을 각 세라믹시트에 형성할 때 동시에 형성할 수 있고, 상기 오목홈 및 측면전극패턴은 각 세라믹시트의 비아홀의 가공시 동시에 형성되거나, 한번의 관통홀 가공 및 도전성 물질의 충진 공정에 의해 형성될 수 있기 때문에, 종래와 같은 외부단자 형성을 위한 복잡한 공정들이 생략될 수 있다. As described above, the chip inductor according to the present invention may simultaneously form the lower electrode patterns of the external terminals when the first to third conductive patterns are formed in each ceramic sheet, and the concave groove and the side electrode patterns may be formed in each ceramic sheet. Since the via hole may be formed at the same time, or may be formed by a single through hole process and a filling process of the conductive material, complicated processes for forming external terminals as in the prior art may be omitted.
상술한 바와 같이, 본 발명은 칩인덕터의 내부 코일패턴의 길이방향과 수직한 하면에 실장용 외부단자이 형성됨으로서, 실장면이 평면형상으로 정확한 표면 실장이 이루어질 수 있으며, 별도의 마킹없이도 내부 코일패턴이 균일한 방향을 향하도록 실장될 수 있으며, 외부단자의 전극 면적이 감소되어 외부단자에 의한 기생캐패시턴스의 발생을 감소시키는 효과가 있고, 또한 외부단자의 크기가 감소됨으로서, 제품의 면적에서 외부단자의 크기를 제외한 설계유효면적을 증가시킬 수 있어 소형화에 유리하다.As described above, in the present invention, since the external terminal for mounting is formed on the bottom surface perpendicular to the longitudinal direction of the internal coil pattern of the chip inductor, the surface can be precisely mounted in a planar shape, and the internal coil pattern is required without additional marking. It can be mounted so as to face in a uniform direction, the electrode area of the external terminal is reduced to reduce the occurrence of parasitic capacitance by the external terminal, and also the size of the external terminal is reduced, thereby reducing the external terminal in the area of the product The design effective area can be increased except for the size of, which is advantageous for miniaturization.
도 1은 인덕터 소자를 나타내는 등가회로도이다.1 is an equivalent circuit diagram showing an inductor element.
도 2는 종래의 적층형 칩 인덕터의 정면 및 후면사시도이다.2 is a front and rear perspective view of a conventional stacked chip inductor.
도 3은 종래 적층형 칩 인덕터의 분해 사시도이다.3 is an exploded perspective view of a conventional stacked chip inductor.
도 4는 본 발명에 의한 적층형 칩 인덕터의 정면도 및 후면도이다.4 is a front view and a rear view of a stacked chip inductor according to the present invention.
도 5는 본 발명에 의한 적층형 칩 인덕터의 분해 사시도이다.5 is an exploded perspective view of a stacked chip inductor according to the present invention.
도 6은 본 발명에 의한 적층형 칩 인덕터의 제조 방법을 나타낸 플로우챠트이다.6 is a flowchart illustrating a method of manufacturing a stacked chip inductor according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
40 : 세라믹블럭 41 : 상면40: ceramic block 41: upper surface
42 : 하면 44 : 제1오목홈42: lower surface 44: first recess groove
45 : 제2오목홈 46 : 제1외부단자45: second recess groove 46: the first external terminal
47 : 제2외부단자47: second external terminal
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