KR100273186B1 - Sram 테스트 모드에서 비트 라인 변조를분리 실시하기 위한 회로 - Google Patents

Sram 테스트 모드에서 비트 라인 변조를분리 실시하기 위한 회로 Download PDF

Info

Publication number
KR100273186B1
KR100273186B1 KR1019970707223A KR19970707223A KR100273186B1 KR 100273186 B1 KR100273186 B1 KR 100273186B1 KR 1019970707223 A KR1019970707223 A KR 1019970707223A KR 19970707223 A KR19970707223 A KR 19970707223A KR 100273186 B1 KR100273186 B1 KR 100273186B1
Authority
KR
South Korea
Prior art keywords
bit line
voltage
test
circuit
gate
Prior art date
Application number
KR1019970707223A
Other languages
English (en)
Other versions
KR19980703823A (ko
Inventor
케네쓰 더블유. 메이르
Original Assignee
로데릭 더블류 루이스
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 로데릭 더블류 루이스, 마이크론 테크놀로지, 인크. filed Critical 로데릭 더블류 루이스
Publication of KR19980703823A publication Critical patent/KR19980703823A/ko
Application granted granted Critical
Publication of KR100273186B1 publication Critical patent/KR100273186B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 SRAM 셀의 진보된 전압 범프 지지 테스팅에 대한 SRAM 비트라인 전압 레벨의 분리 변조를 위한 회로 및 방법을 제공한다. 제1 FET는 Vcc, SRAM 셀의 비트라인 로드 게이트, 및 테스트 모드 동작 제어 논리 회로에 접속된다. 제2FET는 비트라인 로드 게이트, 테스트 모드 논리 회로, 및 SRAM 소자의 외부 핀에 접속되어 있다. 모드 동작 동안 제1 FET는 Vcc가 비트라인에 인가되지 못하게하며, 제2 FET는 소자의 외부 핀을 통해서 수신된 공급전압에 의해서 내부 비트라인 전압 레벨이 변조되도록 한다. 비트라인 전압 레벨의 전압 변조는 워드라인과 같은 주변 회로의 정상 동작 전압 레벨과 분리된다. 본 발명의 또 다른 실시예는 제2 FET 대신에 CMOS 전달 게이트를 전달한다.

Description

ＳＲＡＭ 테스트 모드에서 비트라인 변조를 분리실시하기 위한 회로{CIRCUIT FOR SRAM TEST MODE LSOLATED BITLINE MODULATION}
SRAM 메모리 어레이는 종래의 다이내믹 랜덤 액세스 메모리(DRAM)어레이보다 더많은 n-채널(NMOS)전계 효과 트랜지스터(FET)를 사용하기 때문에 종래의 DRAM기술에서 요구되는 계속적으로 메모리셀들을 리프레쉬할 필요없이 데이타를 기억시킬 수 있다. 그러나, SRAM 셀의 교차 결합 특성으로 인하여 셀내에서 제조 결함이 발생하는데 반드시 그렇지는 않지만 최초 테스트될 때는 셀이 정상 동작 범위내에서 부적절하게 기능하지 않지만 향후에 부적절하게 기능할 수도 있다.
범용의 반도체 소자는 흔히 제품의 질 및 그 신뢰성을 확실히하기 위해서 일련의 테스트 과정을 거친다. 제품의 신뢰성이야 말로 특정한 동작 조건하의 소정의 성능 범위내에서 시종일관 기능할 수 있는 제품의 능력인 것이다. 이러한 테스팅 과정은 일반적으로 플로브 테스팅을 포함하는데 여기서는 웨이퍼 상에 남아있는 동안 초기에 개개의 다이를 테스트하여 기능성이나 가능한 속도를 판정하는 것이다. 웨이퍼가 기능적 다이들의 품질이 양호함을 나타내는 기능적 다이들의 수율을 갖고 있으면 각 개개의 다이는 패키지로 조립된다. 종래 패키징은 드리 프레임상에 다이를 장치하고 전기접속 목적용 외부리드를 갖고 있는 플라스틱 하우징으로 다이를 캡슐화하는 것을 포함한다.
그후에 패키지된 소자들은 번인 및 개별 기능 테스팅을 포함하는 또다른 일련의 가속된 수명 테스팅을 받게된다. 번인 테스팅은 소자를 작동시켜 이들에게 온도 및 전압 강도를 가함으로써 초기의 불량을 검출하고 제거하는 것이다. 초기 불량율은 초기에 제조 결함에 의해서 그들의 수명에 결함이 있는 소자들에 관련된 것이다. 번인 테스팅은 상기 목적에 적합한 번인 오븐내에서 승온으로 소자들을 전기적으로 작동시켜 소자의 결함을 촉진시킨다. 따라서 소자들은 조립후 및 번인후에 발생될 수 있는 속도 및 에러에 대하여 기능적 데스팅을 받게된다.
기능적 테스팅은 저 및 고 Vcc 마진 및 범프 지지 테스트를 포함할 수 있다. 예를 들면, 범프 지지 테스트에서는 메모리 소자의 판독이 옳바른지 혹은 메모리 소자의 메모리 상태변화가 수용범위 밖인 지를 검출하는 판독동안은 전압이 소정의 저 레벨까지 강하한다. 판독중일 때 셀이 그 데이타를 유지하는(상태를 변화시키지 않고) 능력은 셀의 정적 노이즈 마진(SNM)으로서 알려져 있다. 결함이 있는 셀은 양호한 셀보다도 낮은 SNM을 갖는다. 다시 말해서 셀이 갖고 있는 SNM이 높을 수록 판독동안 셀이 상태를 변화시킬 가능성이 줄어들게 되는 것이다.
5 볼트 SRAM 소자의 정상적인 수용가능 작동 전압레벨은 4.5 내지는 5.5볼트의 범위내로 정해질 수 있지만 소자의 극단적인 기능 범위를 테스트하기 위해서 범프 지지 테스트의 경우에는 전압이 2.2볼트까지 강하될 수도 있다. 소자가 그의 데이타를 유지하고 저전압 테스트 상태동안 적절히 판독을 행하는 경우에는 이 소자는 기능적 소자라고 생각한다. 한편, 소자내의 메모리셀(혹은 셀)이 수용하기 힘든 상태 변화를 일으킨 경우에 이 소자는 테스트 결함이 있는 것으로 해서 폐기된다.
이와는 다르게, 소정의 저 전압을 사용하는 대신에 보다 완전한 전압 서치 테스트가 실시될 수 있는데, 여기서는 셀의 어레이의 기능적 전압 범위가 얼마인지를 알아내기 위해서 단계별 저 전압 레벨이 점진적 증가형식으로 인가된다. 이 테스트는 자주 전부는 아니라 해도 대부분의 셀들이 상태를 수용하기 힘들 정도로 상태를 변화시키는 전압 레벨을 의미하는 완전한 에레이 불량점을 판정하는데 사용된다. 그러나, 이 테스트는 시간이 상당히 소모되고 비용이 들어서 비용면에서 효과적이라고 판단될 때 이외에는 실시되지 않는다.
범프 지지 테스트는 웨이퍼 분류시나 혹은 패키지된 부분의 테스팅시에 실시될 수 있다. 이러한 형태의 테스팅으로 대분분의 결함성의 SARM셀들을 선별해 낼수 있지만 고유하게 내재된 특정한 한계는 남아있다. 예를 들면, 몇몇의 결함성 셀들은 가능하게는 테스트의 저 전압 부분동안 SRAM 소자에서의 주변 회로 특성의 반응으로 인해서 저 전압 범프 지지 판독 테스트동안 검출되지 않는 수가 있다고 알려지고 있다. 실제로, 특정한 테스트를 목적으로 SRAM 소자에 극단적인 저 혹은 고 전압이 인가되었을 때에 소자내의 모든 회로는 주변회로와의 어떤 분리 효과없이 동일한 테스트 전압 레벨을 받는다. 동일한 테스트 전압 레벨을 받는 모든 회로와 연관된 문제는 특정한 주변 회로(예를 들면, 워드라인)가 진보된 테스팅 조건 및 셀의 결함특성을 보다 잘 분류해 낼수 있는 정상적인 수용가능한 전압 레벨(테스트 전압 레벨과는 다름)을 선택적으로 유지해야 한다는 점이다.
미국 특허 제5,132,929호는 워드라인을 Vcc로 고정하여 기판상에 전압을 걸어 메모리 셀을 통해서 흐르는 누설 전류를 측정하기 위한 테스트 모드를 가진 SRAM용의 누설 검출 회로를 개시하고 있다. 이러한 누설 전류는 특정한 핀에서 내부 저항기 양단에 걸리는 전압으로서 측정된다. 이 회로는 비트 라인 상의 전압의 분리된 외부 변조를 전압 범프 테스팅에 제공하지 않는다.
따라서, 본 발명의 목적은 SRAM소자의 진보된 기능적 테스팅의 테스트 전압을 분리시키기 위한 회로 및 방법을 제공하기 위한 것이다.
<발명의 요약>
본 발명의 양호한 실시예의 본 발명의 원리에 다르면, 테스트 모드 회로 및 방법은 SRAM셀의 진보된 전압 범프 지지 테스트용의 SRAM비트라인 레벨의 분리된 외부 변조를 제공한다. 제1 FET는 Vcc, SRAM셀의 비트라인 로드 게이트, 및 테스트 모드 제어 논리회로에 접속되어 있다. 제2 FET는 비트라인 로드 게이트, 테스트 모드 논리회로, 및 SRAM 소자의 외부핀에 접속되어 있다. 테스트 모드 동작동안에는 제1의 FET가 비트라인 로드 게이트로의 Vcc의 인가를 하지 못하게 하고 제2 FET는 외부 핀으로부터 수신된 전압이 비트라인 로드 게이트에 인가되어 SRAM의 주변 회로에 인가된 정상 동작 전압 레벨을 유지하면서 비트라인 전압 레벨을 변조할 수 있게 한다.
본 발명의 또 다른 원리에 따르면, 또 다른 실시예는 제2 FET대신에 CMOS전
달 게이트를 제공하며 이에 따라서 테스트 모드 제어 논리블럭이 변형된다.
본 발명의 장점은 결함성의 SRAM소자를 보다 신뢰성있게 선별하기 위해서 완전한 에레이 불량의 저 전압 레벨을 검출하는 개선된 수단을 제공하는 것이다. 본 발명의 또 다른 장점은 테스트 모드 동안에는 주변 워드라인 공급 전압이 외부에서 변조된 비트라인 전압과 분리되므로 저 전압 판독 테스팅 사이클 타이밍을 고속으로 하는 것을 포함한다.
본 발명의 다른 목적 및 장점은 설명이 진행되어 감에 따라 보다 자명하게 될 것이다.
본 발명은 반도체 메모리 기술에 관한 것으로서, 보다 구체적으로 비트라인 레벨 변조를 이용하는 스태틱 랜덤 액세스 메모리(SRAM)를 테스트하는 회로 및 방법에 관한 것이다.
도 1은 셀의 테스트 모드 동안 내부 비트라인의 외부 변조를 위해서 종래의 SRAM셀에 접속된 본 발명의 회로의 개략도이다.
도 2는 본 발명의 다른 실시예의 도면이다.
도 1은 셀의 테스트 모드 동안 내부 비트라인(20)의 외부 변조를 위해 종래의 SRAM 셀(10)에 접속된 본 발명의 회로(15)의 개략도이다. SRAM 셀(10)이 저항기 로드(12)를 갖고 도시되어 있으나 본 발명은 예를 들면 P-채널 로드 확은 박막 트랜지스터(FET)로드를 갖는 것과 같은 모든 SRAM 셀 아키택쳐에 균등하게 적용될 수 있다. 또한 본 명세서에 개시된 전기적 기능 및 접속은 본 발명의 영역내에서 개시된 기능을 실시하는 등가회로를 사용하는 것이 가능한 것으로 이해되어야 한다. 일 예로서, 트랜지스터가 다이오드 및 저항기로서 사용될 수 있다. 이와 유사하게, 접속된 2개의 전기 부품이 2개의 부품을 물리적으로 분리하는 매개 부품을 가질 수도 있다. 따라서, 접속(Connected)의 의미는 매개소자에 관계없이 전지적으로 연통관계에 있는 부품을 포함하는 것으로 해석되어야 한다.
바람직한 실시예에서, P-채널 FET(25)의 하나의 활성 역역이 비트라인 로드 게이트(30)에 접속되어 있고, 다른 활성 영역은 Vcc에 접속되어 있다. FET(25)의 게이트는 데스트 모드 제어 논리 회로(35)에 접속되어 있다. 유사하게 FET(40)의 게이트는 데스트 모드 논리 회로(35)에 접속되어 있고, N-채널 FET(40)의 하나의 활성영역은 비트라인 로드 게이트(30)에 접속되어 있다. 그러나, FET(40)의 다른 활성 영역은 FET(40)를 통해서 외부 전압 변조를 비트라인 로드 게이트(30)에 제공하기 위해서 Vcc외에 소자의 외부 핀(45)(터미널 혹은 본딩 패드)에 접속되어 있다.
테스트 모드 제어 논리 회로(36)는 메모리 소자(10)에 테스트 모드 동작 제어 신호(비트라인 분리 모드 제어 신호)를 제공한다. 특히, SRAM 셀(10)의 정상 동작동안, 테스트 모드 논리 블록(35)은 FET(25)가 온 상태를 유지하도록 정상 동작 제어 접지 신호 Vss를 P-채널 FET(25)의 게이트로 송출하므로 이에 의해서 Vcc가 FET를 통과하여 전달되어 비트라인 로드 게이트(30)를 동작시킨다. 또한, 정상 동작 상태동안 N-채널 FET(40)의 게이트는 유사하게 Vss신호를 받지만 오프 상태를 유지하기 때문에 터미널(45)에서의 어떤 외부 인가 전압도 FET(40)를 통과하지 못하게 한다. 이러한, 정상 동작 조건에서는 Vt를 비트라인 로드 트랜지스터(30)의 임계전압이라고 할 때, 비트라인(20)의 전압 레벨은 Vcc-Vt로 계산된다. FET(25,40)은 비트라인 로드 게이트(30)에 전압 신호를 선택적으로 인에이블하기 위한 인에이블링 회로로서 불리운다.
이와 반대로 테스트 모드 동작 동안 논리 블록(35)은 FET(25, 40)으로 테스트 모드(분리)동작 제어 신호Vccp를 송출한다. Vccp는 SRAM 소자상에 포함된 Vcc 범프 논리 회로에 의해서 발생되거나 혹은 외부 핀을 통해서 내부로 전달될 수 있는 Vcc보다 큰 일부 전압 신호이다. 테스트 모드 논리 호로(35)가 구현되거나 인에이블되는 방식은 비트라인(20)의 외부 변조가 외부 핀(45)로부터 발생되도록 FET(25, 40)을 동작시키는 신호를 발생시키지 않으면 않된다는 것을 제외하고는 본 발명과 특별히 밀접한 관계가 있는 것은 아니다.
테스트 모드 논리 회로(35)가 Vcc신호를 송출하면 P-채널 FET(25)가 오프되어 비트라인 로드 게이트(30)로의 Vcc전압이 인가되지 못하게 하고, N- 채널 FET(40)은 온되어 터미널(45)에 인가된 외부 테스트 전압(Ve)을 인에이블하여 FET(40)을 통해서 비트라인 로드 게이트(30)로 전달한다. 이러한 테스트 모드 조건에서는 비트라인(30)의 전압 레벨은 Ve-Vt로서 계산된다. 비트라인 레벨이 감소된 테스트 전압(Ve)에 응답하여 강하되므로 셀(10)의 SNM이 감소되고 결함이 있는 셀을 검출할 수 있다. 그러나, 본 발명은 진보된 SRAM 테스팅을 위한 셀(10)의 주변 회로로부터 비트라인 레벨의 이러한 전압강하를 분리하는 것이다. 즉, Ve(제1 전압 신호Vcc와 비례하는 제2 전압 신호)가 터미널(45)에 그리고 비트라인(20)을 변조하기 위해서 비트라인 로드(30)(제1 회로)의 게이트에 인가되어도 Vcc신호는 비트라인 로드(30)의 활성 영역, 풀업 저항기(12), 및 워드라인(55) 등의 제2(주변)회로에 선택적으로 접속된채로 유지된다. 이와 관련하여, Ve는 Vcc(주변 회로에 인가됨)에 비례하여 분리된다(비트라인(20)용 로드 게이트(30)에 인가됨).
주변 회로 전압 레벨로부터 비트라인 전압 레벨을 분리하는 것에 관한 본 발명의 이점은 (1) 신뢰성있는 테스트 조건에 대해서 기능적 주변 회로를 완전하게 유지하면서 비트라인에 보다 낮은 테스트 전압을 인가할 수 있다는 점과, (2) 기능적으로 분리된 워드라인을 유지하면서 비트라인에 보다 낮은 전압 서치 범위를 인가할 수 있으므로 완전한 에레이 불량점이 양호하게 검출된다는점, 및 (3) 주변(워드라인)공급 전압이 비트라인 전압으로부터 분리되므로 보다 고속의 사이클 타임(셀 어드레싱)에서 테스팅이 이루어 질 수 있다는 점이다.
이제부터 도 2를 참조하여 설명하면, 본 발명의 또 다른 실시예가 도시되어 있다. 외부 변조 비트라인(20)의 일반적인 원리는 동일하게 유지되지만, 이 실시예는 몇몇의 주목할 만한 특징을 제공한다. 특히, 상보형 금속 산화물 반도체(CMOS)전달 게이트(60)가 NMOS 패스 게이트(도 1의 FET(40))대신에 사용되고 논리블록(35)이 Vccp신호가 아닌 Vcc테스트 모드 신호를 송출한다. CMOS 게이트(60)의 N-채널 소자(65)의 게이트의 논리 블록(35)에 접속된다. 또한, 인버터(70)는 논리 블럭(35)과 CMOS게이트(60)의 P-채널 소자(75)의 게이트사이에 접속된다.
이 실시예는 Vccp 신호(도 1에서와 같이)를 생성하는데 어떤 전압 펌프도 필요로 하지 않기 때문에 다이 스페이스의 점유 공간이 감소되는 이점을 제공한다. 그러나, 이 실시예는 CMOS 전달 게이트(60)의 P-채널 소자(75)의 P+n웰 다이오드의 순바이어스의 발행으로 인해서 5 볼트 호환가능한 입력/출력을 가진, 예를 들면
3.3 볼트측에 사용될 수 없다.
이러한 결과로서 본 실시예의 기능은 도 1의 기능과 유사하다. 즉, SRAM 셀(10)의 정상 동작 동안, 테스트 모드 논리 블록(35)은 FET(25)를 온 상태로 유지하고 그에 의해서 Vcc를 인에이블하여 FET(25)를 통해서 비트라인 로드 게이트(30)을 동작시키기 위해서 접지 신호Vss를 P-채널 FET(25)의 게이트로 송출한다. N-채널 소자(65)의 게이트도 Vss 제어 모드 신호를 수신하고, P-채널 소자(75)의 게이트는CMOS 전달 게이트(60)를 오프상태로 유지하여 터미널(45)에의 임의의 외부 인가 전압의 전달을 하지 못하게 하도록 인버터(70)를 통해서 반전된 신호를 수신한다.
테스트 모드 동작 동안 논리 블록(35)은 FET(25, 65)로 테스트 모드 신호 Vcc(Vccp가 아님)를 송출하고, FET(75)는 반전된 Vcc신호를 수신한다. 테스트 모드 논리 블록(35)이 Vcc신호를 송출하면, P-채널 FET(25)가 오프되어 비트라인 로드 게이트(30)로의 Vcc전압의 인가를 저지하고 FET(65, 75)는 온되어 터미널(45)에 인가된 외부 테스트 전압(Ve)를 CMOS게이트(60)을 통해서 비트라인 로드 게이트(30)으로 보낸다. 비트라인 전압 레벨이 감소된 테스트 전압(Ve)에 응답하여 강하함에 따라 셀(10)의 SNM이 감소한다. 그러나, 비트라인 전압 레벨 강하가 워드라인(55)에서와 같이 셀(10)의 주변회로에 선택적으로 인가된 Vcc로부터 분리되므로 결함성 셀의 판독 테스팅이 향상된다.
상술된 것은 SRAM셀의 진보된 전압 범프 지지 테스팅에 대한 비트라인 레벨의 분리 및 외부 변조를 제공하는 회로 및 방법의 바람직한 실시예이다. 본 발명에서 명백한 것은 SRAM소자 테스팅 및 신뢰성을 향상시킬 수 있는 강력한 수단을 제공한다는 점이다. 이제까지 본발명을 특정한 실시예를 참조로 하면서 설명하였지만 명백히 다른 대체 실시예 및 구성 혹은 변형실시 방법이 본 발명의 영역을 이탈하지 않는 범위내에서 사용될 수 있을 것이다.

Claims (13)

  1. 비트라인 로드 및 주변 논리 회로를 가진 메모리 소자의 테스트 모드에서 테스트 전압으로부터 공급 전압을 분리하는 테스트 회로에 있어서,
    상기 메모리 소자에 접속되어 있으며, 선택적으로,
    (a) 상기 공급 전압의 상기 비트라인 로드로의 인가를 불가능하게 하고 상기 테스트 전압의 상기 비트라인 로드로의 인가를 가능하게 하도록 하되 상기 공급 전압은 선택적으로 유지하여 상기 주변 논리 회로에 인가되도록 하고 상기 비트라인에 인가될 때는 상기 테스트 전압과 분리되도록 하고,
    (b) 상기 테스트 전압의 상기 비트라인 로드로의 인가를 불가능하게 하고 상기 공급 전압의 상기 비트라인 로드로의 인가를 가능하게 하되 상기 공급 전압은 선택적으로 유지하여 상기 주변 논리 회로에 인가되도록 하는 제어 신호에 응답하는 테스트 회로
    을 구비하는 것을 특징으로 하는 테스트 회로.
  2. 제1항에 있어서,상기 비트라인 로드는 상기 메모리 소자의 비트라인을 상기 공급 전압 및 테스트 전압에 선택적으로 결합시키기 위한 테스트 회로에 접속된 비트라인 로드 게이트를 포함하고, 상기 주변 논리 회로는 상기 비트라인 로드 게이트의 활성 영역 및 상기 메모리 소자에 접속된 워드라인을 포함하는 것을 특징으로 하는 테스트 회로.
  3. 제2항에 있어서, 상기 테스트 회로는 상기 제어 신호를 수신하는 게이트, 상기 공급 전압을 수신하는 제1 활성 영역, 및 상기 비트라인 로드 게이트에 접속된 제2 활성 영역을 가진 제1 전계 효과 트랜지스터(FET)를 포함하며, 상기 제1 FET는 상기 공급 전압이 상기 메모리 소자의 비트라인 로드 게이트에 인가되거나 인가되지 않도록 선택적으로 하기위한 것인 것을 특징으로 하는 테스트 회로.
  4. 제3항에 있어서, 상기 테스트 회로는 상기 제어 신호를 수신하는 게이트, 상기 테스트 전압을 수신하는 제1 활성 영역, 및 상기 비트라인 로드 게이트에 접속된 제2 활성 영역을 가진 제2 전계 효과 트랜지스터(FET)를 더 포함하며, 상기 제2 FET는 상기 테스트 전압이 상기 메모리 소자의 상기 비트라인 로드 게이트에 인가되거나 인가되지 않도록 선택적으로 하기위한 것인 것을 특징으로 하는 테스트 회로.
  5. 제4항에 있어서, 상기 제어 신호는 선택적으로,
    (a) 상기 메모리 소자의 정상 동작 조건을 가능하게 하는 정상 동작 제어 신호, 및
    (b) (i) 상기 비트라인 로드 게이트로부터의 공급 전압, 상기 주변 논리 회로로부터의 테스트 전압 및 상기 비트라인 로드 게이트 및 상기 주변 회로와 관련하여 상기 테스트 전압으로부터의 상기 공급 전압의 분리를 가능하게 하고, 및
    (ⅱ) 메모리 소자의 테스트 모드 동작 동안 비트라인의 분리된 변조를 위한 분리 동작 제어 신호
    를 포함하는 것을 특징으로 하는 테스트 회로.
  6. 제5항에 있어서, 상기 제1 FET는 P-채널 FET이고, 상기 제2 FET는 N-채널 FET이며, 상기 정상 동작 제어 신호는 접지 신호 전압이고, 상기 분리 동작 제어 신호는 상기 공급 전압보다 큰 신호 전압인 것을 특징으로 하는 테스트 회로.
  7. 제3항에 있어서, 상기 테스트 회로는 상기 제어 신호를 수신하는 제1 게이트, 인버터를 통해서 상기 제어 신호를 수신하는 제2 게이트, 상기 테스트 전압에 접속된 제1 활성 영역, 및 상기 비트라인 로드 게이트에 접속된 제2 활성 영역을 가진 상보형 금속 산화물 반도체(COMS)전달 게이트를 더 포함하여, 상기 CMOS전달 게이트는 상기 테스트 전압이 상기 메모리 소자의 비트라인 로드 게이트에 인가되거나 인가되지 않도록 선택적으로 하기위한 것인 것을 특징으로 하는 테스트 회로.
  8. 반도체 메모리 소자에서의 비트라인 전압 레벨의 변조를 제공하는 테스트 모들 회로에 있어서
    (a) 상기 메모리 소자의 비트라인에 접속되어 전압의 비트라인으로의 변조를 선택적으로 하기 위한 비트라인 로드 게이트,
    (b) 상기 비트라인 로드 게이트에 접속되어 제어 신호 및 공급 전압을 수신하고 상기 공급 전압의 상기 비트라인 로드 게이트로의 인가를 가능 및 불가능하게 선택적으로 하기 위한 제1 인에이블링 회로, 및
    (c) 상기 비트라인 로드 게이트에 접속되어 제어 신호 및 테스트 전압을 수신하고 상기 테스트 전압의 상기 비트라인 로드 게이트로의 인가를 가능 및 불가능하게 선택적으로 하여 상기 테스트 전압이 상기 비트라인 로드 게이트에 인가될 때 상기 공급 전압은 상기 비트라인 로드 게이트에 인가되지 않도록 하고 메모리 소자의 주변회로에 인가되도록 유지하는 제2 인에이블링 회로
    를 구비하는 것을 특징으로 하는 테스트 모드 회로.
  9. 제8항에 있어서, 상기 제어 신호는 메모리 소자의 정상 비트라인 전압 레벨동작 조건을 가능하게 하는 정상 모드 동작 제어 신호, 및 상기 메모리 소자의 테스트 모드 동작 조건동안 비트라인 전압 레벨의 분리 변조를 가능하게 하는 테스트 모드 동작 제어 신호를 포함하는 것을 특징으로 하는 테스트 모드 회로.
  10. 제9항에 있어서, 상기 제1 인에이블링 회로는 상기 제어 신호를 수신하는 게이트, 상기 공급 전압을 수신하는 제1 활성 영역, 및 상기 비트라인 로드 게이트에 접속된 제2 활성 영역을 가진 전계 효과 트랜지스터(FET)를 포함하는 것을 특징으로 하는 테스트 모드 회로.
  11. 제10항에 있어서, 상기 FET는 P-채널 FET이고, 상기 정상 모드 동작 제어 신 호는 접지 신호 전압이고, 상기 테스트 모드 동작 제어 신호는 상기 공급 전압 보다 큰 신호 전압인 것을 특징으로 하는 테스트 모드 회로.
  12. 제9항에 있어서, 상기 제2 인에이블링 회로는 상기 제어 신호를 수신하는 게이트, 상기 테스트 전압을 수신하는 제1 활성 영역, 및 상기 비트라인 로드 게이트에 접속된 제2 활성 영역을 가진 전계 효과 트랜지스터(FET)를 포함하는 것을 특징으로 하는 테스트 모드 회로.
  13. 반도체 메모리 소자에서의 비트라인 전압 레벨을 분리시키기 위한 방법에 있어서
    (a) 메모리 소자가 테스트 모드 동작 조건중 임을 나타내는 테스트 모드 신호를 감지하는 단계,
    (b) 상기 테스트 모드 신호에 응답하여 상기 비트라인 로드 게이트가 상기 메모리 소자의 비트라인에 접속되어 있을 때 상기 비트라인 로드 게이트로의 정상 동적 전압의 공급을 하지 못하게 하는 단계, 및
    (c) 상기 테스트 모드 신호에 응답하여 상기 비트라인 로드 게이트로의 외부 변조된 테스트 모드 동작 전압의 공급을 가능하게 하고 상기 메모리 소자의 주변회로로는 정상 동작 전압의 공급이 유지되도록 하는 단계
    를 포함하는 것을 특징으로 하는 방법.
KR1019970707223A 1995-04-12 1996-03-12 Sram 테스트 모드에서 비트 라인 변조를분리 실시하기 위한 회로 KR100273186B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US8/421506 1995-04-12
US8/421,506 1995-04-12
US08/421,506 US5568435A (en) 1995-04-12 1995-04-12 Circuit for SRAM test mode isolated bitline modulation
PCT/US1996/003382 WO1996032728A1 (en) 1995-04-12 1996-03-12 Circuit for sram test mode isolated bitline modulation

Publications (2)

Publication Number Publication Date
KR19980703823A KR19980703823A (ko) 1998-12-05
KR100273186B1 true KR100273186B1 (ko) 2001-01-15

Family

ID=23670810

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970707223A KR100273186B1 (ko) 1995-04-12 1996-03-12 Sram 테스트 모드에서 비트 라인 변조를분리 실시하기 위한 회로

Country Status (8)

Country Link
US (3) US5568435A (ko)
EP (1) EP0820631B1 (ko)
JP (1) JP2912022B2 (ko)
KR (1) KR100273186B1 (ko)
AT (1) ATE185018T1 (ko)
DE (1) DE69604389T2 (ko)
TW (1) TW358994B (ko)
WO (1) WO1996032728A1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894434A (en) * 1995-12-22 1999-04-13 Texas Instruments Incorporated MOS static memory array
US6750107B1 (en) 1996-01-31 2004-06-15 Micron Technology, Inc. Method and apparatus for isolating a SRAM cell
US6103579A (en) 1996-01-31 2000-08-15 Micron Technology, Inc. Method of isolating a SRAM cell
US5818750A (en) * 1996-07-31 1998-10-06 Micron Technology, Inc. Static memory cell
JP3223817B2 (ja) * 1996-11-08 2001-10-29 日本電気株式会社 半導体メモリ装置及びその駆動方法
US5996106A (en) * 1997-02-04 1999-11-30 Micron Technology, Inc. Multi bank test mode for memory devices
US5913928A (en) * 1997-05-09 1999-06-22 Micron Technology, Inc. Data compression test mode independent of redundancy
US6174764B1 (en) 1997-05-12 2001-01-16 Micron Technology, Inc. Process for manufacturing integrated circuit SRAM
FR2772970B1 (fr) * 1997-12-24 2003-09-26 Sgs Thomson Microelectronics Procede de test d'une memoire dynamique
US5999466A (en) * 1998-01-13 1999-12-07 Micron Technology, Inc. Method, apparatus and system for voltage screening of integrated circuits
TW442886B (en) * 1998-01-15 2001-06-23 Winbond Electronics Corp Method for testing sub-threshold leakage of pull-down transistor in SRAM
US5959913A (en) * 1998-02-19 1999-09-28 Micron Technology, Inc. Device and method for stress testing a semiconductor memory
US5995423A (en) 1998-02-27 1999-11-30 Micron Technology, Inc. Method and apparatus for limiting bitline current
KR100295055B1 (ko) * 1998-09-25 2001-07-12 윤종용 전압조정이가능한내부전원회로를갖는반도체메모리장치
JP2000322900A (ja) * 1999-05-12 2000-11-24 Mitsubishi Electric Corp 半導体記録装置
US6198670B1 (en) * 1999-06-22 2001-03-06 Micron Technology, Inc. Bias generator for a four transistor load less memory cell
US6172901B1 (en) * 1999-12-30 2001-01-09 Stmicroelectronics, S.R.L. Low power static random access memory and method for writing to same
DE10064478B4 (de) * 2000-12-22 2005-02-24 Atmel Germany Gmbh Verfahren zur Prüfung einer integrierten Schaltung und Schaltungsanordnung
US6950355B2 (en) * 2001-08-17 2005-09-27 Broadcom Corporation System and method to screen defect related reliability failures in CMOS SRAMS
US6707707B2 (en) 2001-12-21 2004-03-16 Micron Technology, Inc. SRAM power-up system and method
KR100471168B1 (ko) * 2002-05-27 2005-03-08 삼성전자주식회사 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법
US6781907B2 (en) 2002-06-06 2004-08-24 Micron Technology, Inc. Temperature compensated T-RAM memory device and method
JP2004199763A (ja) * 2002-12-18 2004-07-15 Renesas Technology Corp 半導体集積回路装置
KR100505430B1 (ko) * 2003-11-21 2005-08-04 주식회사 하이닉스반도체 에스램의 불량분석 방법
US7519877B2 (en) * 2004-08-10 2009-04-14 Micron Technology, Inc. Memory with test mode output
US7495979B2 (en) * 2005-03-25 2009-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for in-situ parametric SRAM diagnosis
US7385864B2 (en) * 2006-09-12 2008-06-10 Texas Instruments Incorporated SRAM static noise margin test structure suitable for on chip parametric measurements
US11295995B2 (en) 2019-09-17 2022-04-05 International Business Machines Corporation Testing SRAM structures

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4502140A (en) * 1983-07-25 1985-02-26 Mostek Corporation GO/NO GO margin test circuit for semiconductor memory
JPH01166391A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
JPH01166399A (ja) * 1987-12-23 1989-06-30 Toshiba Corp スタティック型ランダムアクセスメモリ
JP3050326B2 (ja) * 1990-11-30 2000-06-12 日本電気株式会社 半導体集積回路
US5222066A (en) * 1990-12-26 1993-06-22 Motorola, Inc. Modular self-test for embedded SRAMS
US5166608A (en) * 1991-11-07 1992-11-24 Advanced Micro Devices, Inc. Arrangement for high speed testing of field-effect transistors and memory cells employing the same
US5255230A (en) * 1991-12-31 1993-10-19 Intel Corporation Method and apparatus for testing the continuity of static random access memory cells
US5212442A (en) * 1992-03-20 1993-05-18 Micron Technology, Inc. Forced substrate test mode for packaged integrated circuits
KR950014099B1 (ko) * 1992-06-12 1995-11-21 가부시기가이샤 도시바 반도체 기억장치
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置
US5424988A (en) * 1992-09-30 1995-06-13 Sgs-Thomson Microelectronics, Inc. Stress test for memory arrays in integrated circuits
KR950004870B1 (ko) * 1992-11-24 1995-05-15 삼성전자 주식회사 번인 모드에서 분리게이트의 신뢰성 개선회로
JPH06233000A (ja) * 1993-02-08 1994-08-19 Matsushita Electric Ind Co Ltd ファクシミリ装置

Also Published As

Publication number Publication date
EP0820631B1 (en) 1999-09-22
WO1996032728A1 (en) 1996-10-17
US5568435A (en) 1996-10-22
TW358994B (en) 1999-05-21
KR19980703823A (ko) 1998-12-05
US5745415A (en) 1998-04-28
US6081464A (en) 2000-06-27
DE69604389D1 (de) 1999-10-28
JPH10506218A (ja) 1998-06-16
ATE185018T1 (de) 1999-10-15
JP2912022B2 (ja) 1999-06-28
EP0820631A1 (en) 1998-01-28
DE69604389T2 (de) 2000-02-17

Similar Documents

Publication Publication Date Title
KR100273186B1 (ko) Sram 테스트 모드에서 비트 라인 변조를분리 실시하기 위한 회로
US5768290A (en) Semiconductor integrated circuit device incorporating fuse-programmable pass/fail identification circuit and pass/fail determination method thereof
US5317532A (en) Semiconductor memory device having voltage stress testing capability
US5276647A (en) Static random access memory including stress test circuitry
US6333879B1 (en) Semiconductor device operable in a plurality of test operation modes
US5936892A (en) Memory cell DC characterization apparatus and method
US5977763A (en) Circuit and method for measuring and forcing an internal voltage of an integrated circuit
US4706249A (en) Semiconductor memory device having error detection/correction function
JP3629308B2 (ja) 半導体装置およびその試験方法
US5343429A (en) Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein
US4725985A (en) Circuit for applying a voltage to a memory cell MOS capacitor of a semiconductor memory device
US5282167A (en) Dynamic random access memory
US5930185A (en) Data retention test for static memory cell
US5923601A (en) Memory array sense amplifier test and characterization
US6501691B2 (en) Word-line deficiency detection method for semiconductor memory device
US5644250A (en) Structure for externally identifying an internal state of a semiconductor device
KR0172344B1 (ko) 웨이퍼 번인 테스트회로 및 그 방법
US6859067B2 (en) Semiconductor apparatus
US5920517A (en) Memory array test and characterization using isolated memory cell power supply
US5255229A (en) Dynamic random access memory including stress test circuitry
US5379260A (en) Memory cell having a super supply voltage
US20090008640A1 (en) Semiconductor device
US6693447B1 (en) Configuration for identifying contact faults during the testing of integrated circuits
KR20050046426A (ko) 전원 전압 측정 장치
KR100301044B1 (ko) 패키지하의내부신호제어가능반도체장치와테스트방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee