KR100271971B1 - 복수 위상 아날로그-디지털 변환에 앞서 힐버트 변환을 취하는대역 통과 위상 추적기 - Google Patents

복수 위상 아날로그-디지털 변환에 앞서 힐버트 변환을 취하는대역 통과 위상 추적기 Download PDF

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Abstract

디지털 TV 수신기의 튜너는 수신된 신호를 2차 중간 주파수(IF)로 변환시킨다. 2차 국부 발진은 제1 위상 정합(phasing)과 제2 위상 정합에 직각으로 인가되어, 제1, 제2 각각의 믹서에서 2차 IF 신호를 헤테로다이닝하기 위해 최종 IF 신호의 실수와 허수 성분을 생성한다. 상기 제1, 제2 믹서는 스위칭 타입으로 이루어져, 제1,제2 위상 정합에 인가된 2차 국부 발진에 대한 각각의 응답을 스위칭 한다. 제1 아날로그-디지털 변환 회로는 N 개의 아날로그-디지털 변환기를 포함하여 N-위상 베이스에 있는 2차 IF 주파수 신호의 실수 성분을 디지털화하고, N은 최소한 1이 된다. 제2 아날로그-디지털 변환 회로는 N 개의 아날로그-디지털 변환기를 포함하여 N-위상 베이스에 있는 2차 IF 주파수 신호의 허수 성분을 디지털화한다. 복소 디지털 반송파 신호는 라디오 반송파 주파수에서 생성되어 2차 IF 신호 대역으로 전송된다. 동기 회로는, 상기 복소 디지털 반송파 신호에 응답하여 2차 국부 발진으로 인가되고, 상기 2차 IF 신호의 실수와 허수 성분의 디지털 샘플에 응답하여 기저대역 신호의 동위상과 직각 위상 성분을 복구한다.

Description

복수 위상 아날로그-디지털 변환에 앞서 힐버트 변환을 취하는 대역 통과 위상 추적기
본 발명은 잔류 측파대 (VSB) 또는 직각 진폭 변조(QAM) 형태의 진폭 변조된 라디오 파를 사용하여 전송된 디지털 신호 검출에 사용되는, 대역 통과 위상 추적기에 관한 것으로, 상기 대역 통과 위상 추적기는 디지털 TV 수신기와 같은 것에 유용하게 사용되는 것이다.
고등TV 소위원회 (ATSC)는 1995년 9월 16일 발표한 디지털 TV 표준에서 미국내에서의 NTSC 방식 아날로그 TV신호의 공중파 방송에 현재 사용하고 있는 것과 같은 6MHz 대역 폭의 TV 채널의 디지털 TV(DTV) 신호 송신을 위한 잔류 측파대(VSB)신호를 명시하고 있다. 상기 ATSC에서 표준 필드 테스트를 위해 사용하고 있는 HDTV 수신기의 라디오 수신기 부분은, 제니스(Zenith)전자 회사에서 설계한 것이다. 상기 제니스 수신기에서 위상 트래킹은 동기 검출이 이루어진 후 기저 대역에서 이루어진다. 디지털화는 동기 검출 후에 이루어진다. ATSC에서 인정한 상기 디지털 전송 구조는 잔류 측파대 진폭 변조(VSB AM)를 사용하기 때문에 보편적이지 못하다.
1995년 12월 26일자로, C.B.Patel과 A.L.R.Limberg에게 허여된 "DIGITAL VSB DETECTOR WITH BANDPASS PHASE TRACKER, AS FOR INCLUSION IN AN HDTV RECEIVER"라는 명칭의 미국 특허번호 제 5,479,449호에 있어 , 디지털화는 동기 검출에 앞서 이루어지고, 위상 트래킹은 동기 검출에 대한 복소수 디지털 샘플을 생성하기 전에 중간 주파수에서 이루어진다. 미국 특허번호 5,479,449에서 보면, VSB AM의 상측대역과 하측대역이 대칭을 이루지 않음에도 불구하고, 위상 트래킹은 VSB AM 수신기에서 동기 검출에 대한 복소수 디지털 샘플을 생성하기 전에 중간 주파수에서 이루어질 수 있다. 협대역 통과 필터링은 기저 대역으로 동기 되는 반송파를 추출하기 전에, 상측대역과 하측대역의 대칭을 이루기 위해 실행되어 상기 대역 통과 추적기에 대한 제어 신호를 나타낸다.
다른 방법으로, 상기 반송파는 비대칭을 이루는 상측대역과 하측대역에서 추출되어 기저 대역으로 동기 되고, 저역 통과 필터링되어 대역 통과 추적기에 대한 제어 신호를 나타내고, 상기 저역 통과 필터의 차단 주파수(cut-off frequency)는, 상기 반송파 측대역 구조의 비대칭 부분에 대한 응답이 없는 주파수에서 매우 낮아진다.
또한 대역 통과 위상 추적기는 중앙 채널 반송파의 QAM에 의해 전송된 디지털 TV 신호를 검출하는데 유용하게 사용되는데, 이는 1996년 4월 9일자로 등록된 미국 특허번호 제 5,506,636 호를 갖는 C.B.Patel과 A.L.R.Limberg의 "HDTV SIGINAL RECEIVER WITH IMAGINARY-SAMPLE-PRESENCE DETECTOR FOR QAM/VSB MODE SELECTION"과 1994년 6월 28일자로 C. B. Patel과 A.L.R.Limberg에 의해 출원되어 인정된 미국 특허출원번호 제 08/266,753호의 "RADIO RECEIVER FOR RECEIVING BOTH VSB AND QAM DIGITAL HDTV SIGNALS"에 나타나 있다.
미국 특허번호 5,479,449는 상기 허수 샘플을 생성하기 위해 힐버트 변환 시스템 기능을 갖는 디지털 필터를 사용하여 상기 실수 샘플을 복소 샘플로 변환한 후, 상기 동위상 동기 검출 결과의 측대역을 디지털화한다. 힐버트 변환은 1~10 MHz 주파수 사이에서 시스템 기능을 갖는 IF 신호를 디지털 필터링함으로써 이루어지는데, 이는 기저 대역에서 힐버트 변환을 수행하는 것보다 훨씬 간단한 것이다. MHz에서 위상을 90° 시프트하기 위해 요구되는 지연은, 0에 가까운 주파수에서 위상을 90° 에 근접하게 시프트하기 위해 요구되는 지연보다 상당히 적다. 그럼에도 불구하고, 상기 힐버트 변환 필터 회로는 실질적인 양에 있어서 사용을 기피할 만큼의 디지털 하드웨어를 포함하고 있다.
C.B.Patel과 A.L.R.Limberg씨는 FIR 또는 IIR 디지털 필터를 사용하는 차동형 90° 위상 쉬프트 회로망(differential 90°phase shift networks)으로써 상기 힐버트 변환 필터 회로를 대체하는 것을 고려하였다. 1996년 8월 20일자로 등록된 미국 특허번호 제 5,548,617호의 "DIGITAL VSB DETECTOR WITH BANDPASS PHASE TRACKER USING RADER FILTER, AS FOR USE IN AN HDTV RECEIVER"에서, 차동형 90° 위상 쉬프트 회로망은, C.M.Rader의 저서 "동위상과 직각 성분을 샘플링 하는 간단한 방법", 우주 공간과 전자 공학 시스템에 관한 IEEE 회보 Vol.AES-20, No.6(1984.11), pp. 821-824에 기초하여 IIR 디지털 필터를 사용한다. 1995년 12월 22일자로 출원된 미국 특허출원번호 제 08/577,469호의 "DIGITAL VSB DETECTOR WITH BANDPASS PHASE TRACKER USING NG FILTER, AS FOR USE IN AN HDTV RECEIVER"에서, 차동형 90° 위상 쉬프트 회로망은, 1991.11.27 공개된 T.F.S.Ng의 영국 특허출원 2 224 410 A 의 "QUADRATURE DEMODULATOR"에 기초하여, 일반적으로 FIR 디지털 필터를 사용한다.
상기 힐버트 변환 필터 회로는 상술한 바와 같이 상기 수신기에 사용된 2차 IF 신호 상에서 동작하는 단일 아날로그-디지털 변환기(ADC)에 의해 아날로그-디지털 변환이 수행된 후, 상기 대역 통과 추적기에서 디지털 필터로서 수행된다. 상기 2차 IF 신호는 TV 방송 채널 2보다 약간 아래에 있는 VHF 대역에 위치한다. 일반적으로 대역 통과 추적기를 사용하는 DTV 수신기는 3중 수신기로 설계되어, 안테나 또는 케이블 연결점으로부터 수신된 라디오 주파수(RF) 신호를 TV 방송 채널 83보다 약간 위에 있는 UHF 대역에 위치한 제1 IF 신호로 변환하고, 증폭된 UHF 제1 IF 신호를 상기 VHF 2차 IF 신호로 변환하고, 최종적으로 증폭된 VHF 2차 IF 신호를 기저 대역에 동기 시키기 위해 약 1~10 MHz 주파수 범위 내에 있는 최종 IF 신호로 변환한다. 디지털 통신 수신기에서 단일 ADC를 사용하여 아날로그 최종 IF 신호의 실수와 허수 성분을 변환하는데 사용되는 각각의 ADC를 매칭하는 문제를 해결하고, 이와 마찬가지로 이들 ADC에 공급되는 각각의 실수와 허수 성분 이득을 매칭하는 문제를 해결하였다. 또한 정확하게 90° 위상조정내에 있는 상기 최종 IF 신호의 실수와 허수 성분을 나타내는 문제도 크게 해결되었다.
첨부하여, 디지털 통신 수신기에서 신호를 디지타이징할 때 실제로는 플래시 아날로그-디지털 변환기를 사용하고 있고, 10.76 메가심볼/초 의 심볼율과 8 또는 16-레벨 부호를 사용하는 DTV 신호는 매우 다른 동작을 플래시 변환기에 요구하게 된다. 플래시 변환기는 모놀리식 집적 회로 다이(IC die)내에서의 결합을 위해 상당한 양의 회로를 갖고 있고, n-비트 디지털 해상도를 이루기 위해 (2n-1)-저항기 사다리형 분배기와 (2n-1) 비교기를 사용하는데 이때의 n은 양의 정수이다. 상기 다이에 상당한 부분을 차지하기 때문에 ADC 비용이 높아진다. 플래시 변환기는 대역 통과 위상 추적기를 사용하는 경우, VSB AM DTV 신호를 10.76 x 106부호/초 로 디지타이징하기 위해 수신기에 요구된 최소한의 21.52 x 106샘플/초 비율에서 동작하기 위해 상당한 양의 전력을 소모한다. 저 비용으로 사용할 수 있는 바람직한 경우는, 복수 위상의 아날로그-디지털 변환에서 탈피하여 전력 소비용 IC 디바이스를 관련 기술 분야에서 용이하게 사용할 수 있게 하는 것이다.
10~12 비트의 디지털 해상도를 21.52 x 106샘플/초 비율에서 얻고, 등화(equalization) 필터링을 보다 용이하게 하기 위해, 본 발명은 플래시 변환보다는 아날로그-디지털 변환 방법의 사용을 고려하였다. 본원 발명자는, DTV 부호율을 상회하는 연속 2진 근사율(successive binary approximation rates)을 얻을 필요 없이 11 또는 12 비트까지의 해상도를 갖는 24-상 아날로그-디지털 변환을 제공하게끔 스태거형(staggered) 샘플링으로 배열된 24개의 연속적인 2진 근사형(binary approximation type) ADC들로써 하나의 플래시 변환기를 대체할 수도 있음을 인식하였다. 각각의 ADC는 1/2 부호 주기 구간의 샘플을 디지털화한다. 각 ADC의 변환비율은 상기 플래시 변환기의 1/24이고, 이는 24개 요소에 대해 전체적으로 전력 소모 감소를 갖는 각 ADC에서 24의 제곱에 대한 전력 소모를 감소한다. 연속 2진 근사값 형태를 갖는 각각의 ADC는 1~12 개의 비교기를 갖고 있어, 특정 타입의 ADC 가 사용되는 것에 의존하는 것은 9-12 비트의 해상도를 갖는 플래시 변환기에 사용된 상기 (29-1)~(212-1) 보다 적고, 8-비트의 해상도를 갖는 플래시 변환기에 사용된 상기 (28-1) 비교기보다 결코 많지 않다.
1995.9.16에 발표된 상기 ATSC 디지털 TV 표준은 트렐리스 코드된 신호의 부호 코딩에 대해 명시하고 있다. 12회 인터리브(interleave)된 트렐리스 코드는 828-부호 데이터 세그먼트 내에 있는 데이터에 사용되고, 각각의 데이터 세그먼트는 헤더(header)인 4-부호 데이터 동기 코드 그룹에 앞서 수행된다. 12회 인터리브된 트렐리스 코드를 사용하는 근본적인 목적은 콤 필터링을 용이하게 하여 동일 채널 간섭 NTSC 신호의 아티팩트 성분을 억제하기 위해서다. 상기 ATSC 디지털 TV 표준을 필드 테스트하기 위해 사용된 상기 제니스 수신기에서, 12회 인터리브된 트렐리스 코드는 트렐리스 디코딩의 각 12-위상에 대해 각각의 트렐리스 디코더를 사용하여 12-위상 베이스에서 디코드된다. 각각의 트렐리스 디코더는 비터비(Viterbi)에 의해 나타나는 형태의 "소프트 결정" 기술을 사용할 수 있는데, 이 결정의 절차는 실질적으로 다른 트렐리스 디코더에서의 결정 절차와 무관하다. 상술한 상기 24-위상 아날로그-디지털 변환 절차를 사용하는 경우, 독립적인 횟수의 인터리브된 트렐리스 코드의 사용은 상기 ADC의 변환 이득의 매칭 문제를 정확히 해결해 준다. 실질적으로 고스팅(ghosting)이 일어나지 않으면, 상기 등화 필터링은 상당량의 ADC 응답을 혼합하고, 상기 ADC 의 변환 이득 차이는 상기 트렐리스 디코더에서의 개별적인 "소프트 결정(soft decision)"절차에 따라 몇몇 부분에 대해 보상된다.
만일 ADC 매칭이 어떤 경우에라도 충분히 이루어지면, 16과 같은 적은 위상을 갖는 복수 위상 변환도 반드시 실행된다. 이러한 사실은 완전한 아날로그-디지털 변환 회로에서 요구되는 하드웨어의 양을 감소시킨다. 많은 전력 소모와 많은 디바이스 비용을 들이지 않고 21.52 x 106샘플/초 비율에서 10-12 비트의 디지털 해상도를 제공할 수 있는 아날로그-디지털 변환 회로의 가능성은 본원 발명자에게 상기 최종 IF 신호의 실수와 허수 성분의 아날로그-디지털 변환 분리 문제를 어떻게 해결할 수 있는가에 대한 용기를 심어 주었다.
그들 각각의 ADC에 대한 현재의 아날로그 형식으로서, 상기 최종 IF 신호의 실수와 허수 성분에 대한 등화 이득의 문제는 충분한 해결 가능성을 갖고 있는데, 이는 상기 2차 IF 신호를, 매치된 구조를 갖는 한 쌍의 스위칭 형태의 믹서에 제공하고, 상기 스위칭 형태의 믹서는 2차 국부 발진기의 동위상과 직각 위상 출력 신호에 응답하여 전환된다. 매치된 구조를 갖는 한 쌍의 스위칭 형태의 믹서는, 예를 들어, 에미터 결합을 갖는 바이폴러 트랜지스터 한 쌍의 트리(tree)를 사용하여 모놀리식 IC 내에 형성된다. 상기 스위칭 형태의 믹서 응답은 유사하게 저역 통과 필터 되어 2개의 ADC에 대한 각각의 입력 신호를 생성한다. 각각의 LC 저역 통과 필터들은, 그들 각각의 ADC에 대한 현재의 아날로그 형식으로서 상기 최종 IF 신호의 실수와 허수 성분에 대한 동일한 삽입 이득을 유지하기 위해 유력하게 선정된 제로 전원 임피던스에서 구동되기 위해 설계되었다.
정확하게 90°의 위상조정내에 있는 상기 최종 IF 신호의 실수와 허수 성분을 나타내는 문제는, 정확한 위상조정내의 상기 2차 국부 발진기의 동위상과 직각 위상 출력 신호 제공에 의한 배치에서 해결된다. 상기 2차 국부 발진기 출력 신호는 필수적으로 변조와 무관하기 때문에 문제는 간단해진다.
ADC 특성을 매칭하는 문제는 해상도의 성능이다. 예를 들면 단일 모놀리식 IC에서 매치된 구조를 사용하는 것이다. 만일 상기 ADC가 플래시 변환기이면, 이들은 바람직하게 배치되어 하나의 사다리형 저항기를 공통으로 사용한다. 만일 상기 ADC가 연속 2진 근사값 형태이면, 이들은 바람직하게 배치되어 상기 연속 근사값 절차에 사용되는 비교기 표준을 규정하기 위해 동일한 회로망을 사용한다.
따라서, 본 발명의 목적은 아래의 종류와 같은, 디지털 TV 수신기에 유용한 라디오 수신기 회로를 제공하는 데 있다.
주파수 대역의 서로 다른 위치에서 채널 중의 하나를 선택하기 위해 튜너를 구비하고, 상기 채널은 TV 정보를 나타내는 디지털 신호에 따라 라디오 반송파의 진폭 변조 전송을 위해 할당되고, 주파수는 상기 선택된 채널을 2차 중간 주파수 대역에서 2차 중간 주파수 신호로 변환시킨다. 2차 국부 발진 전원은 제1 위상 정합과, 상기 제1 위상 정합과 직각을 이루는 제 2위상 정합에 포함된 이들 발진을 전달하여 제1, 제2 믹서에 있는 각각의 2차 IF 신호와 헤테로다이닝한다. 상기 제1, 제2 믹서는 스위칭 타입으로 이루어지고, 상기 제1 믹서는 상기 제1 위상 정합에 전달된 상기 2차 국부 발진에 따라 스위칭 하여 최종 중간 주파수 신호의 실수 성분을 전달하고, 상기 제2 믹서는 상기 제2 위상 정합에 전달된 상기 2차 국부 발진에 따라 스위칭 하여 최종 중간 주파수 신호의 허수 성분을 전달한다. 제1 저역 통과 필터는 이미지로부터 상기 최종 IF 신호의 실수 성분을 분리하여, 기껏해야 소수의 MHz를 갖는 기저 대역으로부터, 최종 중간 주파수 대역 오프셋 범위 내에 있는 제1 저역 통과 필터 응답을 생성한다. 제2 저역 통과 필터는 이미지로부터 상기 최종 IF 신호의 허수 성분을 분리하여, 최종 IF 대역 범위 내에 있는 제2 저역 통과 필터 응답을 생성한다. 제1 아날로그-디지털 변환 회로는 N 개의 아날로그-디지털 변환기를 포함하고, N은 최소한 1이 되어, N-위상 베이스에서 상기 제1 저역 통과 필터 응답을 디지타이징하기 위해 제공하여 상기 최종 IF 신호의 디지털 샘플의 실수 성분의 출력 신호를 생성한다. 제2 아날로그-디지털 변환 회로는 N 개의 아날로그-디지털 변환기를 포함하고, N-위상 베이스에서 상기 제2 저역 통과 필터 응답을 디지타이징하기 위해 제공하여 상기 최종 IF 신호의 디지털 샘플의 허수 성분의 출력 신호를 생성한다. 상기 최종 IF 대역으로 전달된 라디오 반송파 주파수에서의 복소 디지털 반송파 신호를 생성하는 회로를 구비한다. 제1 동기 회로는 상기 복소 디지털 반송파 신호와, 상기 최종 IF 신호의 디지털 샘플의 실수와 허수 성분에 응답하여 동위상 기저 대역 신호를 복구한다. 제2 동기 회로는 최종 국부 발진으로 전달된 상기 복소 디지털 반송파 신호와, 상기 최종 IF 신호의 디지털 샘플의 실수와 허수 성분에 응답하여 직각 위상 기저 대역 신호를 복구한다.
도1 내지 도6은 본 발명의 일실시예를 나타내는 각각의 디지털 TV 신호 수신기의 구성도.
도7은 상기 도1 내지 도6의 어떠한 디지털 TV 신호 수신기에도 사용이 적합한 스위칭 믹서의 구성도.
도8은 상기 도1 내지 도6의 디지털 TV 신호 수신기의 적절한 실시 예에서 수행되는 복수-위상 아날로그-디지털 변환을 상세히 나타내고 있는 구성도.
도9는 상기 도1 내지 도4의 디지털 TV 신호 수신기의 특정 실시 예에서 수행되는 복수-위상 트렐리스(trellis) 디코딩을 상세히 나타내고 있는 구성도.
도10은 상기 도5와 도6의 디지털 TV 신호 수신기의 특정 실시 예에서 수행되는 복수-위상 트렐리스(trellis) 디코딩을 상세히 나타내고 있는 구성도.
도11은 상기 도1 내지 도6의 디지털 TV 신호 수신기의 특정 실시 예에서 채택한 샘플링 제어 회로를 상세히 나타내고 있는 구성도.
이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
도1 내지 도6의 디지털 TV 신호 수신기에서, 안테나 1(또는 도면에 나타나지 않은 케이블 접속점)을 통해 라디오 주파수로 수신된 디지털 TV 신호는, 라디오 주파수 증폭기2에서 증폭되어 제1 믹서3에 인가되고, 제1 국부 발진기4에서 생성된 제1 국부 발진과 함께 상기 믹서3에서 헤테로다인된다. 상기 믹서3은 선택된 디지털 TV 신호의 주파수를 제1 중간 주파수 대역으로 변환하는데, 상기 중간 주파수 대역은 TV 방송 채널 83을 약간 상회하는 UHF 대역에 있는 도1 내지 도6에 나타난 복수 변환 수신기의 대역이다. 따라서 상기 믹서3에서 생성된 상기 제1 중간 주파수 신호는 UHF 대역 중간 주파수 증폭기5로 전달되고, 이는 증폭된 제1 중간 주파수 신호를, 상기 제1 중간 주파수 대역으로 변환된 VSB AM DTV 신호를 선택하도록 설계된 표면 음향파(SAW) 필터6에 전달한다.
디지털 신호 수신기에서 조심스럽게 다루어야 하는 부분은, 인접한 채널에 포함된 신호로부터의 간섭을 동시에 제거하는 동안 중간 부호 오류를 최소화하기 위해 상기 수신기의 진폭과 위상 특성 모두를 제어하는 것이다. 허용 가능한 그룹 지연 특성이 유지되는 동안, 5.5-6MHz의 대역 폭에 걸쳐 ±1dB 이내의 플랫 진폭 응답을 얻기 위해서는, 수신기 대역 폭을 정의하기 위한 상당히 많은 수의 폴과 제로를 갖는 SAW 필터링이 요구된다. 41-47MHz의 VHF 에 대해 이와 같은 SAW 필터링을 수행하는 것은 어렵고 비용이 많이 든다. 제조업체에서 명시한 최적의 전원 임피던스에서 상기 SAW 필터를 구동하는데 주의한다면, 수신기의 대역 폭을 정의하기 위한 상기 SAW 필터링은 917-923MHz의 UHF 대역에서 보다 쉽게 수행할 수 있다. 그 이유는 6-920MHz의 Δf/f 비율은 실질적으로 6-44MHz의 Δf/f 비율보다 낮기 때문이다. 삽입 손실 또한 UFH 대역에서 더 낮은데 특히 917-923MHz에서 10-12dB 정도가 낮다.
상기 UHF 대역 IF 증폭기5는 상기 SAW 필터6에서의 삽입 손실을 보상하기 위한 이득을 제공한다. 상기 증폭기5의 이득을 제어하지 않는 것은 상기 증폭기5로 하여금 상기 SAW 필터6이 최적 전원 임피던스에서 구동하는 것을 더욱 쉽게 한다. 선택, 증폭된 제1 중간 주파수 신호는 상기 SAW 필터6에서 제2 믹서7로 전달되어, 도1, 도2, 도5의 제어된 제2 국부 발진기8과 도3, 도4, 도6의 고정 주파수 제2 국부 발진기08에서 생성된 제1 국부 발진과 함께 상기 믹서7에서 헤테로다인된다.상기 믹서7은 상기 선택된 디지털 TV 신호의 주파수를 제2, 2차 중간 주파수 대역으로 변환하는데, 상기 중간 주파수 대역은 TV 방송 채널 2를 약간 밑도는 VHF 대역에 있는 도1 내지 도6에 나타난 복수 변환 수신기의 대역이다. 표면 음향파(SAW:surface acoustic wave) 필터9는 상기 믹서7에서 생성된 제2의 이미지와 2차 중간 주파수 신호를 제거하고, 상기 2차 중간 주파수 신호는 VHF 대역 중간 주파수 증폭기10에서 증폭된다. 상기 VHF 대역 IF 증폭기10은 자동 이득 제어(AGC)로 제공되고, 상기 RF 증폭기는 지연된 AGC로 제공된다. 따라서, 상기 VHF 대역 IF 증폭기10에서 증폭된 2차 IF 신호는 스위칭 타입의 믹서11과 믹서12에 인가하기 위한 진폭이 된다.
도1 내지 도4의 디지털 신호 수신기는 파일럿 반송파에 의해 동반되는 VSB AM DTV 신호를 수신하도록 설계되었고, 우선적으로 AGC는 상기 파일럿 반송파의 진폭에 대한 응답에서 생성되는데 이는, 1997년 6월 3일자로 등록된 미국 특허번호 제 5,636,252호를 갖는 C.B.Patel과 A.L.R.Limberg의 "AUTOMATIC GAIN CONTROL OF RADIO RECEIVER FOR RECEIVING DIGITAL HIGH-DEFINITION TELEVISION SIGNALS"에 나타나 있다. 상기 도5와 도6의 디지털 신호 수신기는 파일럿 반송파에 의해 동반되지 않는 QAM DTV 신호를 수신하도록 설계되었고, AGC는 여러 가지 방법중 한가지 방법으로 생성될 수 있다. 1993년 8월 10일자로 등록된 미국 특허번호 제 5,235,424호를 갖는 T.M.Wagner et alii의 "AUTOMATIC GAIN CONTROL SYSTEM FOR A HIGH DEFINITION TELEVISION RECEIVER"을 참조하여, AGC 신호를 나타내기 위해 상기 QAM 신호의 실수와 허수 샘플의 제곱합에 대한 제곱근을 취한다. 효과 면에서, 이는 상기 QAM 신호를 포락선 검파하는 디지털 방법이다.
도1 내지 도6의 각각의 DTV 신호 수신기에서, 상기 믹서11과 믹서12는 상기 2차 IF 신호를 헤테로다인하여 최종 중간 주파수 신호의 실수와 허수 성분을 생성하는데, 상기 최종 IF 신호는 기껏해야 극소의 MHz를 갖는 제로 주파수로부터 6MHz 광(wide) 주파수 대역으로 떨어지는 신호다. 상기 믹서11의 출력 신호에 포함된 상기 최종 IF 신호의 실수 성분은 저역 통과 필터13에서 이미지로부터 분리되어 아날로그-디지털 변환기14에 전달되고, 상기 믹서12의 출력 신호에 포함된 상기 최종 IF 신호의 허수 성분은 저역 통과 필터15에서 이미지로부터 분리되어 아날로그-디지털 변환기16에 전달된다.
도1과 도2의 DTV 신호 수신기에서, 상기 믹서11에서의 스위칭은 제3 국부 발진에 의해 제어되어 제3 국부 발진기17로부터의 상당한 위상 쉬프트 없이 전달되고, 상기 믹서12에서의 스위칭은 위상 쉬프트 회로망18에 의해 제3 국부 발진 위상이 90°쉬프트 되도록 제어된다. 상기 제3 국부 발진은 상기 제3 국부 발진기17을 갖는 고정 주파수에서 상당한 양의 위상 지터(jitter)없이 전달되는데, 이는 상당히 편리한 크리스털-제어 발진기이다.
도1의 DTV 수신기에서, 동기 검출기 20은 동기 절차를 수행하여 직각 위상 기저 대역 신호를 나타내는데, 이는 상기 제어된 제2 국부 발진기8에 대한 자동 주파수와 위상 제어(AFPC)신호를 나타내는 것이다. 상기 동기 검출기 20은 곱셈기 20과 곱셈기 21을 포함하고, 최종 IF 신호 반송파의 실수와 허수 성분의 디지털 샘플을 수신하여 그들 각각의 곱셈기 신호로 취한다. 상기 동기 검출기 20은 디지털 감산기 23을 추가로 포함하는데, 이는 상기 곱셈기 21과 곱셈기 22로부터 출력된 곱의 값을 차등적으로 조합하여, 동기 검출기 20이 자신의 출력 신호로 전달하는 직각 위상 기저 대역 신호를 생성한다. 협대역 대역 통과 디지털 필터 19와 29는 피승수 신호로서 디지털 곱셈기 21과 22에 각각 전달된다. 상기 필터 19와 29는 선형-위상 유한-임펄스-응답(FIR) 타입이다. 상기 필터 19와 29는 상기 파일럿 반송파의 실수와 허수 성분을 선택하여 상기 최종 IF 대역으로 변환하고, 상기 선택은 상기 DAC 14와 16에서 전달된 상기 디지털화된 최종 IF 신호의 실수와 허수 성분으로부터 이루어진다. 상기 감산기 23으로부터의 출력 신호 차는 대역 통과 디지털 필터 19와 29에 의한 협대역 파일럿-반송파-추출 필터링으로 인해 좁은 대역 폭이 된다. 상기 감산기 23으로부터의 신호 차는 상기 동기 검출기 20의 출력 신호로 전달되고, 디지털-아날로그 변환기 24에 의해 아날로그 형태로 변환되어 AFPC 필터 25에 의해 저역 통과 필터 되어 상기 제어된 제2 국부 발진기8에 대한 AFPC 신호를 생성한다.
ROM 26과 27은 디지털화된 최종 IF 신호 반송파에 대한 코사인 탐색 테이블과 사인 탐색 테이블을 각각 저장한다. 상기 ROM 26과 27은 샘플링 제어 회로30에 있는 샘플 카운터로부터 입력 어드레스를 수신하고, 상기 샘플 카운터의 동작은 도면을 참조하여 이후에 자세히 설명하기로 한다. 상기 ROM 26은 디지털화된 최종 IF 신호 반송파에 대한 코사인 탐색 테이블을 저장하고, 상기 ROM 27은 디지털화된 최종 IF 신호 반송파에 대한 사인 탐색 테이블을 저장한다. 상기 ROM 26과 27은 그들 각각의 곱셈기 신호로 디지털 곱셈기 21,22에 인가된, 최종 IF 신호 반송파의 실수와 허수 성분의 디지털 샘플을 제공한다. 상기 ROM 26과 27은 디지털 부문에서 최종 국부 발진기로 동작한다.
도2의 DTV 신호 수신기는 제어된 제2 국부 발진기 8에 대한 AFPC 신호를 나타내는 방법에 있어서 도1과 다른 형태를 취한다. 상기 동기 검출기 20은 상기 대역 통과 디지털 필터 19와 29에 의한 협대역 파일럿 반송파 추출 필터링 없이, 상기 DAC14와 16 각각으로부터 직접 상기 디지털화된 최종 IF 신호의 실수와 허수 성분을 수신한다. 상기 동기 검출기 20의 광대역 동작은 자신의 출력 신호를 부호 주파수의 추출에 적합하도록 한다. 따라서, 상기 동기 검출기 20의 출력 신호는 연결선28을 통해 부호 주파수 추출이 수행되는 상기 샘플링 제어 회로30으로 전달된다.
도1 내지 도4의 DTV 신호 수신기에서, 동기 검출기 40은 동위상 기저 대역 신호를 나타내기 위한 동기 절차를 수행한다. 상기 동기 검출기 40은 디지털 곱셈기 41과 42를 포함하여, 상기 DAC 14와 16으로부터 전달된 상기 디지털화된 최종 IF 신호의 실수와 허수 성분을 수신하여 곱셈기 각각의 피승수 신호로 한다. 상기 동기 검출기 40은 디지털 가산기43을 추가로 포함하는데, 이는 상기 곱셈기 41과 곱셈기 42로부터 출력된 곱의 값을 부가적으로 조합하여, 동기 검출기 20이 자신의 출력 신호로 전달하는 동위상 기저 대역 신호를 생성한다. 상기 ROM 26과 27에 의해 제공된 최종 IF 신호의 실수와 허수 성분의 디지털 샘플은 상기 디지털 곱셈기 42와 41에 인가되어 그들 각각의 곱셈기 신호로 하여, 동위상 기저 대역 신호를 나타내기 위한 동기 절차를 수행한다.
상기 동기 검출기 40은 상기 동위상 기저 대역 신호를 등화기 44(equalizer)에 전달한다. 도1 내지 도4는 부호 디코딩에 앞서 완전한 스펙트럼 필터를 구성하는 등화기 44를 나타내고 있다. 그러나, 상기 완전한 스펙트럼 필터는 다른 디지털 필터 요소를 포함할 수도 있는데, 특히 NTSC 동일 채널 간섭의 아티팩트 성분을 제거하기 위해 콤 필터를 포함할 수 있다. 데이터 디-인터리버45(de-interleaver)는 등화기44의 응답을 정류하여 병렬 흐름으로 트렐리스 디코더 회로46에 전달한다. 상기 트렐리스 디코더 회로 46은 일반적으로 12-트렐레스 디코더를 사용한다. 상기 트렐리스 디코딩 결과는 상기 트렐리스 디코더 회로46으로부터 바이트 어셈블러 47로 전달되는데, 상기 바이트 어셈블러 47은 상기 트렐리스 디코더 회로 46의 출력 신호를 리드-솔로몬 오류 수정 코딩 바이트로 변환시켜 리드-솔로몬 디코더 회로 48로 전달하고, 상기 리드-솔로몬 디코더 회로 48은 리드-솔로몬 디코딩을 수행하여 오류가 수정된 일련의 바이트를 생성한다. ATSC 디지털 TV 표준을 필드 테스트하기 위해 사용된 DTV 수신기에서, 상기 오류가 수정된 바이트는 데이터 디-랜더마이저(randomizer, 도시되지 않음)와 나머지 수신기(도시되지 않음)로 전달된다.
상기 동기 검출기 40의 광대역 동작은 자신의 출력 신호를 부호 주파수의 추출에 적합하도록 한다. 따라서, 도1과 도3의 DTV 신호 수신기에서 상기 동기 검출기 40의 출력 신호는 연결선 49를 통해 부호 주파수 추출이 수행되는 상기 샘플링 제어 회로30으로 전달된다. 도1과 도3의 DTV 신호 수신기에서 상기 디지털 대역 통과 필터 19와 29를 통한 잠복 또는 지연은 상기 ADC 14와 16에서부터 상기 곱셈기 41과 42의 연결선에서 반드시 보상되어, 상기 동기 검출기 40에서 곱셈기 42와 41에 곱셈 신호를 전달하는데 사용되는 코사인과 사인 탐색 테이블이, 상기 동기 검출기 20에서 곱셈기 21과 22에 곱셈 신호를 전달하는데 사용되는 코사인과 사인 탐색 테이블과 동일하도록 한다. 이들 보상 지연은 분기된(tapped) 지연 라인의 일부를 사용하여 제공될 수 있고 또한 대역 통과 필터 19와 29를 수행하는 데에도 사용된다.
도3과 도4의 DTV 신호 수신기는 상기 제어된 제2 국부 발진기 8이 고정 주파수 타입의 제2 국부 발진기 08로 대체되었다는 점에서, 도1과 도2의 형태와 다른데, 이는 상당히 편리한 크리스털-제어 발진기이다. 추가적으로 도3과 도4의 DTV 신호 수신기는, 고정 주파수 타입의 상기 AFPC 제3 국부 발진기 17은 90°위상 쉬프트 회로망 18과 관련되어 같이 사용되지 않아도 된다. 0°와 90° 위상 정합에서 2차 국부 발진은 복수-출력 주파수 분배 회로 51에 있는 제어된 발진기 50의 발진을 주파수 분배하는 대신 제공된다. 상기 제어된 발진기 50은 상기 AFPC 필터 25으로부터 AFPC 신호를 수신한다. 그렇지 않으면, 도3의 상기 DTV 신호 수신기는 도1의 DTV 신호 수신기의 구조와 유사하게 되고, 도4의 상기 DTV 신호 수신기는 도2의 DTV 신호 수신기의 구조와 유사하게 된다.
도5와 도6의 디지털 신호 수신기는 파일럿 반송파에 의해 동반되지 않는 QAM DTV 신호를 수신하도록 설계되어, 일반적으로 파일럿 반송파에 의해 동반되는 VSB AM DTV 신호를 수신하도록 설계된 도2와 도4의 디지털 신호 수신기와 유사하다. 도5의 수신기에서, 제어된 제2 국부 발진기 8에 대한 AFPC 신호는 코스타스(Costas) 루프 방식으로 나타내진다. 디지털 곱셈기 52는 상기 동기 검출기 40의 상기 동위상 기저 대역 응답과 상기 동기 검출기 20의 상기 직각 위상 기저 대역 응답을 곱하여, 이 결과치를 상기 DAC 24의 입력 신호로 전달한다. 상기 AFPC 필터 25는 상기 DAC 24 출력 신호의 직류 성분과 저주파 교류 성분을 상기 제어된 제2 국부 발진기 8의 AFPC 신호로 전달한다.
도6의 수신기는 상기 제어된 발진기 50에 대한 AFPC 신호를 나타내기 위해 코스타스 루프 방식을 사용한다. 상기 디지털 곱셈기 52는 상기 동기 검출기 40의 상기 동위상 기저 대역 응답과 상기 동기 검출기 20의 상기 직각 위상 기저 대역 응답을 곱하여, 이 결과치를 상기 DAC 24의 입력 신호로 전달한다. 상기 AFPC 필터 25는 상기 DAC 24 출력 신호의 직류 성분과 저주파 교류 성분을 상기 제어된 발진기 50의 AFPC 신호로 전달한다.
도5와 도6의 디지털 신호 수신기에서, 요소 126, 127, 130, 144, 145, 146, 147, 148은 일반적으로 도1 내지 도4의 디지털 신호 수신기에 있는 요소 26, 27, 30, 44, 45, 46, 47, 48과 유사하다. 최종 IF 대역에 있는 주파수로 변환된 TV 전송 채널의 저역 한계 주파수로부터 310KHz의 반송파에 대한 코사인과 사인 탐색 테이블을 저장하기보다는, 최종 IF 대역에 있는 주파수로 변환된 중간 채널 반송파에 대한 코사인과 사인 탐색 테이블을 저장하는 면에 있어서, ROM 126, 127은 ROM 26, 27과 다르다.
도5와 도6의 샘플링 제어 회로 130은 상기 DAC의 응답을 수신하여 상기 곱셈기 52로부터의 값을 얻고, 부호 주파수를 복구하기 위해 필터 된다. 샘플링 제어 회로 130이 샘플링 제어 회로 30과 다른 점은, 제곱, 디지털-아날로그 변환, 부호 주파수를 복구하기 위한 필터링에 대해, 상기 동기 검출기 20으로부터의 동위상 기저 대역 응답을 수신하는지 또는 상기 동기 검출기 40으로부터의 직각 위상 기저 대역 응답을 수신하는지의 차이다.
상기 등화기 144는, 도1 내지 도4의 DTV 신호 수신기에 있는 등화기 44가 동기 검출기 20으로부터의 동위상 기저 대역 응답에만 동작하는 것에 비해, 상기 동기 검출기 20으로부터의 동위상 기저 대역 응답과 상기 동기 검출기 40으로부터의 직각 위상 기저 대역 응답 모두에 동작한다. NTSC 동일 채널 간섭의 아티팩트 성분은 QAM DTV 신호 수신에서 다른 스펙트럼 특성을 갖기 때문에, QAM DTV 신호에 대한 상기 트렐리스 디코더 회로 146은 도1 내지 도4의 12-위상 베이스/트렐리스 디코더 회로 46에서 동작하지 않을 수도 있다. 이와 같은 경우, 상기 디-인터리버 145는 상기 디-인터리버 45와 다르게 설계되거나 또는 같이 사용하지 않아도 된다. 만일 상기 리드-솔로몬 디코더 회로 148이 상기 리드-솔로몬 디코더 회로 48과 다르게 설계되면, 상기 바이트 어셈블러 147 또한 상기 바이트 어셈블러 47과 다르게 설계된다.
이에 따라 도7은 스위칭 믹서 11과 저역 통과 필터 13을 구성하는 특정한 방법 한가지를 나타내고 있다. 이에 따라 스위칭 믹서 12와 저역 통과 필터 15는 상기 스위칭 믹서 11과 상기 저역 통과 필터 13과 동일한 구성을 갖는다. 우선적으로, 상기 스위칭 믹서 11과 12는 이와 같은 동일한 구조를 용이하게 하기 위해서 단일 모놀리식 집적 회로(IC)의 제한된 범위 내에서 구성된다. 직류 전위 전원 53-56은 상기 IC 회로의 대표적인 내부 전압 인가 회로로서, 이와 같은 내부 전압 인가 회로의 설계는 아날로그 IC 설계자들에게는 널리 알려진 것이다. 전압 버스 57은 상기 IC에 양의 동작 전위를 인가하고, 전압 버스에 연결된 접지점은 상기 IC에 음의 동작 전위를 인가하는데, 상기 전위는 상기 IC 기판의 형태에 따라 인가된다. 상기 스위칭 믹서 11과 12는 상기 동일 전원 58로부터 2차 IF 신호 입력을 수신하지만, 푸시-풀 국부 발진기 신호의 전원 59와 60을 각각 갖는다. 상기 스위칭 믹서 12에서 전원 59와 60에 의해 제공된 상기 국부 발진기 신호는 상기 스위칭 믹서 11에서 전원 59와 60에 의해 제공된 상기 국부 발진기 신호와 직각을 이룬다. 상기 각각의 스위칭 믹서 11과 12에서, 상기 2차 IF 신호는, NPN 바이폴라 트랜지스터 61과 62의 에미터 결합쌍, 상기 트랜지스터 61, 62의 에미터 사이에 있는 저항 63, NPN 바이폴라 트랜지스터 64와 트랜지스터 61의 에미터에 대해 일정 전류 싱크(sink)로 연결되어 있는 에미터 축퇴(degeneration)저항 65, NPN 바이폴라 트랜지스터 66과 트랜지스터 62의 에미터에 대해 일정 전류 싱크(sink)로 연결되어 있는 에미터 축퇴(degeneration)저항 67을 비교하는 차등-입력 증폭기에 의해 증폭된다. 상기 트랜지스터 61, 62의 콜렉터는 상기 전압 버스 57에 연결되고, 각각의 교류 연결은 직류 연결이 되고, 믹서 출력 로드 저항 68을 통하는 연결이 된다. 저항 63이 트랜지스터 61과 62에 제공하는 에미터 축퇴는 상기 믹서의 변환 이득을 안정화시키고, 저항 68과 63의 저항 비율을 고정시킨다.
보다 특별하게, 상기 트랜지스터 61의 콜렉터는 NPN 바이폴라 트랜지스터 69와 70의 결합된 에미터, 상기 전압 버스 57에 직접 연결된 콜렉터, 상기 믹서 출력 로드 저항 68을 연결한다. 상기 트랜지스터 62의 콜렉터는 NPN 바이폴라 트랜지스터 71과 72의 결합된 에미터, 상기 전압 버스 57에 직접 연결된 콜렉터, 상기 믹서 출력 로드 저항 68을 연결한다. 국부 발진기 신호의 전원 59는 상기 트랜지스터 69와 72의 베이스 전극이 만나는 노드 73과, 상기 트랜지스터 70과 71의 베이스 전극이 만나는 노드 74 사이에 연결된다.
상기 전원 59와 60으로부터 전달된 상기 국부 발진기 신호가 노드 74에서 노드 73의 전압과 관련되어 전압이 상승하는 경우, 상기 트랜지스터 69와 72는 비전도상태(non-conduction)로 바이어스 되고, 상기 트랜지스터 70과 71은 전도상태로 바이어스 되어, 상기 저항 68을 통해 상기 전압 버스 57로부터 상기 트랜지스터 61의 요구 콜렉터 전류를 제공하고, 상기 전압 버스 57로부터 상기 트랜지스터 62의 요구 콜렉터 전류를 직접 제공한다. 상기 전압 결과 값은 상기 믹서 출력 로드 저항 68을 스윙 어크로스하여 상기 전원 58로부터의 2차 IF 입력 각각에 대한 반전 이득을 나타낸다.
상기 전원 59와 60으로부터 전달된 상기 국부 발진기 신호가 노드 73에서 노드 74의 전압과 관련되어 전압이 상승하는 경우, 상기 트랜지스터 70과 71은 비도전(non-conduction)으로 바이어스 되고, 상기 트랜지스터 69와 72는 도전으로 바이어스 되어, 상기 전압 버스 57로부터 상기 트랜지스터 61의 요구 콜렉터 전류를 직접 제공하고, 상기 저항 68을 통해 상기 전압 버스 57로부터 상기 트랜지스터 62의 요구 콜렉터 전류를 제공한다. 상기 전압 결과 값은 상기 믹서 출력 로드 저항 68을 스윙 어크로스하여 상기 전원 58로부터의 2차 IF 입력 각각에 대한 비반전 이득을 나타낸다.
상기 믹서 11과 12의 변환 이득을 용이하게 매칭하기 위해, 각 믹서에 대한 두 가지 스위칭 상태를 동일한 구간에서 나타낸다. 이러한 방법은 공진 변압기의 중앙 탭 2차 권선(winding)과 각 스위칭 상태의 180°구간을 보장하는 충분한 진폭의 사인 곡선의 국부 발진을 수신하는 1차 권선으로부터 상기 노드 73과 74를 차등적으로 구동하기 위해 배치될 수 있다.
도7의 스위칭 믹서는, 이미지 신호를 제거하기 위해 저역 통과 필터 다음에 연결된 상기 믹서 출력 로드 저항 68 양단에 전압 강하로 나타나는 신호를 인가하기 위한 전압 플로우어(follower)로서 연결된 NPN 바이폴라 트랜지스터 75를 사용한다. 상기 전압 플로우어 트랜지스터 75의 에미터로부터 상기 전원 임피던스를 유지하기 위해, 출력 신호 전압 스윙의 낮은 범위 전체에 걸쳐, 상기 에미터 플로우어 트랜지스터는 분로(shunt) 레귤레이트된 로드로 제공된다. 이에 따라 상기 트랜지스터 75의 콜렉터 전류는 콜렉터 저항 양단에 전압 강하가 일어나고, 상기 강하는 전압 전달 회로망을 통해 분로 레귤레이터의 기능을 갖는 NPN 바이폴라 트랜지스터 77의 베이스에 인가된다. 상기 플로우어 트랜지스터 75의 에미터로부터 상기 분로-레귤레이터 트랜지스터 77에 의해 요구된 콜렉터 전류는, 도전이 감소되어 상기 트랜지스터 75의 성향에 응답하여 증가하는데, 이는 상기 저항 76 양단의 강하는 상기 트랜지스터 77의 베이스 전압을 상승시키기 위해 감소되기 때문이다. 상기 저항 76 양단의 전압 강하를 상기 트랜지스터 77의 베이스 전극에 인가하기 위한 전압 전달 회로망은, 에미터 플로우어로서 연결된 NPN 바이폴라 트랜지스터 78, 트랜지스터 78의 에미터와 트랜지스터 77의 베이스 전극 사이에 있는 강하용 저항 79, 에미터 축퇴 저항 81을 갖는 NPN 바이폴라 트랜지스터 80을 포함하고, 상기 트랜지스터 80은 이들 양단의 전압 강하를 증가시키기 위해 상기 강하용 저항 79를 통해 흐르는 일정 콜렉터 전류를 요구하기 위해 연결된다.
상기 전압 플로우어 트랜지스터 75의 에미터로부터 상기 전원 임피던스를 유지하는 것은, 출력 신호 전압 스윙의 낮은 범위 전체에 걸쳐, 상기 믹서를 따르는 상기 저역 통과 필터가, 상기 전압 플로우어 트랜지스터 75로부터 일련의 인덕터 구동을 하기 위한 "제로" 전원 임피던스로 설계하는 것이다. 이것은 상기 IC가 상기 저역 통과 필터 전달 특성에서 갖는 상당한 효과의 실제 저항 값에 대한 불확실함을 해결한다. 도7은 일련의 암(arm) 인덕터 82, 분로 커패시터 83을 갖는 단일 LC 부분과, 단말 저항 84를 포함하는 저역 통과 필터를 나타내고 있다. 물론 복수 부분 LC 필터를 교대로 사용할 수 있다. 상기 저역 통과 필터는 버터워스(Butterworth) 타입을 사용할 수 있다. 도7의 상기 스위칭 믹서는 제대로 정의된 변환 이득을 나타내는 다른 유형의 스위칭 믹서로 대체할 수 있다. 따라서, 매칭 특성을 갖는 스위칭 믹서 한 쌍이 구성된다.
도8은 연속 2진 근사값 형태의 복수의 아날로그-디지털 변환기(ADC) 성분으로부터 어떻게 복수 위상 ADC가 구성되는지를 나타내고 있다. 가급적, 도1 내지 도6의 특정 DTV 신호 수신기에 포함된 상기 각각의 ADC 14와 16은 다른 ADC의 복수-위상 타입과 유사하다. 도8은 상기 저역 통과 필터 13 또는 15 중 하나의 응답으로 제공되는 아날로그 최종 IF 신호를 연속적, 주기적으로 샘플을 추출하는, 24-ADC 성분 집합 86- 86A, 86B, 86C, 86D, 86E, 86F, 86G, 86H, 86J, 86K, 86L, 86M, 86N, 86P, 86Q, 86R, 86S, 86T, 86U, 86V, 86W, 86X, 86Y, 86Z를 사용하는 24-위상 ADC를 나타내고 있다. 상기 ADC 86A, 86B, 86C, 86D, 86E, 86F, 86G, 86H, 86J, 86K, 86L, 86M, 86N, 86P, 86Q, 86R, 86S, 86T, 86U, 86V, 86W, 86X, 86Y, 86Z 각각은 연속 2진 근사값 형태가 되어, 그들 각각의 출력 신호를 직렬 비트 형태로 전달하고, 직렬 입력/ 병렬 출력 레지스터 집합 87 - 87A, 87B, 87C, 87D, 87E, 87F, 87G, 87H, 87J, 87K, 87L, 87M, 87N, 87P, 87Q, 87R, 87S, 87T, 87U, 87V, 87W, 87X, 87Y, 87Z-은 이들 각각의 출력 신호를 병렬 비트 형태로 변환시킨다. 이들 24-위상 병렬 비트 ADC 응답은 인터리버 88로 전달되는데, 이는 단일 위상 플래시 변환기의 응답을 시험하기 위해 응답을 시분할하여 같이 곱한다.
또한 도8은 도1 내지 도4의 상기 DTV 신호 수신기의 샘플링 제어 회로 30, 도5와 도6의 상기 DTV 신호 수신기의 샘플링 제어 회로 130에 포함되고, 이들 수신기에 포함된 ADC 14와 16에서 공통으로 사용되는 요소 89 - 92를 나타내고 있다. 2진 카운터 89는 각 연속 시간 주기에서 샘플을 카운트하기 위해 사용되고, 최소한 두 개의 부호 비율로 중복되어 나타나는 샘플은 정보의 손실 없이 샘플을 추출하기 위해 나이키스트 정리(Nyquist criterion)를 사용한다. 이들 각각의 연속 시간 주기는 24 부호 구간 또는 이의 배에 달하는 부호 구간을 갖는 것으로 간주되어, 통상적으로 상기 트렐리스 디코더 회로 46의 12-위상 동작은, 상기 샘플 카운터 89로부터 카운트한 샘플을 디코딩 하여 제어한다.(이후에 도9를 참조하여 보다 상세히 설명하기로 한다.) 아날로그-디지털 변환에 사용된 위상의 개수는 이들 연속 시간 주기가 갖게 되는 구간에 영향을 미치게 되어, 복수 위상 아날로그-디지털 변환은 상기 샘플 카운터 89로부터 카운트한 샘플을 디코딩 하여 제어할 수 있다. 상기 샘플 카운터 89로부터 카운트한 샘플의 디코딩은 아날로그-디지털 변환의 각 위상에서 취한 상기 입력 샘플의 타이밍과 구간을 결정하는데 사용되고, 상기 복수 위상 아날로그-디지털 변환 회로의 ADC 각각의 성분에 의한 상기 연속 2진 근사값은 상기 샘플 카운터 89에서의 카운트 조건에 따라 정해진다. 만일 변환 위상의 수가 충분히 크면, 연속 2진 근사값의 비율은 상기 입력 샘플 율보다 낮게 이루어진다.
두 번째 심볼율에서의 24-위상 아날로그-디지털 변환에 대한 바람직한 형태는, 부분적으로 상기 샘플 카운터 89의 전체에 걸친 구간을 모두 카운트하여 단지 12 부호 구간만을 갖는 사실과, 추가적으로 12 또는 그 이상의 비트를 갖는 ADC 해상도는 상기 심볼율과 동일한 심볼율의 연속 근사값을 얻을 수 있다는 사실에 근거를 둔다. 두 번째 심볼율에서의 12-위상 아날로그-디지털 변환은, 12 부호 구간 전체에 걸쳐 모두 카운트할 수 있도록 설계된 상기 샘플 카운터 89로부터 상기 샘플 카운트를 디코딩 함으로써 쉽게 제어할 수 있다. 이것은 상기 심볼율과 동일한 심볼율의 연속 근사값으로 얻을 수 있고, 요구되는 ADC 비트 해상도는 11 또는 그보다 적다. 실질적으로 더 높은 비트 해상도는 두 번째 심볼율에서의 연속 근사값을 요구하는데, 이는 거의 4배에 가까운 ADC 전력 소모가 증가한다. 상기 연속 근사값 비율을 심볼율과 동일하게 유지하는 동안, 변환 위상의 수를 두배인 24로 늘리는 것은, 실질적으로 ADC 전력 소모를 4배보다는 두배로 증가시킨다.
상기 심볼율과 동일한 연속 근사값 비율을 갖는 두 번째 심볼율에서의 16 위상 아날로그-디지털 변환도 가능하다. 상기와 같은 16 위상 아날로그 -디지털 변환은 상기 샘플 카운터 89가 단지 12 부호 구간만이 아닌 48 부호 구간 전체에 걸쳐 모두 카운트할 수 있도록 설계함으로써 용이하게 이루어진다. ADC 하드웨어와 전력 소모를 줄이는 것은 ADC의 타이밍 동작에 사용되는 디코더를 복잡하게 만든다.
상기 심볼율과 동일한 연속 근사값 비율을 갖는 두 번째 심볼율에서의 12 위상 아날로그-디지털 변환은 변경될 수 있기 때문에, 하위 비트는 연속 2진 근사값보다는 플래시 변환에 의해 얻어진다. 이것은 플래시 변환 단독으로 상당한 전력을 유지하는 동안, 12 비트 또는 그 이상으로 향상된 비트 해상도를 얻을 수 있다.
도8(도9)의 회로 90은 부호 위상 오류 신호와 상기 샘플 카운터 89로부터의 상기 샘플 카운트를 조합하여 도1 내지 도4의 상기 DTV 신호 수신기에 포함된 ROM 26과 27을 어드레싱하는데 사용되는 조정된 샘플 카운트를 생성한다. 상기 방법은 S.U.H.Qureshi의 펄스 진폭 변조 사용에 대한 그의 저서 "등화된 부분 응답 시스템에 대한 타이밍 회복", 1976.12 통신상에서의 IEEE 트랜잭션 pp. 1326-1330 에 나타난 방법과 유사한 방법을 도1 내지 도4의 DTV 신호 수신기에서의 상기 등화기 44로부터 상기 부호 위상 오류 신호를 생성하는데 사용할 수 있다.
마찬가지로, 도8(도10)의 회로 190은 부호 위상 오류 신호와 상기 샘플 카운터 89로부터의 상기 샘플 카운트를 조합하여 도5와 도6의 상기 DTV 신호 수신기에 포함된 ROM 126과 127을 어드레싱하는데 사용되는 조정된 샘플 카운트를 생성한다. 1992.5.19 등록된 미국 특허번호 5,115,454를 갖는 A.D.Kucar의 "반송파 동기와 데이터 검출에 대한 방법 및 장치"에서 QAM DTV 신호 수신기에 사용 적합한 몇 가지 유형의 부호-클럭-회전 검출기에 대해 서술하고 있다. 이들 부호-클럭-회전 검출기중의 하나인 195는 도5와 도6 어느 한쪽의 DTV 신호 수신기에 배치될 수 있어, 등화기 144의 응답에 응답하는 부호 위상 오류 신호를 생성한다.
도8의 디코더의 뱅크 91(bank)은 상기 카운터 89로부터 샘플 카운트의 다양한 값에 응답하여 상기 ADC 86A, 86B, 86C, 86D, 86E, 86F, 86G, 86H, 86J, 86K, 86L, 86M, 86N, 86P, 86Q, 86R, 86S, 86T, 86U, 86V, 86W, 86X, 86Y, 86Z의 연속 입력 샘플링 시간의 타이밍을 맞춘다. 상기 카운터 89에 있는 스테이지 중의 하나로부터 하위 비트를 토글링하는 것은 상기 각각의 ADC에서의 연속 2진 접근 절차와 상기 직렬 입력/병렬 출력 레지스터 87A, 87B, 87C, 87D, 87E, 87F, 87G, 87H, 87J, 87K, 87L, 87M, 87N, 87P, 87Q, 87R, 87S, 87T, 87U, 87V, 87W, 87X, 87Y, 87Z의 직렬 로딩을 클록하고, 이들 ADC는 각각의 직렬-비트 입력 신호를 제공한다. 디코더의 뱅크 92는 상기 카운터 89로부터 샘플 카운트의 다양한 값에 응답하여 SIPO 레지스터-87A, 87B, 87C, 87D, 87E, 87F, 87G, 87H, 87J, 87K, 87L, 87M, 87N, 87P, 87Q, 87R, 87S, 87T, 87U, 87V, 87W, 87X, 87Y, 87Z-의 연속적인 폴링(polling)을 제어하고, 상기 인터리버 88의 내용을 상기 24-위상 ADC 결과치와 시분할- 다중화 하여 디지털 최종 IF 신호를 생성한다.
상기 ADC 14의 경우에서, 디지털 최종 IF 신호는 디지털 곱셈기 21과 41에 인가되고, 상기 ADC 16의 경우에서, 디지털 최종 IF 신호는 디지털 곱셈기 22와 42에 인가된다. 상기 인터리버 88의 시분할 다중화 출력 신호는 병렬 비트 디지털 샘플으로 구성되기 때문에, 상기 디지털 곱셈기 21, 22, 41, 42는 높은 표본처리율을 달성하기 위해서는 ROM을 사용해 구현함이 가장 바람직하다.
본 발명의 다른 일실시예에서, 상기 곱셈기 21, 22, 41, 42에 의해 수행되는 상기 단일 위상 곱셈은 24-위상 곱셈 절차로 대체될 수 있는데, 이때 각각의 곱셈기 위상은 디지털 곱셈기를 포함하여 상기 디지털 반송파 ROM 26, 27, 126, 127 중 하나로부터 아이컨드(icand) 레지스터로 로드된 피승수 신호를 곱하는 곱셈기 신호인 상기 ADC 86A, 86B, 86C, 86D, 86E, 86F, 86G, 86H, 86J, 86K, 86L, 86M, 86N, 86P, 86Q, 86R, 86S, 86T, 86U, 86V, 86W, 86X, 86Y, 86Z 각각의 하나로부터 직렬 비트 입력을 수신한다. 상기 직렬-입력/병렬 출력 레지스터 87A, 87B, 87C, 87D, 87E, 87F, 87G, 87H, 87J, 87K, 87L, 87M, 87N, 87P, 87Q, 87R, 87S, 87T, 87U, 87V, 87W, 87X, 87Y, 87Z 에 의한 직렬 비트- 병렬 비트 변환은, 변형된 감산기 23에 의한 24-위상 감산 또는 변형된 가산기 43에 의한 24-위상 가산 후에 실행되어 결정된다. 상기 직렬-입력/병렬-출력 레지스터의 절반은 본 발명의 앞부분 실시 예에서 비교하여 설명하였다. 논리적 계산에 의한 곱셈은 단일 위상 계산에 요구되는 속도로 1/24 비율에서 수행된다.
도9는 도1 내지 도4의 상기 DTV 신호 수신기에서, 상기 트렐리스 코더 회로 46이 미국 특허번호 5,636,251에서 설명된 것중의 하나로 알려진 12-트렐리스 디코더 46A, 46C, 46E, 46G, 46J, 46L, 46N, 46Q, 46S, 46U, 46W, 46Y를 사용하는 12-위상 베이스 상에서 어떻게 실행되는지를 나타내고 있다. 상기 트렐리스 코더는 비터비와 같은 것으로 나타내지는 "소프트" 디코딩을 사용하는 형태가 될 수도 있고 또는 고정 경계 값을 갖는 데이터 슬라이서를 사용하는 "하드" 디코딩을 사용하는 형태가 될 수도 있다. 상기 트렐리스 디코더 46A, 46C, 46E, 46G, 46J, 46L, 46N, 46Q, 46S, 46U, 46W, 46Y는 디-인터리버 45에서, 래치 회로 45A, 45C, 45E, 45G, 45J, 45L, 45N, 45Q, 45S, 45U, 45W, 45Y 로부터 각각의 입력 신호를 수신한다. 상기 디-인터리버 45에 있는 12-래치 회로 집합은 연속적, 주기적으로, 12-부호 구간에 대해 일시적으로 저장된 등화기 44의 샘플중의 하나를 교대로 래치 함에 따라, 2:1 뽑기(decimation) 절차를 수행한다. 이들 12-래치 회로에 대한 상기 래치 명령은 상기 샘플 카운터 89에 의해 전달된 상기 샘플 카운트의 고유값에 응답하는 디코더 뱅크 93에 의해 생성된다. 상기 트렐리스 디코더 46A, 46C, 46E, 46G, 46J, 46L, 46N, 46Q, 46S, 46U, 46W, 46Y는 그들 각각의 트렐리스 디코딩 결과치를 바이트 어셈블러 47에 전달한다. 상기 바이트 어셈블러 47은 상기 트렐리스 디코딩 결과치를 인터리브하고, 상기 인터리브된 트렐리스 디코딩 결과치로부터 바이트를 구성하여 상기 오류 수정 리드-솔로몬 디코더 회로 48에 인가한다. 바이트를 구성하기 위한, 상기 트렐리스 디코더 46A, 46C, 46E, 46G, 46J, 46L, 46N, 46Q, 46S, 46U, 46W, 46Y 로부터의 트렐리스 디코드 결과치의 폴링은 상기 바이트 어셈블러 47에 있는 멀티플랙서에 의해 이루어지는데, 상기 멀티플랙서는 상기 샘플 카운터 89에 의해 전달된 상기 샘플 카운트의 고유값에 응답하는 디코더 뱅크 94에 의해 제어된다.
도10은 도5와 도6의 상기 DTV 신호 수신기에서, 상기 트렐리스 코더 회로 1146이 미국 특허번호 5,636,251에서 설명된 것중의 하나로 알려진 12-트렐리스 디코더 146A, 146C, 146E, 146G, 146J, 146L, 146N, 146Q, 146S, 146U, 146W, 146Y를 사용하는 12-위상 베이스 상에서 어떻게 실행되는지를 나타내고 있다. 상기 트렐리스 코더는 비터비와 같은 것으로 나타내지는 "소프트" 디코딩을 사용하는 형태가 될 수도 있고 또는 고정 경계 값을 갖는 데이터 슬라이서를 사용하는 "하드" 디코딩을 사용하는 형태가 될 수도 있다. 상기 트렐리스 디코더 146A, 146C, 146E, 146G, 146J, 146L, 146N, 146Q, 146S, 146U, 146W, 146Y는 디-인터리버 145에서, 래치 회로 145A, 145C, 145E, 145G, 145J, 145L, 145N, 145Q, 145S, 145U, 145W, 145Y 로부터 각각의 입력 신호를 수신한다. 상기 디-인터리버 145에 있는 12-래치 회로 집합은 연속적, 주기적으로, 12-부호 구간에 대해 일시적으로 저장된 등화기 44의 샘플중의 하나를 교대로 래치 한다. 이들 12-래치 회로에 대한 상기 래치 명령은 상기 샘플 카운터 89에 의해 전달된 상기 샘플 카운트의 고유값에 응답하는 디코더 뱅크 193에 의해 생성된다. 상기 트렐리스 디코더 146A, 146C, 146E, 146G, 146J, 146L, 146N, 146Q, 146S, 146U, 146W, 146Y는 그들 각각의 트렐리스 디코딩 결과치를 바이트 어셈블러 147에 전달한다. 상기 바이트 어셈블러 147은 상기 트렐리스 디코딩 결과치를 인터리브하고, 상기 인터리브된 트렐리스 디코딩 결과치로부터 바이트를 구성하여 상기 오류 수정 리드-솔로몬 디코더 회로 148에 인가한다. 바이트를 구성하기 위한, 상기 트렐리스 디코더 146A, 146C, 146E, 146G, 146J, 146L, 146N, 146Q, 146S, 146U, 146W, 146Y 로부터의 트렐리스 디코드 결과치의 폴링은 상기 바이트 어셈블러 147에 있는 멀티플랙서에 의해 이루어지는데, 상기 멀티플랙서는 상기 샘플 카운터 89에 의해 전달된 상기 샘플 카운트의 고유값에 응답하는 디코더 뱅크 194에 의해 제어된다.
상기 등화기 144의 실수와 허수 응답은 도10에 대한 DTV 신호 수신기에서 독립적으로 부호 디코드된다. 바꾸어 말하면, 1차원적 트렐리스 디코딩이 상기 실수 성분과 허수 성분상에서 수행되기보다는 향후 복소 부호를 사용하여 트렐리스 디코딩이 2차원 베이스에서 수행될 수 있다.
도11은 상기 샘플링 제어 회로 30이 어떻게 구성되는지를 자세히 나타내고 있다. 주 발진기 31은 심볼율의 두배에 해당하는 주파수에서 발진하여 자동 주파수와 위상 제어(AFPC) 신호의 응답에서 제어되고, 상기 발진을 제로 크로싱 검출기 32에 전달한다. 상기 제로 크로싱 검출기 32는, 상기 발진이 그들의 평균값 축을 크로싱 하여 생성된 펄스를, 상기 샘플 카운터 89에 카운트된 입력 신호로 전달하는 것을 검출한다. 상기 샘플 카운트의 4-최상위 비트는 모듈로-12 카운트의 부호 주기로 2진 코드 되는 것으로 간주되고, 상기 4-최상위 비트는 심볼율에서 토글링한다. 상기 4-최상위 비트는 디지털-아날로그 변환기 33에 의해 아날로그 신호로 변환되어 사각형 반송파로 동기 검출기 34에 인가되어 기저 대역으로 추출된 부호 주파수 신호를 동기화시키고, 이후에 자동 주파수와 위상 제어 필터 35에 의해 저역 통과 필터 되어 주 발진기 31에 대한 AFPC 신호를 생성한다.
도1 내지 도4의 DTV 신호 수신기에서, 상기 동기 검출기 34로 전달된 상기 추출된 부호 주파수 신호는, 디지털 곱셈기 36에 의해 전달된 출력 신호로부터 생성된 것이다. 상기 디지털 곱셈기 36은 동기 절차의 기저 대역 결과치를 제곱하기 위해 배치된다. 우선적으로, 직각 위상 동기 절차의 기저 대역 결과치는, 상기 제곱기 36에서 제곱하기 위한 상기 감산기 23으로부터 얻어지는데, 이는 이들 기저 대역 결과치가, 상기 DTV 신호의 파일럿 반송파를 검출하여 생성된 직류 성분에 수반되지 않기 때문이다. 바꾸어 말하면, 동위상 동기 절차의 기저 대역 결과치는 상기 곱셈기 36에서 제곱하기 위한 상기 가산기 43으로부터 얻어질 수 있다. 이는 논리 회로에서가 아닌, 제곱 결과치의 탐색 테이블을 저장하는 ROM으로 디지털 곱셈기 36을 편리하게 구성할 수 있게 한다. 디지털-아날로그 변환기 37은 상기 디지털 제곱기 36으로부터의 곱을 아날로그 신호로 변환시켜 대역 통과 필터 38로 전달하여, 이로부터 10.76 MHz의 부호 주파수 신호를 추출한다. 상기 대역 통과 필터 38의 응답은, 실질적으로 10.76 MHz 의 부호 주파수에서 본래의 발진 주파수를 갖는 주입-로크(lock) 발진기 39에 로킹 입력 신호로서 전달된다. 상기 주입-로크 발진기 39는 로킹 입력 신호를 갖는 발진을 동기 시키고, 일정한 진폭으로 추출된 부호 주파수 신호를 상기 동기 검출기 34에 전달하여 기저 대역으로 동기 되고, 상기 저역 통과 필터 35에 의해 분리된 AFPC 신호를 생성하여 상기 주 발진기 31에 인가한다.
도11의 회로는 도5와 도6의 DTV 신호 수신기를 변형한 것으로, 상기 곱셈기 36은 상기 디지털 곱셈기 52로 대체되고, 상기 디코더 뱅크 93, 94는 디코더 뱅크 193, 194로 대체되었다. 상기 샘플 카운트 오프셋 수정 회로 90은 190의 형태로 변형되는데, 이때의 부호 위상 오류 검출기 95는 부호 위상 오류 검출기 195로 대체된다. 이 실시 예는 미국 특허번호 5,115,454에 나타난 부호-클럭-회전 검출기의 한가지로 배치되어 등화기 144의 응답에 응답하는 부호 위상 오류 신호를 생성한다.
따라서 본 발명은 인접한 채널에 포함된 신호로부터의 간섭을 동시에 제거하는 동안 중간 부호 오류를 최소화하기 위해 상기 수신기의 진폭과 위상 특성 모두를 제어함에 있어, 수신기 대역 폭을 정의하기 위한 SAW 필터링은 917-923MHz의 UHF 대역에서 보다 쉽게 수행할 수 있는 효과를 갖는다. 그 이유는 6-920MHz의 Δf/f 비율은 실질적으로 6-44MHz의 Δf/f 비율보다 낮기 때문이다.
또한 UHF 대역 IF 증폭기5는 상기 SAW 필터6에서의 삽입 손실을 보상하기 위한 이득을 제공한다. 상기 증폭기5의 이득을 제어하지 않는 것은 상기 증폭기5로 하여금 상기 SAW 필터6이 최적 전원 임피던스에서 구동하는 것을 더욱 쉽게 하는 효과를 갖는다.
디지털 통신 수신기에서 단일 ADC를 사용하여 아날로그 최종 IF 신호의 실수와 허수 성분을 변환하는데 사용되는 각각의 ADC를 매칭하는 문제를 해결하고, 이와 마찬가지로 이들 ADC에 공급되는 각각의 실수와 허수 성분 이득을 매칭하는 문제를 해결하였다. 또한 정확하게 90° 위상 정합 하는 상기 최종 IF 신호의 실수와 허수 성분을 나타내는 문제도 크게 해결되었다.
10~12 비트의 디지털 해상도를 21.52 x 106샘플/초 비율에서 얻고, 등화(equalization) 필터링을 보다 용이하게 하기 위해, 본 발명은 플래시 변환보다는 아날로그-디지털 변환 방법의 사용을 고려하였다. 본 발명에서 단일 플래시 변환기는 연속 2진 근사값 형태의 24개의 ADC로 대체되고, 스태거(stagger) 샘플링을 정렬하여 DTV 심볼율을 상회하는 연속 2진 근사값 비율에 관계없이, 11 또는 12 비트 이상의 해상도를 갖는 24-위상 아날로그-디지털 변환으로 차별화 하였다. 각각의 ADC는 1/2 부호 주기 구간의 샘플을 디지털화 한다. 각 ADC의 변환비율은 상기 플래시 변환기의 1/24이고, 이는 24개 요소에 대해 전체적으로 전력 소모 감소를 갖는 각 ADC에서 24의 제곱에 대한 전력 소모를 감소시키는 효과를 갖는다.

Claims (23)

  1. 디지털 TV 신호 수신기의 회로에서, 상기 회로는:
    주파수 대역에서 서로 다른 위치를 갖는 채널 중에서 하나를 선택하기 위한 튜너로서, 상기 채널은 TV 정보를 나타내는 디지털 신호에 따라 라디오 반송파의 진폭 변조 전송을 위해 할당되고, 주파수는 2차 IF 주파수 대역에서 상기 선택된 채널을 2차 중간 주파수(IF) 신호로 변환시키는 튜너;
    상기 2차 IF 신호를 헤테로다이닝하기 위해, 제1 위상조정 및 제 1 위상조정과는 직교상태인 제2 위상조정에 인가되는 2차 국부 발진 전원;
    스위칭 타입의 제1, 제2 믹서로서, 상기 2차 IF 신호를 수신하여 상기 2차 국부 발진을 헤테로다이닝하고, 상기 제1 믹서는 상기 제1 위상조정에 인가된 상기 2차 국부 발진에 따라 스위칭하여 최종 IF 신호의 실수 성분을 제공하고, 상기 제2 믹서는 상기 제2 위상조정에 인가된 상기 2차 국부 발진에 따라 스위칭하여 상기 최종 IF 신호의 허수 성분을 제공하는 제1, 제2 믹서;
    자신의 이미지로부터 상기 최종 IF 신호의 상기 실수 성분을 분리하여, 단지 수 MHz를 갖는 기저대역의 최종 IF 대역 오프셋 범위 내에 있는 제1 저역 통과 필터 응답을 생성하는 제1 저역 통과 필터;
    자신의 이미지로부터 상기 최종 IF 신호의 상기 허수 성분을 분리하여, 최종 IF 대역 범위 내에 있는 제2 저역 통과 필터 응답을 생성하는 제2 저역 통과 필터;
    상기 제1 저역 통과 필터 응답을 디지타이징하여 상기 최종 IF 신호의 상기 디지털화된 샘플의 실수 성분에 대한 출력 신호를 생성하는 제1 아날로그-디지털 변환 회로로서, N개의 아날로그-디지털 변환기를 포함하여 N 위상 베이스에서 상기 제1 저역 통과 필터 응답을 디지타이징하고, 이때의 N은 최소한 1이 되는 제1 아날로그-디지털 변환 회로;
    상기 제2 저역 통과 필터 응답을 디지타이징하여 상기 최종 IF 신호의 상기 디지털화된 샘플의 허수 성분에 대한 출력 신호를 생성하는 제2 아날로그-디지털 변환 회로로서, N개의 아날로그-디지털 변환기를 포함하여 N 위상 베이스에서 상기 제2 저역 통과 필터 응답을 디지타이징하는 제2 아날로그-디지털 변환 회로;
    상기 라디오 반송파 주파수에서 복소 디지털 반송파 신호를 생성하여 상기 최종 IF 대역으로 전송하는 회로;
    최종 국부 발진에 인가되는 상기 복소 디지털 반송파 신호에 응답하는 제1 디지털 동기 회로로서, 상기 최종 IF 신호의 디지털화된 샘플의 실수와 허수 성분에 응답하여 동위상 기저대역 신호를 복구하는 제1 디지털 동기 회로;
    로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  2. 제 1항에 있어서,
    상기 N은 1 이상의 수로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  3. 제 2항에 있어서,
    상기 각각의 아날로그-디지털 변환기는 연속적인 2진 근사값 형태로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  4. 제 3항에 있어서,
    상기 각각의 아날로그-디지털 변환기는 단지 1/2 부호 주기 구간의 입력 샘플만을 디지털화하는 것을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  5. 제 4항에 있어서,
    상기 N은 24이고, 상기 각각의 아날로그-디지털 변환기는 1/2 부호 주기 구간의 입력 샘플을 디지털화하는 것을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  6. 제 1항에 있어서,
    잔류 측파대 진폭 변조를 갖는 라디오 반송파를 수신하는 회로로서, 이와 유사한 주파수의 변조되지 않은 파일럿 반송파를 동반하는 회로는:
    선형 위상 유한-임펄스-응답형의 제1 디지털 대역 통과 필터로서, 상기 최종 IF 신호의 상기 디지털화된 샘플의 상기 실수 성분을 자신의 입력 신호로 수신하고, 주파수에서 상기 최종 IF 대역으로 변환된 상기 변조되지 않은 파일럿 반송파의 디지털화된 샘플의 실수 성분을 자신의 출력 신호로 제공하고, 상기 최종 IF 신호의 상기 실수 성분의 다른 부분과 분리되는 제1 디지털 대역 통과 필터;
    선형 위상 유한-임펄스-응답형의 제2 디지털 대역 통과 필터로서, 상기 최종 IF 신호의 상기 디지털화된 샘플의 상기 허수 성분을 자신의 입력 신호로 수신하고, 주파수에서 상기 최종 IF 대역으로 변환된 상기 변조되지 않은 파일럿 반송파의 디지털화된 샘플의 실수 성분을 자신의 출력 신호로 제공하고, 상기 최종 IF 신호의 상기 허수 성분의 다른 부분과 분리되는 제2 디지털 대역 통과 필터;
    상기 복소 디지털 반송파 신호와 상기 제1, 제2 디지털 대역 통과 필터의 상기 출력 신호에 응답하여 직각 위상 기저 대역 신호를 생성하는 제2 디지털 동기 회로;
    저역 통과 필터에서 자동 주파수와 위상 제어 신호를 생성하여 상기 직각 위상 기저 대역 신호에 응답하는 회로;
    상기 튜너에 포함된 발진기로서, 잔류 측파대 진폭 변조를 갖는 상기 라디오 반송파와 믹스된 발진을 제공하여 상기 2차 IF 신호를 생성하고, 자동 주파수와 위상 제어를 갖고 상기 자동 주파수와 위상 제어 신호에 응답하는 발진기;
    상기 동위상 기저 대역 신호에 응답을 제공하는 스펙트럼 필터;
    상기 스펙트럼 필터의 응답에 응답하는 부호 디코더 회로;
    로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  7. 제 6항에 있어서,
    N은 1 이상이고, 상기 각각의 아날로그-디지털 변환기는 연속 2진 근사값 형태로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  8. 제 7항에 있어서,
    상기 부호 디코더 회로는:
    P-위상 베이스에서 트렐리스 디코딩을 위한 복수 P의 트렐리스 디코더 개수, 기저 대역 신호의 상기 실수 성분에 대한 상기 스펙트럼 필터의 상기 응답으로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  9. 제 1항에 있어서,
    잔류 측파대 진폭 변조를 갖는 라디오 반송파를 수신하는 회로로서, 이와 유사한 주파수의 변조되지 않은 파일럿 반송파를 동반하는 회로는:
    선형 위상 유한-임펄스-응답형의 제1 디지털 대역 통과 필터로서, 상기 최종 IF 신호의 상기 디지털화된 샘플의 상기 실수 성분을 자신의 입력 신호로 수신하고, 주파수에서 상기 최종 IF 대역으로 변환된 상기 변조되지 않은 파일럿 반송파의 디지털화된 샘플의 실수 성분을 자신의 출력 신호로 제공하고, 상기 최종 IF 신호의 상기 실수 성분의 다른 부분과 분리되는 제1 디지털 대역 통과 필터;
    선형 위상 유한-임펄스-응답형의 제2 디지털 대역 통과 필터로서, 상기 최종 IF 신호의 상기 디지털화된 샘플의 상기 허수 성분을 자신의 입력 신호로 수신하고, 주파수에서 상기 최종 IF 대역으로 변환된 상기 변조되지 않은 파일럿 반송파의 디지털화된 샘플의 실수 성분을 자신의 출력 신호로 제공하고, 상기 최종 IF 신호의 상기 허수 성분의 다른 부분과 분리되는 제2 디지털 대역 통과 필터;
    상기 복소 디지털 반송파 신호와 상기 제1, 제2 디지털 대역 통과 필터의 상기 출력 신호에 응답하여 직각 위상 기저 대역 신호를 생성하는 제2 디지털 동기 회로;
    저역 통과 필터에서 자동 주파수와 위상 제어 신호를 생성하여 상기 직각 위상 기저 대역 신호에 응답하는 회로;
    상기 제1, 제2 위상 정합에 공급된 상기 2차 국부 발진의 전원 범위에 포함된 발진기로서, 자동 주파수와 위상 제어를 갖고 상기 자동 주파수와 위상 제어 신호에 응답하는 발진기;
    상기 동위상 기저 대역 신호에 응답을 제공하는 스펙트럼 필터;
    상기 스펙트럼 필터의 응답에 응답하는 부호 디코더 회로;
    로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  10. 제 9항에 있어서,
    N은 1 이상이고, 상기 각각의 아날로그-디지털 변환기는 연속 2진 근사값 형태로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  11. 제 10항에 있어서,
    상기 부호 디코더 회로는:
    P-위상 베이스에서 트렐리스 디코딩을 위한 복수 P의 트렐리스 디코더 개수, 기저 대역 신호의 상기 실수 성분에 대한 상기 스펙트럼 필터의 상기 응답, P는 N과 같거나 또는 그것의 배수로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  12. 제 1항에 있어서,
    잔류 측파대 진폭 변조를 갖는 라디오 반송파를 수신하는 회로로서, 이와 유사한 주파수의 변조되지 않은 파일럿 반송파를 동반하는 회로는:
    상기 복소 디지털 반송파 신호와 상기 최종 IF 신호의 상기 디지털화된 샘플의 상기 실수와 허수 성분에 응답하여 직각 위상 기저 대역 신호를 생성하는 제2 디지털 동기 회로;
    저역 통과 필터에서 자동 주파수와 위상 제어 신호를 생성하여 상기 직각 위상 기저 대역 신호에 응답하는 회로;
    상기 튜너에 포함된 발진기로서, 잔류 측파대 진폭 변조를 갖는 상기 라디오 반송파와 믹스된 발진을 제공하여 상기 2차 IF 신호를 생성하고, 자동 주파수와 위상 제어를 갖고 상기 자동 주파수와 위상 제어 신호에 응답하는 발진기;
    상기 동위상 기저 대역 신호에 응답을 제공하는 스펙트럼 필터;
    상기 스펙트럼 필터의 응답에 응답하는 부호 디코더 회로;
    로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  13. 제 12항에 있어서,
    N은 1 이상이고, 상기 각각의 아날로그-디지털 변환기는 연속 2진 근사값 형태로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  14. 제 13항에 있어서,
    상기 부호 디코더 회로는:
    P-위상 베이스에서 트렐리스 디코딩을 위한 복수 P의 트렐리스 디코더 개수, 기저 대역 신호의 상기 실수 성분에 대한 상기 스펙트럼 필터의 상기 응답, P는 N과 같거나 또는 그것의 배수로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  15. 제 1항에 있어서,
    잔류 측파대 진폭 변조를 갖는 라디오 반송파를 수신하는 회로로서, 이와 유사한 주파수의 변조되지 않은 파일럿 반송파를 동반하는 회로는:
    상기 복소 디지털 반송파 신호와 상기 최종 IF 신호의 상기 디지털화된 샘플의 상기 실수와 허수 성분에 응답하여 직각 위상 기저 대역 신호를 생성하는 제2 디지털 동기 회로;
    저역 통과 필터에서 자동 주파수와 위상 제어 신호를 생성하여 상기 직각 위상 기저 대역 신호에 응답하는 회로;
    상기 제1, 제2 위상 조정에 공급된 상기 2차 국부 발진의 전원 범위에 포함된 발진기로서, 자동 주파수와 위상 제어를 갖고 상기 자동 주파수와 위상 제어 신호에 응답하는 발진기;
    상기 동위상 기저 대역 신호에 응답을 제공하는 스펙트럼 필터;
    상기 스펙트럼 필터의 응답에 응답하는 부호 디코더 회로;
    로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  16. 제 15항에 있어서,
    N은 1 이상이고, 상기 각각의 아날로그-디지털 변환기는 연속 2진 근사값 형태로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  17. 제 16항에 있어서,
    상기 부호 디코더 회로는:
    P-위상 베이스에서 트렐리스 디코딩을 위한 복수 P의 트렐리스 디코더 개수, 기저 대역 신호의 상기 실수 성분에 대한 상기 스펙트럼 필터의 상기 응답, P는 N과 같거나 또는 그것의 배수로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  18. 제 1항에 있어서,
    직각 진폭 변조를 갖는 라디오 반송파를 수신하기 위한 상기 회로는:
    상기 복소 디지털 반송파 신호와 상기 최종 IF 신호의 상기 디지털화된 샘플의 상기 실수와 허수 성분에 응답하여 직각 위상 기저 대역 신호를 생성하는 제2 디지털 동기 회로;
    자동 주파수와 위상 제어 신호를 생성하여, 상기 동위상 기저 대역 신호와 상기 직각 위상 기저 대역 신호를 곱하여 생성된 결과에 응답하는 회로;
    상기 튜너에 포함된 발진기로서, 잔류 측파대 진폭 변조를 갖는 상기 라디오 반송파와 믹스된 발진을 제공하여 상기 2차 IF 신호를 생성하고, 자동 주파수와 위상 제어를 갖고 상기 자동 주파수와 위상 제어 신호에 응답하는 발진기;
    동위상과 직각 위상 복조를 제공하여 상기 동위상 기저 대역 신호와 상기 직각 위상 기저 대역 신호에 응답하는 스펙트럼 필터;
    상기 동위상과 직각 위상 복조 응답에 응답하는 부호 디코더 회로;
    로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  19. 제 18항에 있어서,
    N은 1 이상이고, 상기 각각의 아날로그-디지털 변환기는 연속 2진 근사값 형태로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  20. 제 19항에 있어서,
    상기 부호 디코더 회로는:
    P-위상 베이스에서 트렐리스 디코딩을 위한 복수 P의 트렐리스 디코더 개수, 기저 대역 신호의 상기 실수 성분에 대한 상기 스펙트럼 필터의 상기 응답, P는 N과 같거나 또는 그것의 배수로 이루어짐을 특징으로 하는, 디지털 TV 신호 수신기 회로.
  21. 제 1항에 있어서,
    직각 진폭 변조를 갖는 라디오 반송파를 수신하기 위한 상기 회로는:
    상기 복소 디지털 반송파 신호와 상기 최종 IF 신호의 상기 디지털화된 샘플의 상기 실수와 허수 성분에 응답하여 직각 위상 기저 대역 신호를 생성하는 제2 디지털 동기 회로;
    자동 주파수와 위상 제어 신호를 생성하여, 상기 동위상 기저 대역 신호와 상기 직각 위상 기저 대역 신호를 곱하여 생성된 결과에 응답하는 회로;
    상기 제1, 제2 위상 정합에 공급된 상기 2차 국부 발진의 전원 범위에 포함된 발진기로서, 자동 주파수와 위상 제어를 갖고 상기 자동 주파수와 위상 제어 신호에 응답하는 발진기;
    동위상과 직각 위상 복조를 제공하여 상기 동위상 기저 대역 신호와 상기 직각 위상 기저 대역 신호에 응답하는 스펙트럼 필터;
    상기 동위상과 직각 위상 복조 응답에 응답하는 부호 디코더 회로;
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  22. 제 21항에 있어서,
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  23. 제 22항에 있어서,
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