KR100270891B1 - 펄스신호발생회로및펄스신호발생방법 - Google Patents

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Abstract

펄스신호 발생회로는 발생되는 펄스신호의 주파수값으로서 2n의 값 또는 이 보다 작은 값을 설정시키기 위한, 적어도 (n+1)비트 길이인 주파수설정 레지스터(1), 및 적어도 (n+1)비트 길이인 플립-플롭(3)과 가산기(2)를 가지는 누적 가산회로(22)를 포함한다. 누적 가산회로(22)는 초당 2n+1번의 비율로, 가산기(2)가 주파수설정 레지스터(1)에 설정된 값을 플립-플롭(3)에 저장된 값에 가산하도록 하고 또한 플립-플롭(3)이 가산결과를 저장하도록 하는 동작을 반복하고, 그리고 플립-플롭(3)내에 (n+1)번째 비트의 값을 가지는 신호를 펄스신호로서 출력한다.

Description

펄스신호 발생회로 및 펄스신호 발생방법
본 발명은 클럭펄스신호를 분할함으로써 발생된 펄스신호를 출력하는 펄스신호 발생회로와 그러한 펄스신호를 출력하기 위한 펄스신호 발생방법에 관한 것이다.
그러한 유형의 통상적인 펄스신호 발생회로는 공개된 일본특허출원 제64-12617호에 기술되어 있다. 이 출원은 여기서 참조문헌으로 사용된다.
도 16에 도시된 바와 같이, 상기 펄스발생회로는 주파수값을 설정하기 위한 카운터(C), 어드레스값으로 주파수값을 사용하여 판독되는 주파수값에 상응하는 데이터가 선택되는 데이터들을 저장하기 위한 메모리(M), 메모리로부터 판독된 데이터를 래칭하여 출력하기 위한 제1플립-플롭(F1), 제1플립-플롭(F1)의 출력을 입력시키기 위한 전가산기(full adder)(A), 및 규정된 클럭신호로 전가산기(A)의 가산된 값을 래칭시키기 위한 제2플립-플롭(F2)을 포함한다.
상기 펄스발생회로는 제1플립-플롭(F1)의 출력과 제2플립-플롭(F2)의 출력을 가산하고, 제2플립-플롭(F2)에 의해 래치된 가산된 값이 규정된 값을 초과할 때 제2플립-플롭(F2)에 의해 발생되는 반송신호를 카운터(C)에 입력하고, 그리고 카운터(C)가 반송신호의 통과를 금지하기 전까지 그 값이 카운터(C)에 설정되는 주파수의 펄스신호로서 반송신호를 출력한다.
상기 언급된 통상적인 펄스신호 발생회로에 있어서, 그 값이 카운터(C)에 설정되고 또한 2의 멱(冪)(power)이외의 것일 수 있는 주파수의 펄스신호를 출력할 수 있다.
그러나, 이 회로는, 제1플립-플롭(F1)이 데이터를 래치할 수 있도록 어드레스신호로서 주파수값을 사용하여 메모리(M)로부터 주파수값에 상응하는 데이터를 판독할 필요가 있다는 문제점을 가진다. 따라서, 프로세스의 수가 증가되고 또한 내부구조가 복잡해져, 회로를 제조하는데 시간을 많이 소비하게 되고 또한 작동속도가 나빠지게 된다.
따라서, 본 발명의 목적은 2의 멱 이외의 것인 주파수의 펄스신호를 출력할 수 있는 펄스신호 발생회로를 제공하여, 내부구조가 복잡해지는 것을 방지하고 또한 동작속도가 감소하는 것을 방지하기 위한 것이다.
본 발명의 제1특징에 따라, 발생되는 펄스신호의 값으로서 2n의 값 또는 이 보다 작은 값을 설정하기 위해 적어도 (n+1) 비트길이인 주파수설정 레지스터; 및 적어도 (n+1)비트 길이인 플립-플롭과 가산기를 가지는 누적 가산수단을 포함하는 펄스신호 발생회로를 제공한다. 누적 가산기는 초 당 2n+1의 비율로, 플립-플롭에 저장된 값에 주파수설정 레지스터에 설정된 값을 가산기가 가산하게 하여 플립-플롭이 가산결과를 저장하도록 하는 동작을 반복하고, 그리고 플립-플롭내 (n+1)번째 비트를 가지는 신호를 펄스신호로서 출력한다.
본 발명의 제1특징에 따른 상기 펄스신호 발생회로로, 매번 2n+1㎐의 클럭펄스가 입력되고, 누적 가산수단은 가산기가 순차적으로 이진-코드화된 주파수값을 누산하여 누산된 값을 저장하도록 한다. 다음에, 2n+1펄스들이 입력되는 동안, 주파수와 동일수의 캐리(carry)("0"에서 "1"까지 변한다)들이 (n+1)번째 비트에서 발생한다. 따라서, 캐리를 위한 캐리신호, 즉 (n+1)번째 비트신호는 그 값이 주파수설정 레지스터에 설정되는 주파수의 펄스신호가 되게 된다. 따라서, 그 값이 2의 멱 이외인 주파수의 펄스신호가 출력될 수 있다. 이외에도, 가산기(2)에 의해 가산되는 것은 선행기술과 같이 어드레스신호로서 주파수값을 사용하여 메모리로부터 판독된 데이터가 아니라, 주파수값 그 자체이다. 따라서, 메모리로부터 데이터를 판독할 필요가 없게 되어, 프로세스의 수를 감소시키고 또한 내부구조를 간략화시켜, 펄스발생회로의 제조가 덜 까다로워진다. 이외에도, 동작속도가 감소가 방지될 수 있다.
본 발명의 제1특징을 기초로 하는 본 발명의 제2특징에 따라, 주파수변화값을 설정하기 위한 주파수변화 레지스터; 가산-감산기; 규정된 계산간격으로 가산-감산기로써 주파수설정 레지스터에 설정된 값과 주파수변화 레지스터에 설정된 값을 가산 또는 감산한 다음 주파수값으로서 주파수설정 레지스터에 가산 또는 감산의 결과를 재설정하는 동작을 반복시키기 위하여 주파수변화 레지스터와 가산기-감산기를 제어하기 위한 가산-감산제어수단을 포함하는 펄스신호 발생회로를 제공한다.
본 발명의 제2특징에 따른 상기 펄스신호 발생회로로, 주파수값이 가감수단에 의해 순차적으로 누적된 주파수변화값의 누적값이 되면, 주파수값은 가산-감산제어수단의 제어하에서 매 계산주기마다 주파수변화값에 의해 변화된다. 따라서, 계산간격의 펄스폭으로 출력된 펄스신호의 주파수값을 변경시킬 수 있게 된다. 그러므로, 이 펄스신호가 스텝핑모터에 입력되면, 스텝핑모터의 회전속도가 변경될 수 있다.
본 발명의 제3특징에 따라서, 주파수설정 레지스터에 발생되게 되는 펄스신호의 주파수값으로서 2n의 값 또는 이 보다 작은 값을 설정하는 단계; 초 당 2n+1의 비율로 주파수설정 레지스터에 설정된 값을 누산적으로 가산시키는 단계; 및 펄스신호로서, 누적 간산에 의해 획득된 누적 가산값에 (n+1)번째 비트의 값을 가지는 신호를 출력시키는 단계를 포함하는 펄스신호 발생방법을 제공한다.
본 발명의 제3특징을 기초로 하는 본 발명의 제4특징에 따라서, 주파수변화 레지스터에 주파수변화값을 설정하는 단계; 규정된 계산간격으로 주파수변화 레지스터에 설정된 값을 누산적으로 가산 또는 감산하는 단계; 및 주파수설정 레지스터에 계산간격에서의 가산 또는 감산으로 획득된 가산 또는 감산의 누적값을 주파수값으로서 계산간격으로 재설정하는 단계를 포함한다.
도 1은 본 발명의 제1실시예에 따른 펄스발생회로의 구성을 보여주는 블록도.
도 2는 제1실시예의 주파수설정 레지스터를 설명하는 도면.
도 3은 제1실시예에서 발생된 클럭펄스신호와 출력펄스신호의 신호파형을 보여주는 도면.
도 4는 본 발명의 제2실시예에 따른 펄스발생회로의 구성을 보여주는 블록도.
도 5는 제2실시예에서 발생된 펄스신호의 주파수변화를 보여주는 도면.
도 6은 본 발명의 제3실시예의 가감제어회로의 구성을 보여주는 블록도.
도 7은 본 발명의 제4실시예에 따른 펄스발생회로의 구성을 보여주는 블록도.
도 8은 본 발명의 제4실시예의 가감제어회로의 구성을 보여주는 블록도.
도 9는 본 발명의 제5실시예에 따른 펄스발생회로의 구성을 보여주는 블록도.
도 10은 제6실시예에서 발생된 펄스신호의 주파수변화를 보여주는 도면.
도 11은 본 발명의 제7실시예에 따른 펄스발생회로의 구성을 보여주는 블록도.
도 12는 제7실시예에서 발생된 펄스신호의 주파수변화를 보여주는 도면.
도 13은 제6실시예에서 가감지시신호를 발생시키기 위한 CPU의 회로를 보여주는 블록도.
도 14는 제6실시예에서 가감지시신호를 발생시키기 위한 CPU의 동작을 설명하기 위한 흐름도.
도 15는 제8실시예에서 발생된 펄스신호의 주파수변화를 보여주는 도면.
도 16은 선행기술에 따른 펄스신호 발생회로를 설명하는 블럭도.
본 발명의 제1실시예가 도 1 내지 3을 토대로 아래와 같이 설명된다. 이 펄스신호 발생회로는 주파수설정 레지스터(1), 발진기(20), 및 가산기(2)와 플립-플롭(3)을 가지는 누적 간산회로(22)를 포함한다.
주파수설정 레지스터(1)는 2n의 주파수값 또는 이보다 작은 주파수값을 설정하는데 사용되고 그리고 도 2에 도시된 바와 같이, 제1비트의 0-번째 비트(10)에서 (N+1)번째 비트의 n-번째 비트(1n)까지의 비트로 구성된다. 보다 상세히 하면, (n+1)비트 버스(4)를 통해 주파수값이 주파수설정 레지스터(1)에 설정된다.
가산기(2)는 주파수설정 레지스터(1)에 설정된 주파수값을 가산할 수 있도록 하기 위해 (n+1)비트 버스(4b)에 의해 주파수설정 레지스터(1)에 연결된다.
발진기(20)는 2n+1㎐의 클럭펄스신호를 발생시켜, 이 신호를 플립-플롭(3)의 신호입력단자(3a)에 공급한다.
플립-플롭(3)은 (n+1)비트 길이이다. 매번 클럭펄스가 클럭펄스신호 입력단자(3a)로부터 입력되고, 플립-플롭(3)은 (n+1)비트 버스(5a)를 통해 연결된 가산기(2)가 주파수값을 가산하여, 다음 클럭펄수가 입력되기 전까지 가산된 값을 가지고 있는다. 플립-플롭(3)은 또한 (n+1)비트 버스(5b)를 통해 가산기(2)로 가산된 값을 피드백하고 또한 가산기(2)가 주파수값을 순차적으로 누적하게 한다(누산적인 가산). 이들 프로세스를 통해, 플립-플롭(3)에 저장된 누적된 값에서, 2n+1클럭펄스가 입력되는 동안 주파수값과 동일수의 캐리("0"에서 "1"까지 변한다)가 (n+1)번째 비트에서 발생한다.
예컨대, 목표 주파수가 2㎐인 경우에, n=1이 선택되어 2≤2n을 충족시키면, n+1=2가 획득되어, 주파수설정 레지스터(1)가 2비트를 가지게 된다. 매번 2n+1=22의 클럭펄스, 즉 4㎐가 플립-플롭(3)에 입력되면, 십진수 "2"의 이진-코드화된 수, 즉 "10"이 가산기(2)에 의해 초기값 "0"에서 시작해 순차적으로 가산되고 그리고 누적된 값이 주파수설정 레지스터(1)에 저정된다. 따라서, 제1 및 제3클럭펄스가 입력되면, "1"이 제2비트로 반송된다. 달리 말하면, 네 개의 클럭펄스가 입력되는 동안, "0"에서 "1"까지의 변화, 즉 캐리가 제2비트에서 두 번 발생하고, 그리고 캐리를 위한 캐리신호가 입력되면, 그 주파수가 2㎐인 펄스신호가 입력된다 이 펄스신호는 도 3에 도시되어 있다.
목표 주파수가 3㎐인 경우에, n=2이 선택되어 3≤2n을 만족시키면, n+1=3이 획득되어, 주파수설정 레지스터(1)가 3비트를 가지게 된다. 매번 2n+1=23의 클럭펄스, 즉 8㎐가 입력되면, 십진수 "3"의 이진-코드화된 수, 즉 "11"이 가산기(2)에 의해 초기값 "0"에서 시작해 순차적으로 가산되고 그리고 누적된 값은 주파수설정 레지스터(1)에 저장된다. 따라서, 제2, 제4 및 제7클럭펄스가 입력되면, "1"이 제3비트로 반송된다. 달리 말하면, 제8클럭펄스가 입력되는 동안, "0"에서 "1"까지의 변화(캐리)가 제3비트에서 세차례 발생하고, 그리고 캐리를 위한 캐리신호가 출력되면, 그 주파수가 3㎐인 펄스신호가 출력된다.
상기에서 기술된 바와 같이, 이 펄스신호 발생회로에서, 매번 2n+1㎐의 클럭펄스가 입력되면, 플립-플롭(3)은 가산기(2)가 이진수로 변화되어 주파수값을 순차적으로 누적하도록 하고 또한 누적된 값을 저장한다. 그런 다음, 2n+1클럭펄스가 입력되는 동안, 주파수값과 동일 수의 캐리("0"에서 "1"까지 변하는)가 (n+1)번째 비트에서 발생한다. 따라서, 캐리를 위한 캐리신호, 즉 (n+1)번째 비트신호가, 그 값이 주파수설정 레지스터(1)에 설정되는 주파수의 펄스신호가 되게 된다. 따라서, 그 값이 2의 멱 이외의 것인 주파수의 펄스신호가 출력될 수 있다. 이외에도, 가산기(2)에 의해 가산되는 것은, 선행기술과 같이 어드레스신호로서 주파수값을 사용하여 메모리로부터 판독된 데이터가 아니라, 주파수값 그 자체이다. 따라서, 메모리로부터 데이터를 판독할 필요가 없게 되어, 프로세스의 수가 감소되고 그리고 내부구조를 간략화시키게 되어, 펄스발생회로의 제조의 까다로움을 경감시킨다. 이외에도, 동작속도의 감소가 제거될 수 있다.
본 발명의 제2실시예가 도 4와 5를 토대로 하여 아래에서 설명된다. 제1실시예의 기능과 동일한 기능을 가지는 소자들은 동일한 참조번호로 참조되고,그리고 다음에 이루어지는 설명은 제1실시예와 상이한 특징에 초점을 맞추게 된다. 비록, 주파수설정 레지스터에 설정되게 되는 주파수값이 제1실시예에서 고정되었다 하더라도, 본 실시예에서는 변경시킬 수 있다.
보다 상세히 하면, 이 펄스신호 발생회로는 제1실시예의 소자외에도, 주파수변경 레지스터(6), 가산-감산회로(7), 및 가감제어기(8)를 포함한다.
주파수변화 레지스터(6)는 주파수변화값을 설정하는데 사용되고 그리고 n비트 길이이다.
주파수변화 레지스터(6)에 설정된 주파수변화값을 가산 또는 감산하기 위하여 가산-감산회로(7)가 (n+1)비트 버스(4c)를 통해 주파수변화 레지스터(6)에 연결된다. 이 가산-감산회로(7)는 주파수설정 레지스터(1)가 가산된 또는 감산된 값을 입력할 수 있도록 하기 위하여 (n+1)비트 버스(4a)를 통해 주파수설정 레지스터(1)에 연결된다. 가산-감산회로(7)는 또한 주파수설정 레지스터(1)로부터 가산된 또는 감산된 값을 피드백시키는 (n+1)비트 피드백버스(4d)를 통해 주파수설정 레지스터(1)에 연결되어, 주파수변화값은 순차적으로 누적된다(누산적으로 가산 또는 감산된다).
가감제어기(8)는 CPU로 구성되고 그리고 가산-감산제어수단(9)을 이룬다. 이 가감제어기(8)는 가산-감산회로(7)에 의해 실행되는 가산과 감산의 계산주기(T1)를 지정하기 위한 가감지정신호를 출력하고, 또한 가산-감산회로(7)에서 동작(가산 또는 감산을 실행하는지 여부, 또는 계산동작을 중단할지 여부)을 제어하기 위한 모드제어신호를 가산-감산회로(7)로 입력한다. 짧게 말하면, 가감제어기(8)로 이루어지는 가산-감산제어수단(9)은 주파수변화값이 계산주기(T1)에서 순차적으로 누적되고, 또한 누적된 값이 주파수값으로서 주파수설정 레지스터(1)에 입력되도록 제어된다. 계산주기(T1)은 펄스폭 또는 펄스주기에 상응한다.
보다 상세히 말하면, 가감제어기(8)는 상기 언급된 가감지시신호를 주파수설정 레지스터(1)에 입력시킬 수 있고 또한 입력을 중단할 수 있다. 짧게 말하면, 가감제어기(8)는 신호를 공급하거나 또는 공급을 중단할 수 있다. 따라서, 가산-감산회로(7)에서 가산과 감산의 결과에 따른 누적은 가감제어기(8)가 가감지시신호를 주파수설정 레지스터(1)에 입력할 때만 이루어질 수 있고, 또한 가감제어기(8)로부터의 가감지시신호의 주기는 가산-감산회로(7)에서 가산과 감산의 계산주기(T1)가 되게 된다. 가감지시신호가 고정된 주기로 주파수설정 레지스터(1)에 입력되기 때문에, 계산주기(T1)는 고정된 주기를 가진다.
펄스발생회로의 동작이 설명된다. 가감제어기(8)로부터 모드 제어신호가 가산-감산회로(7)에 입력되고 그리고 가감제어기(8)로부터 가감지시신호가 주파수설정 레지스터(1)에 입력되면, 주파수값인 누적된 값을 만들기 위하여 가산-감산회로(7)는 주파수변화값을 가산 또는 감산한다. 따라서, 주파수값은 주파수변화값에 의해 변경된다. 짧게 말하면, 주파수변화값은 주파수값의 변화(Δf)에 대응하고 그리고 출력되게 되는 펄스신호의 주파수는 도 5에 도시된 바와 같이 변경된다. 따라서, 펄스신호 발생회로로부터 출력된 펄스신호가 스텝핑모터(도시되지 않음)에 입력되면, 스텝핑모터의 회전속도가 도 5에 도시된 경사진 직선을 따라 변경된다. 가감제어기(8)로부터 가감지시신호가 더 이상 주파수설정 레지스터(1)에 입력되지 않으면, 주파수값은 고정된다.
본 펄스신호 발생회로에 따라, 제1실시예의 효과외에도, 주파수값이 가산-감산회로(7)로 주파수변화값의 순차적 누적에 의해 획득된 누적된 값이 되면, 주파수값은 가산-감산제어수단(9)의 제어하에서 매 계산주기(T1)에서 주파수변화값에 의해 변화된다. 따라서, 출력된 펄스신호의 주파수를 계산주기(T1)의 펄스폭으로 변경시킬 수 있다. 따라서, 이 펄스신호가 스텝핑모터에 입력되면, 스텝핑모터의 회전속도가 변경될 수 있다.
가산-감산제어수단으로부터 가감지시신호의 공급이 중단되면, 가산-감산회로(7)는 주파수변화값을 가산 또는 감산하지 않고 또한 누적된 값은 변경되지 않는다. 따라서, 주파수설정 레지스터(1)내 주파수값이 변경되지 않게 되고, 그리고 출력되게 될 펄스신호의 주파수가 고정되어, 지금까지 변경되지 않은 주파수가 중도에 고정될 수 있다. 따라서, 이 펄스신호가 스텝핑모터에 입력되면, 스텝핑모터의 회전속도가 변경될 수 있거나 또는 유지될 수 있다.
본 발명의 제3실시예가 도 6을 기초로 아래에서 설명된다. 제2실시예의 기능과 동일한 기능을 가지는 소자들은 동일한 참조번호로 참조되고, 그리고 제2실시예와 상이한 특징에 다음에 오는 설명이 집중된다. 비록 제2실시예에서, 가감제어기(8)가 CPU로 구성된다 하더라도, 본 실시예에서 가감제어기(8)는 타이밍신호 레지스터(8a), 제어신호 레지스터(8b), 및 타이밍신호 가산회로(8c)와 타이밍지시 플립-플롭(8d)을 가지는 타이밍누적 가산회로(24)를 포함한다.
타이밍신호 레지스터(8a)는 타이밍신호 가산회로(8c)에 의해 가산될 수 있는 타이밍신호를 저장한다. 제어신호 레지스터(8b)는 상기에서 언급된 모드 제어신호뿐만 아니라 타이밍신호 가산회로(8c)를 제어하는 가산제어신호를 저장한다. 타이밍신호 가산회로(8c)는 제어신호 레지스터(8b)의 가산제어신호의 제어하에서 작동하고, 그리고 타이밍신호를 위한 클럭신호가 입력될 때마다, 타이밍지시 플립-플롭(8d)은 타이밍신호 가산회로(8c)에서 가산에 의해 획득된 누적된 값(누산적으로 가산된 값)을 저장하고, 그리고 상기 언급된 계산지시신호로서 캐리신호를 단속적으로 출력한다. 짧게 말하면, 캐리신호의 주기는 계산주기(T1)가 되게 된다.
이 회로는, 가감제어기(8)의 제어신호 레지스터(8b)에 저장된 가산제어신호와 모드제어신호의 제어하에서 제2실시예의 회로와 동일한 방식으로 작동한다. 짧게 말하면, 모드제어신호와 가산제어신호로 구성된 제어신호는, 가산-감산회로(7)에 의해 획득된 누적된 값이 주파수값으로서 주파수설정 레지스터(1)에 입력되도록 제어된다.
펄스신호 발생회로에서, 타이밍신호를 위한 클럭펄스가 입력될 때마다, 타이밍지시 플립-플롭(8d)은 타이밍신호 가산회로(8c)가 타이밍신호를 순차적으로 누적하여 누적된 값을 저장하도록 한다. 펄스신호 발생회로는, 타이밍지시 플립-플롭(8d)으로부터 단속적으로 출력된 캐리신호의 주기인 계산주기(T1)에서 가산-감산회로(7)로 누산에 의해 획득되는 누적값이 주파수설정 레지스터(1)에 설정되도록 제어신호 레지스터(8b)로부터의 제어신호에 의해 제어된다. 따라서, 누적된 값이 주파수설정 레지스터(1)에 설정되도록 제어하기 위한 CPU가 제공될 필요가 없다. 이는 제2실시예에 비해 펄스발생회로의 구조를 간략하게 만들 수 있다.
본 발명의 제4실시예가 도 7과 8을 토대로 아래에서 설명된다. 제3실시예의 기능과 동일한 기능을 가지는 소자들은 동일한 참조번호를 참조하고, 그리고 설명은 제3실시예와 상이한 부분에 집중된다. 제3실시예에서는, 가산-감산회로(7)에서 주파수변화값의 가산과 감산이 가감지시신호를 공급하거나 또는 공급을 중단함으로써 제어된다. 반대로, 본 실시예에서, 가산-감산제어수단은 가산-감산회로(7)에 입력되는 값으로서 "0"과 주파수변화값 사이를 선택할 수 있는 입력값선택 멀티플렉서(10)를 포함한다. 입력값선택 멀티플렉서(10)는 가산-감산회로(7)에서 주파수변화값의 가산과 감산을 제어한다.
보다 상세히 말하면, 입력값선택 멀티플렉서(10)는 주파수변화 레지스터(6)와 가산-감산회로(7) 사이에 설치되고, 또한 모드 제어신호와 함께 제어신호를 합성시키기 위하여 가감제어기(8)의 제어신호 레지스터(8b)에 저장된 입력값선택 멀티플렉서 제어신호에 의해 제어된다. 따라서, 입력값선택 멀티플렉서(10)는 가산-감산회로(7)에 입력되는 값으로서 "0"과 주파수변화값 사이에서 선택한다.
그러한 펄스신호 발생회로에서, 제2실시예의 효과외에도, 입력값선택 멀티플렉서(10)가 "0"을 선택할 때, 가산-감산회로(7)에 의해 획득된 누적된 값에 변화가 없게 되어, 주파수값은 주파수설정 레지스터(1)에서 변하지 않게 되고, 그리고 입력될 펄스신호의 주파수는 고정되게 된다. 따라서, 제3실시예와 비슷하게, 지금까지 변화되는 주파수값이 중도에 고정될 수 있게 된다. 따라서, 이 펄스신호가 스텝핑모터에 입력되면, 스텝핑모터의 회전속도가 변경되거나 또는 유지될 수 있다.
제3실시예와 비슷하게, 제2실시예와 같이 누적된 값이 주파수설정 레지스터(1)에 설정되도록 제어하기 위한 CPU를 제공할 필요가 없다. 따라서, 본 펄스발생회로의 구조는 제 2실시예의 구조보다 간단하게 될 수 있다.
본 발명의 제5실시예가 도 9를 참조하여 아래에서 설명된다. 제3실시예의 기능과 동일한 기능을 가지는 소자들은 동일한 참조번호로 참조되고, 그리고 다음에 오는 설명은 제3실시예와 상이한 특징에 대해서 집중되게 된다. 제3실시예에서, 가산-감산회로(7)에서 주파수변화값의 가산과 감산은 가감지시신호를 공급하거나 또는 공급을 중단함으로써 제어된다. 반대로, 본 실시예에서, 가산-감산제어수단(9)은 피드백된 누적된 값과 가산-감산회로(7)에서 피드백된 누적된 값에 주파수변화값을 가산함으로써 획득된 재누적된 값 사이을 선택할 수 있는 피드백제어 멀티플렉서(11)를 포함한다. 피드백제어 멀티플렉서(11)의 동작은 가산-감산회로(7)에서 주파수변화값의 가산과 감산을 제어한다.
보다 상세히 말하면, 피드백제어 멀티플렉서(11)는 주파수설정 레지스터(1)와 가산-감산회로(7) 사이에 설치되고, 또한 가산-감산회로(7)에 의해 획득된 주파수변화값의 누적된 값이 주파수설정 레지스터(1)에서부터 직접 입력될 수 있도록 (n+1)비트 버스(4e)를 통해 주파수설정 레지스터(1)에 연결된다. 피드백제어 멀티플렉서(11)는 모드 제어신호와 함께 제어신호를 합성하기 위하여 가감제어기(8)의 제어신호 레지스터(8b)에 입력되는 주파수설정 멀티플렉서 제어신호에 의해 제어된다. 따라서, 멀티플렉서(11)는 주파수설정 레지스터(1)에서부터 직접 입력되는 누적된 값과 가산-감산회로(7)에서 다시 가산과 감산이 되는 재누적된 값 사이에서 선택할 수 있고, 그리고 선택된 값을 주파수설정 레지스터(1)에 입력한다.
그러한 펄스신호 발생회로에서, 제2실시예의 효과외에도, 주파수설정 레지스터(1)로부터 피드백된 누적된 값이 피드백제어 멀티플렉서(11)에 의해 선택되어 주파수설정 레지스터(1)에 입력되면, 주파수변화값이 가산-감산회로(7)에 의해 더 이상 누적되지 않는다. 따라서, 주파수설정 레지스터(1)의 주파수값이 변하지 않게 되고 또한 입력될 펄스신호의 주파수가 고정되게 되어, 지금까지 변한 주파수값이 중도에 고정될 수 있다. 따라서, 이 펄스신호가 스텝핑모터에 입력되면, 스텝핑모터의 회전속도가 변경되거나 또는 유지될 수 있다.
제3실시예와 비슷하게, 제2실시예와 같이 누적된 값이 주파수설정 레지스터(1)에 입력될 수 있도록 제어하기 위한 CPU를 제공할 필요가 없다.
본 발명의 제6실시예가 도 10을 참조하여 아래에서 설명된다. 제3실시예이 기능과 동일한 기능을 가지는 소자들은 동일한 참조번호로 참조되고, 그리고 아래에 오는 설명는 제3실시예와 상이한 특징에 집중되게 된다. 제3실시예에서, 가감제어기(8)로부터의 가감지시신호의 주기, 즉 가산-감산회로(7)에서 가산과 감산의 계산주기(T1)가 고정된다. 반대로, 본 실시예에서는, 가산-감산회로(7)에서 가산과 감산의 계산주기(T1)는 가변된다.
보다 상세히 설명하면, 타이밍신호 레지스터(8a)에서 타이밍신호가, 제어신호 레지스터(8b)의 가산제어신호가 타이밍신호 가산회로(8c)를 제어하도록 함으로써(도 6을 보라) 캐리신호가 다양한 주기에서 타이밍지시 플립-플롭(8d)으로부터 단속적으로 출력되도록 부가된다. 타이밍지시 플립-플롭(8d)으로부터의 캐리신호의 주기가 가산-감산회로(7)에서 가산과 감산의 계산주기(T1)이기 때문에, 계산주기(T1)가 가변되어, 값: T11, T12, T13, T14등을 가지게 된다.
타이밍지시 플립-플롭(8d)이 다양한 주기에서 캐리를 출력할 수 있도록 하기 위하여, 구성이 도 6에 도시된 가감제어기외에, 타이밍신호 레지스터(8a)에 설정된 값이 CPU 등에 의해 적절히 변경될 수 있다.
대신에, 도 13과 도 14에 도시된 것과 같은 구성에서, 가감지시신호의 출력주기는 적절히 변경될 수 있다. 도 13과 14에 도시된 예에서, 가감지시신호는 카운터비교 레지스터(50), 비교기(52) 및 링카운터(54)를 포함하는 CPU에 의해 공급되고 그리고 가감지시신호의 출력주기인, 계산주기를 지시하는 다수의 값들이 미리 메모리(도시되지 않음)에 저장된다. 카운터비교 레지스터(50)는 계산주기를 지시하는 값을 설정하는데 사용되고 그리고 비교기(52)에 설정된 값을 입력한다. 링카운터(54)는 규정된 클럭신호의 펄스를 카운트하고 또한 비교기(52)에 카운트값을 입력한다. 비교기(52)는 링카운트(54)의 카운트값과 카운터비교기 레지스터(50)에 설정된 값을 비교하여, 양값이 서로 일치하면 비교기(52)는 가감지시신호로서 일치 펄스신호(Sm)를 출력하고 또한 카운트값을 0으로 초기화시키기 위하여 클리어신호를 링카운터(54)에 입력한다.
가감지시신호를 출력하기 위한 CPU의 동작은 아래에서 상세히 설명된다. 먼저, CPU는 상기 메모리로부터 계산주기를 지시하는 값을 판독하여 이를 카운터비교 레지스터(50)에 기록한다(단계 S10). 다음에, CPU는 링카운터(54)의 카운트값이 카운터비교 레지스터(50)에 기록된 값과 일치하고 그리고 클리어신호가 비교기(52)로부터 출력되기 전까지 대기한다(단계 S12). 이후에, 만일 가감타이밍(계산주기)이 변경되지 않게 된다면, CPU는 단계(S12)로 복귀되어 클리어신호가 출력되기 전까지 다시 대기한다. 만일 가감타이밍이 변경되게 된다면, CPU는 메모리로부터 계산주기를 지시하는 다른 값을 판독하여(단계 S16), 그 값을 카운터비교 레지스터(50)에 기록하기 위하여 단계(S10)로 복귀한다. 상기 동작의 반복은 계산주기가 적절히 변경될 수 있도록 한다.
그러한 펄스신호 발생회로에서, 제3실시예의 효과외에도, 출력되게 될 펄스신호의 펄스폭은 가산-감산제어수단(9)이 계산주기(T1)를 변경하게 함으로써 변경될 수 있다. 따라서, 그 주파수가 변하는 펄스신호가 스텝핑모터에 입력되어 도 10의 곡선에 도시된 바와 같이 스텝핑모터의 회전속도가 변경되면, 주파수값에서 변화의 정도, 즉 (주파수값에서 변화 Δf)/(계산주기 T1)이 변한다. 따라서, 스텝핑모터의 회전속도를 급속히 그리고 점진적으로 변경시킬 수 있다.
제3실시예와 비슷하게, 가감제어기(8)는 CPU로 구성되지 않아, 구조가 단순하다.
본 발명의 제7실시예가 도 11을 기초하여 아래에서 설명된다. 제1실시예와 동일한 기능을 소자들은 동일한 참조번호로 참조되고, 다음에 오는 상세한 설명은 제1실시예와 상이한 특징에 대해서 집중된다. 제1실시예에서는, 주파수설정 레지스터(1)에 설정되는 주파수값은 고정되지만, 본 실시예에서는, 주파수설정 레지스터(1)에 설정되는 주파수값은 가변될 수 있다.
보다 상세히 말하면, 이 펄스신호 발생회로는 상기에서 언급된 제1실시예의 소자외에도, 메모리(12)와 CPU(주파수값선택 제어회로)(13)를 포함한다.
메모리(12)는 다수의 주파수값을 저장하고 또한 (n+1)-비트 버스(4f)를 통해 주파수설정 레지스터(1)에 연결된다. CPU(13)는 고정된 선택주기(T2)에서 메모리(120내 주파수값에서 주파수값을 선택하여 이를 주파수설정 레지스터(1)에 설정하도록 제어한다. 이 선택주기(T2)는 펄스신호의 펄스주기 또는 펄스폭에 상응한다.
그러한 펄스신호 발생회로에서, 제1실시예의 효과외에도, 발생될 펄스신호의 주파수가, CPU(13)가 메모리(12)내 다수의 주파수값(f1, f2, f3, f4, f5등)으로부터 선택된 값을 주파수설정 레지스터(1)에 입력하도록 함으로써 가변될 수 있다. 따라서, 이 펄스신호가 스텝핑모터에 입력되면, 스텝핑모터의 회전속도가 변경될 수 있다. 게다가, 도 12에 곡선으로 도시된 바와 같이, 주파수값에서 변화의 정도, 즉 (주파수값에서 변화Δf)/(선택주기 T2)가 메모리(12)에 저장된 주파수값에 따라 변경될 수 있다. 따라서, 스텝핑모터의 회적속도를 급속히 그리고 점진적으로 변경시킬 수 있다.
도 4에 도시된 구성의 펄스신호 발생회로에서, 발생될 펄스신호의 주파수는 레지스터(6)에 설정된 값을 적절히 변경시킴으로써 도 12에 도시된 바와 같이 변경될 수 있다.
본 발명의 제8실시예가 다음과 같이 설명된다. 제7실시예의 기능과 동일한 기능을 가지는 소자들은 동일한 참조번호로 참조되고, 그리고 다음에 오는 설명은 제7실시예와 상이한 특징에 집중된다. 제7실시예에서, 선택주기(T2)가 고정되지만, 한편으로는 본 실시예에서는 선택주기(T2)가 변화될 수 있다.
예컨대 도 13과 14에 도시된 구성으로 선택주기를 가변으로 만들기 위하여, 메모리(도시되지 않음)에 저장된 계산주기값이 선택주기값으로 여겨질 수 있고 또한 비교기(52)로부터 출력된 일치신호(Sm)는 메모리(12)내 값으로부터 주파수값을 선택하기 위한 제어신호로서 사용될 수 있어서, 선택된 값을 주파수설정 레지스터(1)에 설정한다.
그러한 펄스신호 발생회로에서, CPU(13)가 선택주기(T2)를 변경하도록 함으로써, 발생된 펄스신호의 주파수는 도 15에 도시된 바와 같이 변경될 수 있다. 달리 말하면, 주파수값의 변화(Δf)뿐만 아니라 선택주기(T2)를 적절히 변경시킬 수 있게 된다. 이에 따라서, 주파수값에서 변화의 정도는 제7실시예보다 쉽게 변경될 수 있다. 따라서, 이 펄스신호가 스텝핑모터에 입력되면, 스텝핑모터의 회전속도는 보다 쉽게 제어될 수 있게 된다.
제1 내지 제8실시예에서, (n+1)비트 길이인 주파수설정 레지스터(1)는 2n의 주파수값 또는 이 보다 작은 주파수값을 설정하는데 사용되지만; 그러나, (n+1)비트 길이 이상인 레지스터가 대신에 사용될 수 있다.
제1 내지 제8실시예에서, 가산기(2)는 클럭펄스가 상승할 때마다 주파수값의 가산을 실행하지만; 그러나, 주파수값의 가산은 클럭펄스가 하강될 때마다 실행될 수 있다.
제2 내지 제6실시예에서, 가산-감산회로(7)에 의한 주파수변화값의 가산과 감산은 주파수값을 변경시키거나 또는 주파수값을 고정시키도록 제어된다. 그러나, 예컨대 주파수값이 변경된 후에, 만일 주파수값을 고정시킬 필요가 없다면, 구조는 보다 간단하게 될 수 있다.
제3 내지 제6실시예에서, 가산-감산제어수단(9)은 타이밍신호 레지스터(8b), 타이밍신호 가산회로(8c), 타이밍지시 플립-플롭(8d), 및 제어신호 레지스터(8a)를 포함하지만; 그러나, CPU로 구성될 수 있다.
제6실시예에서, 가산-감산회로(7)에 의한 주파수변화값의 가산과 감산은 가감지시신호의 공급을 이루어지도록 그리고 공급을 중단하도록 함으로써 제어된다. 그러나, 입력값선택 멀티플렉서(10) 또는 피드백제어 멀티플렉서(11)를 제공함으로써 가산-감산회로(7)에서 주파수변화값의 가산과 감산을 제어함으로써 동일한 효과가 획득될 수 있다.
제1 내지 제8실시예에서, 주파수설정 레지스터(1)에 설정될 2n의 주파수값에서, 멱 n은 1보다 작을 수 있다.

Claims (16)

  1. 발진기로부터 클럭신호를 입력받고, 상기 클럭신호의 분주에 의해 발생되는 펄스신호를 출력하는 펄스신호 발생회로에 있어서,
    발생될 펄스신호의 주파수값으로서 2n의 값 또는 이보다 작은 값을 설정하는, 적어도 (n+1)비트 길이의 주파수설정 레지스터(1)와,
    적어도 (n+1)비트 길이의 플립-플롭(3)과 가산기(2)로 이루어지며, 초당 2n+1의 비율로 누적가산동작을 반복하고 상기 플립-플롭(3)에서 (n+1)번째 비트의 값을 가지는 신호를 상기 펄스신호로서 출력하는 누적가산수단(22)을 포함하며,
    상기 누적가산동작은, 상기 가산기(2)에 의해 상기 주파수설정 레지스터(1)에 설정된 값을 상기 플립-플롭(3)에 저장된 값에 가산한 후, 상기 플립-플롭(3)에 의해 가산결과를 저장함으로서 실행되는 것을 특징으로 하는 펄스신호 발생회로.
  2. 제1항에 있어서,
    주파수변화값을 설정시키는 주파수가변 레지스터(6),
    가감산기(7),
    규정된 계산간격으로 상기 주파수설정 레지스터(1)에 설정된 값과 상기 주파수가변 레지스터(6)에 설정된 값을 상기 가감산기(7)로 가산 또는 감산하는 동작을 반복하도록, 상기 주파수설정 레지스터(6)와 상기 가감산기(7)를 제어한 다음, 상기 주파수설정 레지스터(1)에 상기 주파수값으로서 가산 또는 감산의 결과를 재설정하는 가감산제어수단(9)을 포함하는 것을 특징으로 하는 펄스신호 발생회로.
  3. 제2항에 있어서, 상기 가감산제어수단(9)은 상기 계산간격으로 반복되는 상기 동작의 중지 및 작동을 제어하는 수단을 포함하는 것을 특징으로 하는 펄스신호 발생회로.
  4. 제2항에 있어서, 상기 가감산제어수단(9)은
    "0"값과 상기 주파수가변 레지스터(6)에 설정된 값 사이의 값을 선택하기 위해 상기 주파수가변 레지스터(6)와 상기 가감산기(7) 사이에 설치된 멀티플렉서(10)를 포함하고, 상기 멀티플렉서(10)에 의해 선택된 값은 상기 가감산기(7)로 입력되는 것을 특징으로 하는 펄스신호 발생회로.
  5. 제2항에 있어서, 상기 가감산제어수단(9)은
    상기 가감산기(7)의 가산 또는 감산의 결과와 상기 주파수설정 레지스터(1)에 설정된 값 사이의 값을 선택하기 위해 상기 가감산기(7)와 상기 주파수설정 레지스터(1) 사이에 설치된 멀티플렉서(11)를 포함하고, 상기 가감산제어수단(9)은 상기 멀티플렉서(11)에 의해 선택된 값을 상기 주파수설정 레지스터(1)에 재설정하는 것을 특징으로 하는 펄스신호 발생회로.
  6. 제2항에 있어서, 상기 가감산제어수단(9)은 상기 계산간격을 변경할 수 있는 것을 특징으로 하는 펄스신호 발생회로.
  7. 제2항에 있어서, 상기 가감산제어수단(9)은
    상기 계산간격을 설정하기 위한 계산간격 레지스터(50),
    규정된 클럭신호의 펄스를 카운팅하기 위한 카운팅수단(54), 및
    상기 카운팅수단(54)의 카운트값과 상기 계산간격 레지스터(50)에 설정된 값을 비교하여 두 값이 서로 일치하면 일치신호(Sm)를 출력시키는 비교수단(52)을 포함하고,
    상기 가감산제어수단(9)은 상기 가감산기(7)의 가산 또는 감산의 결과를 상기 주파수설정 레지스터(1)에 재설정하고, 상기 일치신호(Sm)가 출력되면 상기 카운팅수단(54)의 카운트값을 초기화시키는 것을 특징으로 하는 펄스신호 발생회로.
  8. 제2항에 있어서, 상기 가감산제어수단(9)은
    상기 가감산기(7)가 실행하는 계산의 유형을 지시하는 값을 지정하여 상기 가감산기(7)에 대한 제어신호로서 상기 값의 신호를 출력시키는 제어 레지스터(8b),
    상기 계산간격을 지시하는 값을 설정하는 타이밍 레지스터(8a), 및
    타이밍 가산기(8c)와 타이밍지시 플립-플롭(8d)을 포함하는 타이밍누적 가산수단(24)을 포함하고,
    상기 타이밍누적 가산수단(24)은 상기 타이밍 가산기(8c)가 상기 타이밍 레지스터(8a)에 설정된 값을 상기 타이밍지시 플립-플롭(8d)에 저장된 값에 가산하도록 한 다음 상기 타이밍지시 플립-플롭(8d)이 가산결과를 입력하여 저장하도록 하는 동작을, 규정된 간격으로 반복하고, 규정된 계산간격으로 상기 주파수설정 레지스터(1)에서 상기 가감산기(7)의 가산 또는 감산의 결과를 재설정하는 제어신호로서, 상기 타이밍지시 플립-플롭(8d)에서 규정된 비트에 대한 캐리신호를 출력하는 것을 특징으로 하는 펄스신호 발생회로.
  9. 제1항에 있어서,
    다수의 주파수값을 저장하는 주파수저장수단(12),
    상기 주파수저장수단(12)에 저장된 상기 다수의 값으로부터 주파수값을 선택하고, 선택 간격으로서 규정된 주기로 상기 주파수설정 레지스터(1)에서 선택된 값을 설정하는 주파수값 선택 제어수단(13)을 포함하는 것을 특징으로 하는 펄스신호 발생회로.
  10. 제9항에 있어서, 상기 주파수선택 제어수단(13)은 상기 선택간격을 변경할 수 있는 것을 특징으로 하는 펄스신호 발생회로.
  11. 제10항에 있어서, 상기 주파수선택 제어수단(13)은
    상기 선택간격을 설정하는 선택간격 레지스터(50),
    규정된 클럭신호의 펄스를 카운팅하는 카운팅수단(54), 및
    상기 카운팅수단(54)의 카운트값과 상기 선택간격 레지스터(54)에 설정된 값을 비교하여, 두 값이 서로 일치하면 일치신호(Sm)를 출력시키는 비교수단(52)을 포함하고,
    상기 주파수선택 제어수단(13)은 상기 주파수저장수단(12)에 저장된 다수의 값에서 주파수값을 선택하고, 상기 주파수설정 레지스터(1)에서 선택된 값을 재설정하고, 상기 일치신호(Sm)가 출력될 때마다 상기 카운팅수단(54)의 상기 카운트값을 0으로 초기화시키는 것을 특징으로 하는 펄스신호 발생회로.
  12. 클럭신호의 분주에 의해 발생되는 펄스신호를 출력하는 펄스신호 발생방법에 있어서,
    주파수설정 레지스터(1)에서 발생될 펄스신호의 주파수값으로서 2n의 값 또는 이보다 작은값을 설정하는 단계,
    초당 2n+1번의 비율로 상기 주파수설정 레지스터(1)에 설정된 값을 누산적으로 가산하는 단계, 및
    상기 누적 가산에 의해 얻어진 누적 가산값에서 (n+1)번째 비트를 가지는 신호를 상기 펄스신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 펄스신호 발생방법.
  13. 제12항에 있어서,
    주파수가변 레지스터(6)에 주파수변화값을 설정하는 단계,
    규정된 계산간격으로 상기 주파수가변 레지스터(6)에 설정된 값을 누산적으로 가산 또는 감산하는 단계, 및
    상기 주파수설정 레지스터(1)에서 상기 계산간격으로 상기 가산 또는 감산의 결과에 의해 얻어진 가산 또는 감산의 누적값을, 상기 주파수값으로서 상기 계산간격으로 재설정하는 단계를 포함하는 것을 특징으로 하는 펄스신호 발생방법.
  14. 제13항에 있어서,
    상기 계산간격으로 실행되는 상기 가산 또는 감산의 동작과 상기 주파수설정 레지스터(1)에 누적값의 설정의 동작을 중단시키는 단계 및
    중단된 동작을 개시시키는 단계를 포함하는 것을 특징으로 하는 펄스신호 발생방법.
  15. 제13항에 있어서, 상기 가산 또는 감산의 동작은
    규정된 타이밍으로 상기 주파수가변 레지스터(6)에 설정된 값과 "0"값 사이에서 스위칭되는 것을 특징으로 하는 펄스신호 발생방법.
  16. 제13항에 있어서, 상기 계산간격으로 상기 주파수설정 레지스터(1)에 재설정되는 값은
    상기 가산 또는 감산의 결과와 규정된 타이밍으로 상기 주파수설정 레지스터(1)에 설정된 값 사이에서 스위칭되는 것을 특징으로 하는 펄스신호 발생방법.
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