KR100270857B1 - Iv족 원소가 도핑된 iii-v족 화합물 반도체를 구비한 p-n 접합 장치 - Google Patents

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Abstract

본 발명은, P 또는 N, 또는, P 및 N 형 영역이 탄소, 게르마늄, 실리콘에서 선택된 양성 IV족 원소가 선택적으로 도핑된 초격자로 형성된 III-V족 화합물 반도체를 포함하는 P-N 접합 장치에 관련된다. 상기 초격자는, 각각 두 층을 포함하는 복수개의 주기를 갖는다. 도전형에 따라, 상기 도전형의 초격자 영역을 형성하는 주기 중의 층들 중 하나만이, 상기 도펀트에 의해 선택적으로 도핑되고, 이들 주기의 다른 층은 도핑되지 않은 채 남는다. 초격자는 분자선 에피택시 기술에 의해 형성되고, 도펀트는 델타 도핑에 의해, 주기의 각 층을 형성하는 단원자층 사이의 중심에 배치된 시트로 하여, 각 층에 도입된다. 각 주기는 화합물 반도체 중의 양 이온 조성비에 대응한 비율로, 두 층 내에 누적된, 5 내지 15 단원자층을 포함한다. 예를 들면 410 내지 450℃의 범위의 낮은 성장 온도에서, 거울과 같은 표면이 얻어진다. 화합물 반도체 Ga0.47In0.53As에 대해, 주기당 8층의 초격자의 GaAs/InAs은 0.47/O.53의 비로 성장한다. 1016cm-3의 자유 캐리어 농도에서, 양성 도펀트로 탄소로써, P형 및 N형에 대해 200 및 2300 cm2/Vs의 캐리어 이동도가 얻어진다.

Description

IV족 원소가 도핑된 III-V족 화합물 반도체를 구비한 P-N 접합 장치
제1도는 InAs 및 GaAs 층의 중심에 선택적으로 δ-도핑된 GaAs/InAs 초자를 포함한 장치의 개략도.
제2도는 제1도에 도시된 초격자의 일부를 도시한 것으로서, P-N 접합부와, 이 P-N 접합부의 대향면에서 각각 상이한 형태의 전도성을 갖는 초격자의 두 주기에 대한 개략도.
제3도 및 제4도는 초격자가 한 형태의 전도성을 갖는 영역을 형성하는 P-N 접합부를 가진 장치의 2가지 형태에 대한 개략도.
제5도는 InP 기판 상의 GaAs/InAs 초격자 P-N 접합부의 전류 전압 특성 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 버퍼층
15 : P-N 접합부 16 : 전도 접촉층
17,18 : 전기적 접점
[발명의 분야]
본 발명은 IV족 원소가 도핑된 III-V족 화합물 반도체를 포함하는 P-N 접합장치에 관한 것이다.
[발명의 배경]
III-V족 화합물 반도체는 레이저, 증폭기, 발광 다이오드 및 광검출기와 같은 고속 전자 및 광전자 반도체 장치에 필요한 물질이다. 이 물질들은 층들이 진성, P형 또는 N형 전도성인 장치에 이용되고 있다. 특히 흥미있는 물질은 (GaIn)As, (AlIn)As, (AlGaIn)As,(GaInP),(AlIn)P 및 (AlGaIn)P 등의 III-V족 화합물 반도체이다. 이들 물질에서, Be, Zn 및 C와 같은 도펀트는 P형 전도성을 얻는데 종종 사용되고, Si, Ge 및 Sn은 N형 전도성을 얻는데 사용된다. 그러나, 보다 높은 도핑 레벨인 1×1019cm-3에서 다수의 도펀트는 확산 및 표면 편석(surface segregate)의 경향이 있어, 상기 도펀트가 III-V족 화합물 반도체로의 잘 조정된(well-controlled) 도입(incorporation)을 방해하는 반면, 탄소는 보상 물질(compensated material)을 형성하는 경향이 있다. 일본 출원 공개 공보 제4-5817호는, 각 주기가, GaAs(8 단층 두께)의 C-도핑층, 비도핑된 In0.3Ga0.7As층(0.7 단층두께), 비도핑된 InAs층(10.6 단층 두께) 및, 비도핑된 In0.3Ga0.7AS층(0.7 단층 두께)을 포함하는, 다중 주기(multiperiod) 초격자에 의해 InP 기판 상에 격자 정합된 Ga0.47In0.53As 구조와 P형 도펀트로 IV족 원소, 특히 탄소를 이용한 것에 대해 기재하고 있다. 상기 GaAs층은 탄소로 균일하게 도핑된다. InAs 영역의 N형 도핑은 종래의 방법을 통해 Si로 얻는다. 그러나, 상기 일본 출원에서는 Ga0.47In0.53As 초격자의 P도핑을 설명하고 있지만, 초격자의 서로 다른 영역에서 P형 및 N형 전도성 모두를 달성하기 위한 양성(amphoteric) 도펀트로 Ga0.47In0.53As의 도핑은 이용되지 않았다. 그러므로, 저 확산 계수 및 3원 합금(ternary alloy)의 상이한 부분 내에서, 반대의 전도 형태를 갖는 단일의, 양성 도펀트를 사용한 III-V족 화합물 반도체 장치에서, P형 또는 N형, 또는 양쪽 모두의 전도성을 형성하는 것이 바람직하다.
[발명의 개요]
본 발명은 P, 또는, N, 또는, P 및 N 영역이 탄소, 게르마늄 및 실리콘에서 선택한 양성 IV족 원소 도펀트로 선택적으로 도핑한 초격자에 의해 형성된 III-V족 화합물 반도체를 구비한 P-N 접합 장치를 실현할 수 있다. 초격자는, 각각이 두 층을 포함하는 다수의 주기(periods)를 포함한다. 전도 형태에 따라, 상기 전도성 형태의 초격자 영역을 형성하는 주기 내의 단지 한 층만이 상기 도펀트를 갖추고 선택적으로 도핑되며, 이들 주기 내에서 다른 층은 도핑되지 않은 채로 남는다. 초격자는 분자 빔 에피택시(Molecular Beam Epitaxy) 기술로 형성되며, 도펀트는 각 주기층을 형성하는 단층 사이에 증착된 시트(sheet)로서 델타-도핑(8-doping)에 의해 각 층에 도입된다. 각 주기는 화합물 반도체 내의 양이온 구성비에 대응하는 수치비로 두 층 내에 증착된 5 내지 15의 단층을 포함한다. 저 성장 온도, 예컨대 410 내지 450℃의 범위는 거울과 같은(mirror-like) 면이 되게 한다. 화합물 반도체 Ga0.47In0.53AS에서, 주기 당 8 단층을 갖는 GaAs/InAs 순서의 초격자는 0.47/0.53의 비로 성장한다. 1016cm-3의 자유 캐리어(free carrier) 농도에서, P형 및 N형에서 200 및 2300 cm2/Vs의 캐리어 이동도는 양성 도펀트로 탄소를 사용해서 얻는다.
[상세한 설명]
제1도 및 제2도는 III-V족 반도체 장치의 전형적인-실시예를 도시하고 있다. 명확하게 하기 위해, 장치의 소자는 일정한 비율로 도시되지 않았다. 장치(10)는, 기판(11)과, 버퍼층(12)과, P형(또는 N형) 전도성이 있는 영역(13)과, N형(또는 P형) 전도성이 있는 영역(14)과, 상기 영역(13, 14)이 형성한 P-N(또는 N-P) 접합(15)과, 전도 접촉층(16)과, 상기 기판에 대한 전기적 접점(17, 18)으로 구성된 반도체 구조를 갖는다. 상기 장치에서, P-N 접합(15)은, 도핑된 영역(13, 14)의 P형(또는 N형) 및 N형(또는 P형) 전도성을 형성하는 다수의 주기(20)를 포함한 초격자 구조(19)로 형성된다. 각 주기(20)는 하나의 2원(binary) 반도체(예를 들어, InAs(또는 InP)) 층(21)과 다른 2원 반도체(예를 들어, GaAs 또는 AlAs 또는(AlGa)As [또는 각각, GaP, 또는 AlP, 또는(AlGa)P]) 층(22)으로 구성된다. 각 주기에서, 상기 층은 각각 다수의 단층을 포함한다. 각 주기에서, 하나의 반도체의 일정 수의 단층(예를 들어, InAs)이 한 층(예를 들어, 층(21)이 되고, 다른 어떤 수의 반도체의 단층(예를 들어, GaAs, AlAs 또는 AlGaAs)이 다른 층(예를 들어, 층(22))이 된다. 각 주기의 상기 두 층에서 상기 단층들은 격자 결합된 3원 또는 4원 III-V족 화합물 반도체 내의 각 2원 반도체의 양이온 구성비와 실질적으로 동일한 수치의 비로 존재한다. 변형층도 또한 동일한 방법으로 성장된다.
탄소(C)는 AlAs 및 GaAs 내에서 작은 이온화 에너지와, 높은 고체 용해성(solid solubility) 및 극도로 낮은 확산을 갖는 III-V족 화합물 반도체 내의 양성 도펀트 물질로 인식되어 왔다. III-V족 화합물 반도체 내의 탄소 확산도(carbon diffusivity)는 Be 또는 Zn과 같은 다른 통상적인 도펀트보다 낮다. 탄소는 P형 도펀트로써 GaAs 또는 AlAs 내에 적합하고, N형 도펀트로써 InAs 내에 적합하며, GaxIn1-xAs 합금으로 강한 양성이 되며(여기서, x = 0.47±0.05), 보상 물질이 된다. 탄소의 양성 성질 때문에, 상기 물질 내에서 C를 이용하여 양호한 도핑 특성을 이룰 수 없다. 그러나, 본 발명에 따르면, 상기 합금의 P형 또는 N형 도핑 중 하나에만 도핑 소스로 탄소를 사용하는 것이 가능하다.
특정 실시예에서, P-N 접합은 P형 영역 및 N형 영역에 대해(GaAs)3.76/(InAs)4.24초격자를 사용함으로써 성장된다. 상기 장치는 N+-InP 기판(11), Si-도핑된 N+형 Ga0.47In0.53As 버퍼층(12), C-도핑된(2×1016cm-3) N형 초격자 영역(13), C-도핑된(2×1016cm-3) P형 초격자 영역(14) 및 P+형 Ga0.47In0.53As 접촉층(16)을 포함한다. 25초동안 380℃로 어닐링되는 환상의(circular) AuBe(φ=500㎛) 메탈라이제이션(metalization)은 상부의 저항 접점(17)으로 사용된다. 기판(11)에 대해 합금된 In의 메탈라이제이션(18)으로 상기 장치가 완성된다.
상기 장치는 MBE 기술에 의해 InP 기판 상에 초격자(19)를 성장시킴으로써 생성된다. 단층들은, 한 화합물(예를 들어, GaAs) 단층의 제1의 복수층과, 이어서, 다른 화합물(예를 들어, GaAs) 단층의 제2의 복수층을 증착하는 소정의 차례로, MBE 성장되는데, 상기 두 단층의 복수층들은 각각 층(21)과 층(22)을 구성하고, 다시 초격자 주기(20)를 구성한다. 상기 초격자는 10 내지 500 이상, 양호하게는 100 내지 300 주기를 포함한다. 도펀트로서 탄소는, 초격자 영역의 소정의 전도성 형태(P 또는 N)에 따라, 각 주기 내의 한 층(예를 들어, (21))의 중심에, 또는 다른 한 층(예를 들어,(22))의 중심에 주입된다(introduced). 탄소가, 한 2원 구성의 중앙 단층들 사이의 도펀트 시트(sheet)로 주입되면 하나의 전도성 유형이 되고, 다른 한 2원 구성의 중앙 단층들 사이에 주입되면 반대 유형의 전도성이 된다. 주의할 점은, 상기 주기의 2원 구성(예를 들어, InAs 및 GaAs)의 두 층, 또는 다른 2원 구성(예를 들어, GaAs 또는 InAs)의 탄소가 도핑된 단층에 접하거나 인접한 한 2원 구성(예를 들어, InAs 또는 GaAs)의 단층으로의 탄소의 주입을 피해야한다는 것이다. 그 경우, 탄소 증착에 의해 상기 두 2원 구성의 상기 인접층으로 구성된 3원 구성의 보상 영역이 생긴다.
P형 또는 N형 전도성을 얻기 위해, 탄소 대신에 IV족 원소의 다른 양성 도펀트인 Ge 또는 Si가 사용된다. 탄소를 사용하는데 주의할 점은, 상기 인접한 도핑되지 않은 층으로의 도펀트의 확산을 피하기 위해, 각 층들(예를 들어, GaAs 및 InAs)의 경계 내에 도펀트 시트 웰(sheets well)을 유지해야 한다는 것이다. 이로써, 분리된 전도 유형을 확보하고, 화합물 반도체 물질의 보상(compensation)을 억제한다.
각 주기는, 3원 또는 4원 혼합물(예를 들어, GaxIn1-zAs, 여기서 x=0.47±0.05)을 형성하는 두 화합물 반도체(예를 들어, GaAs 및 InAs)의 5 내지 15 단층을 포함한다. 각 주기 내의 단층들은 3원 혼합물 내의 양이온 구성비에 대응하는 수치비로 존재한다. 기판 상에 MBE에 의해 성장된 단층들은, 410 내지 450℃ 범위의 온도에서 유지된다. 상기 온도는 편평한 거울 같은 면이 생기도록 선택된다. 상기 양이온 구성비는 에피택셜(epitaxial) 층이 격자 결합되도록 선택된다. 그러므로, 상기 에피택셜층의 평균 구성은, 상기 에피택셜층의 격자가 상기 초격자가 성장된 기판의 격자와 일치하는 값을 갖는다.
Ga0.47In0.53As 구성의 특정 실시예에서, 각 주기(20)는, 3.76 단층의 GaAs와 4.26 단층의 InAs 즉, 0.47 대 0.53의 비율로 배치된 8개의 단층들로 구성되어 있다. InAs 층 내에 탄소 도펀트 시트(23)로 탄소를 주입하고, 비도핑된 물질로 GaAs를 보존하면, 제1도 및 제2도에 도시된 N형 전도성의 Ga0.47In0.53As 영역(13)이 된다. GaAs층 내에만 탄소 도펀트 시트(23)로 탄소를 주입하면, 제1도 및 제2도에 도시된 P형 전도성의 Ga0.47In0.53As 영역(14)이 된다.
상기 에피택셜 층은 N+형(S-도핑)(100)-지향성 InP 기판 상에 MBE에 의해 장되지만, 그 층들은 반 절연(Fe-도핑)(100)-지향성 InP 기판 또는 P+형(Zn-도핑)(100)-지향성 기판 상에서도 성장된다. 성장 시스템은 Intevac Gen II 시스템이다. Ga0.47In0.53As 에 대한 성장 속도는 1.0㎛/hr 이며, 두 구성물 GaAs 및 InAs에 대해서는 각각 약 0.5㎛/hr 이다. 성장 속도 및 합금 혼합물은, 반사 고에너지 전자 회절(reflection high-energy electron diffraction, RHEED) 발진을 사용함으로써 측정된다. 상기 기술된 에피택셜층은 상기 InP 기판에 대해 격자 결합된 m/n =0.47/0.53 인(GaAs)m/(InAs)n초격자 배열이다. 상기 초격자의 주기는, 3.76 및 4.24단층을 각각 포함한 GaAs 및 InAs 층(22 및 21)의 8 분자층이다. 상기 InAs의 적절한 승화 온도(435℃)에 가까운 430℃에서의 에피택셜 성장으로 인해 거울과 같은 에피택셜층 표면이 된다. 성장 온도가 높아질수록, 초격자의 표면 형태는 점점 거칠게 된다. 표면 거침성(surface roughness)은 광학적 위상-콘트라스트(Nomarski)현미경에 의해 평가된다. 거침성은 대부분 초격자 물질 시스템에 내재한 스트레인(strain)과 상당히 관련된다. 상기 시스템이 거시적으로는 격자 결합되어 있지만, 미시적으로는 각 2원 층내의 미시적 스트레인은 층마다의 성장에 대해 3차원의 섬(island) 모양으로 성장된다. 이 스트레인의 효과는 성장 온도가 낮으면 감소된다.
상기 에피택셜층은 InAs 및 GaAs 층 중심에서 δ-도핑되며, 초격자 영역의 소정의 전도 유형에 좌우된다. 상기 C 불순물은, V족(As) 셔터(shutter)가 열려있는 동안 각각의(In 또는 Ga) 유출(effusion) 전자의 III족 셔터를 닫음으로써 이루어지는 성장 방해 동안 반도체 표면상에 증착된다. 그러므로, As-안정화 표면의 재구성은 δ-도핑 과정 동안에 유지된다. 상기 방해는 GaAs 및 InAs 층 각각의 중심에서 발생한다. 그것은 InAs(21) 또는 GaAs(22)층 각각 내에 인접한 C 도펀트를 유지하기 위하여 δ 함수 유형의 도핑 분포(profiles)를 위한 것이다.
에피택셜층은 홀(Hall) 측정을 사용함으로써 실온에서 평가된다. 자유 캐리어 농도인 전도 형태와 홀 이동성은 반데르 포우(van der Pauw) 기하학을 사용함으로써 결정된다. 균일하게 도핑된 GaAs층 상의 홀 측정은 C 유출 전지의 자속(flux)을 측정하는데 사용된다. 제2이온화 매스 스펙트로스코피(Secondary Ionization Mass Spectroscopy, SIMS)도 상기 GaAs 층 내의 농도를 검사하는데 사용된다. 상기 홀 및 SIMS는 20% 내이다.
바람직한 실시예에서, 상기 에피택셜층은 256 주기와 256×8×2.94Å = 0.6㎛인 전체 층 두께를 갖는(GaAs)3.76(InAs)4.24초격자를 형성한다. 에피택셜층(예를 들면, 영역(13)인 하나의 예에서, 상기 InAs 층은 중앙이 C로 δ-도핑되고, 상기 GaAs 층은, N형 전도 영역(13)을 형성하는 제2도에 도시한 바와 같이, 비도핑된다. 다른 층(예를 들어, 영역(14))의 예에서, 상기 GaAs 층은 중심에서 C로 δ-도핑되고, 상기 InAs 층은, P형 전도 영역(14)을 형성하는 제2도에 도시한 바와 같이, 비도핑된다. 상기 초격자는, P형 전도 영역(14)이 인접 기판(11)에서 성장되고, N형 전도 영역(13)이 P형 전도 영역에 이어서 성장되는 반대 방법으로 성장시킬 수도 있다.
상기 에피택셜층의 실온 홀 측정으로 InAs 층 및 GaAs 층의 C 도핑이 각각 형 및 P형 전도성임을 알게된다. 이것은 단지 하나의 불순물 원소만이 반도체 내의 두 전도 유형을 이루기 위해 짧은 주기의 초격자에서 사용된다는 것을 설명해준다. 얇은 GaAs 및 InAs 층 내의 C 시트 밀도는, 4×109cm-2과 1×1012cm-2사이에 변하는데, 이것은 각각 1.7×1016cm-3내지 4.2×1018cm-3의 3차원 농도로 변한다.
2×1016cm-3만큼 높은 자유 전자 농도는 상기 초격자의 InAs 층의 C의 δ-도핑에 의해 이루어진다. 상기 농도에서의 홀 전자 이동성은 2300cm2/Vs이다. 상기 전자 이동성은 Si-도핑 3원 합금 Ga0.47In0.53As 내의 이동성 보다 다소 낮은데, 이것은 상기 초격자 구조 또는 C 억셉터 보상에 의한 부가적 산란을 나타낸다. Ga0.47In0.53As 내의 잔여 백그라운드 불순물 농도가 n≒1×1015cm-3이 된다는 것에 유의해야 한다.
N형 Ga0.47In0.53As:C 초격자의 실현은, C 불순물이 많이 재분포하지 않는다는 것을 나타낸다. 상기 초격자의 InAs 층은 약 4개의 단층, 즉, 12Å 두께이다. N형 전도성을 얻기 위하여, C 불순물은 얇은 InAs 층 내에 남아 있어야 한다. 그러므로, C 불순물은 에피택셜 성장 과정 동안 6Å 이상으로 확산 또는 이동하지 않는다.
초격자의 GaAs층의 선택적 δ-도핑은 Ga0.47In0.53As 초격자의 P형 전도성을 초래한다. 상기 홀(hole) 농도는 1015내지 1015cm-3범위 내로 제어된다. 최고의 자유 홀 농도(highest free hole concentration)는 GaAs층의 선택적인 C δ-도핑이 3×1018cm-3이고, 대응하는 40 cm2/Vs의 홀 이동도에 의해 이루어진다. 1×1016cm-3인 보다 낮은 홀 농도에서, 홀 이동도는 200cm2/Vs로 증가된다. 상기 홀 이동도에 대한 값은, 동일한 도핑 농도를 갖는 Be 도핑 Ga0.47In0.53As에 상당한다. Be 도핑 및 C 도핑 Ga0.47In0.53As사이의 비교는, 선택적으로 C 도핑된 Ga0.47In0.53As 초격자 내의 자동 보상이 작다는 것을 나타낸다.
P-N 접합의 전류-전압 특성은 휴렛 패커드 4145B 패러미터 분석기를 사용하여 평가된다. 상기 목적을 위해, 샘플은 P-N 접합 평면 보다 낮은 깊이로 메사-에칭(mesa-etched)된다. 500㎛ 지름 다이오드의 전류-전압(IV) 특성이 제5도에 도시되어 있다. 그 특성은 0.4V에서 비교적 평활한 턴온 전압으로 정류된다. 반대 방향에서 전류는, 초격자 내에서의 점 결함(point defects) 또는 표면 효과(surface effects)에 의한 저항 누설을 나타내는 전압에 선형적으로 의존한다.
본 발명은 InP 기판에 결합된 탄소 도핑된 Ga0.47In0.53As 격자를 참고로 기술되었다. GaAs 기판에 결합된 Ga0.515In0.485P 격자를 사용한 P-N 접합도 동일한 방법으로 생성될 수 있다. 이 경우, GaP 층(22)과 InP 층(21) 각각의 단층의 수는 0.515:0.485의 비로 증착된다. 또한, C 도핑으로 생성된 P-N 접합 대신에, 단지 한 영역만이 P형 또는 N형 전도성인 GaAs 및 InAs(또는 GaP 및 InP) P-N 접합이, 예를 들어 제3도 및 제4도에 도시된 바와 같이, 본 발명에 따른 초격자로 생성될 수 있다. 다른 영역(예를 들어, 제3도의 (14), 제4도의 (13))은 통상적인 도펀트로 생성된다. 더욱이, 양성 도펀트로서의 C가 Ge 또는 Si로 대체될 수 있다. 상기 도펀트는 III-V족 반도체에서 보다 높은 확산 계수를 가지기 때문에, Ge 또는 Si가 P형 또는 N형 도펀트 보다는 보상 도펀트로 작용할 가능성을 없애기 위해, 각 층의 단층들 사이에 상기 도펀트의 시트를 위치시킨다는 점에 유의해야 한다.
부가적 장점 및 변형은 본 발명에 숙련된 당업자에게 쉽게 이루어질 수 있다. 그러므로, 보다 넓은 의미에서 볼 때, 본 발명의 장치는 상기 특정 설명에 국한되지 않는다. 따라서, 첨부된 청구범위에서 정의된 본 발명의 사상 또는 범주를 벗어나지 않는 다양한 변형이 가능하다.

Claims (28)

  1. 복수개의 III-V족 화합물 반도체 층을 포함하는 반도체 구조물과 상기 구조물에 부착된 전극을 포함하는 P-N 접합 장치에 있어서, 상기 구조물은, 아래에서 위로의 순서로, 기판과, 버퍼층과, P-N 접속부를 구비한 초격자와, 전도 접촉층을 포함하며, 상기 초격자는 복수개의 주기를 포함하며, 각 주기는 두 층을 포함하여 두 개의 영역을 형성하는 그룹으로 배치되어 있으며, 상기 두 개의 영역들 중 한 영역에서, 각 주기내의 한 층만이 상기 한 영역이 한 유형의 전도성을 갖도록 하는 불순물로 도핑되고, 상기 두 영역들 중 다른 영역에서는, 각 주기 내의 다른 한 층 만이 상기 다른 영역이 반대 유형의 전도성을 갖도록 하는 불순물로 도핑되며, 상기 도펀트는 탄소, 게르마늄 및 실리콘으로 구성된 그룹으로부터 선택된 양성 도펀트(amphoteric dopant)이며, 상기 도펀트는, 상기 한 영역을 형성하는 각 주기중 상기 한 층의 중심과, 상기 다른 영역을 형성하는 각 주기 중 상기 다른 층의 중심으로, 선택적으로 δ-도핑됨으로써 주입되는 P-N 접합 장치.
  2. 제1항에 있어서, 상기 각 주기는 상기 화합물 반도체 내의 양이온 구성비(cation composition ratio)에 대응하는 수치비의 5 내지 15 범위의 복수개의 단층을 포함하는 P-N 접합 장치.
  3. 제1항에 있어서, 상기 도펀트는 탄소를 포함하는 P-N 접합 장치.
  4. 제1항에 있어서, 상기 화합물 반도체는 GaxIn1-xAs, (GaAl)xIn1-xAs 및 AlxIn1-xAs로 구성된 그으로부터 선택되며, x는 0.47±0.05인 P-N 접합 장치.
  5. 제1항에 있어서, 상기 기판은 InP를 포함하고, 상기 화합물 반도체는 Ga0.47In0.53As를 포함하는 P-N 접합 장치.
  6. 제5항에 있어서, 상기 각 주기는 8개의 단층(monolayer)을 포함하는 P-N 접합 장치.
  7. 제5항에 있어서, GaAs 및 InAs 단층들은 각각 3.76 내지 4.26의 비율로 존재하는 P-N 접합 장치.
  8. 제5항에 있어서, 상기 각 층에 1×1016/cm3내지 5×1018/cm3의 농도로 탄소가 포함되는 P-N 접합 장치.
  9. 제1항에 있어서, 상기 초격자는 10 내지 500의 상기 주기를 포함하는 P-N 접합 장치.
  10. 제9항에 있어서, 상기 초격자는 100 내지 300의 상기 주기를 포함하는 P-N 접합 장치.
  11. 제1항에 있어서, 상기 화합물 반도체는 GayIn1-yP, (GaAl)yIn1-yP 및 AlyIn1-nP로 구성된 그룹으 로부터 선택되며, y는 0.515±0.05인 P-N 접합 장치.
  12. 제11항에 있어서, 상기 기판은 GaAs를 포함하고, 상기 화합물 반도체는 Ga0.515In0.485P를 포함하는 P-N 접합 장치.
  13. 제1항에 있어서, 상기 단층 및 상기 양성 도펀트는 MBE에 의해 증착되는 P-N 접합 장치.
  14. 복수개의 III-V 족 화합물 반도체 층을 포함하는 반도체 구조물과 상기 구조물에 부착된 전극을 포함하는 P-N 접합 장치에 있어서, 상기 구조물은, 아래에서 위로의 순서로, 기판과, 버퍼층과, 제1전도형을 갖는 영역과, 제2전도형을 갖는 영역과, 전도 접촉층을 포함하며, 상기 영역들 중 하나의 영역은 복수개의 주기를 포함하는 초격자이며, 상기 각 주기는 두 개의 층을 포함하며, 각 주기에서 한 층은, 한 영역이 다른 영역의 전도성 유형과 반대인 전도성 유형을 갖도록 하는 불순물로 도핑되며, 상기 도펀트는 탄소, 게르마늄 및 실리콘으로 구성된 그룹으로부터 선택된 양성 도펀트를 포함하며, 상기 도펀트는 각 주기 내의 한 층의 중심으로 δ-도핑에 의해 선택적으로 주입되는 P-N 접합 장치.
  15. 제14항에 있어서, 상기 각 주기는 상기 화합물 반도체 내의 양이온 구성비에 대응하는 수치비의 5 내지 15 범위의 복수개의 단층을 포함하는 P-N 접합 장치.
  16. 제14항에 있어서, 상기 도펀트는 탄소를 포함하는 P-N 접합장치.
  17. 제14항에 있어서, 상기 화합물 반도체는 GaxIn1-xAs, (GaAl)xIn1-xAs 및 AlxIn1-xAs로 구성된 그으로부터 선택되며, x는 0.47±0.05인 P-N 접합 장치.
  18. 제14항에 있어서, 상기 기판은 InP를 포함하고, 상기 화합물 반도체는 Ga0.47In0.53As를 포함하는 P-N 접합 장치.
  19. 제18항에 있어서, 상기 각 주기는 8개의 단층을 포함하는 P-N 접합 장치.
  20. 제18항에 있어서, 상기 제1화합물은 3.76 대 4.24의 비율로 각각 존재하는 GaAs 및 InAs 단층들을 포함하는 P-N 접합 장치.
  21. 제18항에 있어서, 상기 각 층에 1×1016/cm3내지 5×1018/cm3의 농도로 탄소가 포함되는 P-N 접합 장치.
  22. 제14항에 있어서, 상기 기판은 GaAs를 포함하고, 상기 화합물 반도체는 Ga5.15In48.5P를 포함하는 P-N 접합 장치.
  23. 제14항에 있어서, 상기 초격자는 10 내지 500의 상기 주기들을 포함하는 P-N 접합 장치.
  24. 제23항에 있어서, 상기 초격자는 100 내지 300의 상기 주기들을 포함하는 P-N 접합 장치.
  25. 제14항에 있어서, 상기 화합물 반도체는 GayIn1-yP, (GaAl)yIn1-yP 및 AlyIn1-yP로 구성된 그룹으로부터 선택되며, y = 0.515 ± 0.05인 P-N 접합 장치.
  26. 제25항에 있어서, 상기 화합물 반도체는 GayIn1-yP, (GaAl)yIn1-yP 및 AlyIn1-yP로 구성된 그룹 로부터 선택되며, y는 0.515±0.05인 P-N 접합 장치.
  27. 제14항에 있어서, 상기 단층과 상기 양성 도펀트는 MBE에 의해 증착되는 P-N 접합 장치.
  28. P-N 접합 장치에 있어서, 복수개의 III-V족 화합물 반도체를 포함하는 반도체 구조물 및 상기 구조물에 부착된 전극으로서, 상기 구조물은 P-N 접합부를 구비한 초격자를 포함하는, 상기 반도체 구조물 및 전극과, 기판과, 버퍼층과, P-N 접합부를 구비한 초격자와, 전도 접촉층을 포함하며, 상기 초격자는 복수개의 주기를 포함하며, 각 주기는 두 층을 포함하여 두개의 영역을 형성하는 그룹으로 배치되어 있으며, 상기 두 개의 영역들 중 한 영역에서, 각 주기내의 한 층 만이 상기 한 영역이 한 유형의 전도성을 갖도록하는 불순물로 도핑되고, 상기 두 영역 중 다른 영역에서, 각 주기 내의 다른 한 층 만이 상기 다른 영역이 반대 유형의 전도성을 갖도록하는 불순물로 도핑되며, 상기 도펀트는 탄소, 게르마늄 및 실리콘으로 구성된 그룹으로부터 선택된 양성 도펀트이며, 상기 도펀트는, 상기 한 영역을 형성하는 각 주기중 한 층의 중심과, 상기 다른 영역을 형성하는 각 주기중 다른 층의 중심으로, 선택적으로 δ-도핑됨으로써 주입되는 P-N 접합 장치.
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