KR100270210B1 - DRAM cell capacitor and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 DRAM 셀 커패시터(Dynamic Random Access Memory cell capacitor) 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 스토리지 전극(storage electrode) 형성 공정을 단순화시키고, 스토리지 전극의 표면적을 증가시키는 DRAM 셀 커패시터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic random access memory cell capacitor and a method of manufacturing the same. More specifically, the present invention relates to a DRAM cell capacitor that simplifies the storage electrode forming process and increases the surface area of the storage electrode. It relates to a manufacturing method thereof.
종래 1G DRAM까지는 커패시터 유전막(dielectric layer)으로서 Ta2O5가 사용되었으나, 0.30㎛ 피치(pitch) 이하를 갖는 4G DRAM을 제조하는데 있어서, Ta2O5를 커패시터 유전막으로 사용하여 원하는 커패시터 용량(capacitance)을 갖는 커패시터를 형성하기 어렵다.Conventionally, Ta 2 O 5 has been used as a capacitor dielectric layer up to 1G DRAM, but in manufacturing a 4G DRAM having a pitch of 0.30 μm or less, using Ta 2 O 5 as a capacitor dielectric layer, a desired capacitor capacity is obtained. It is difficult to form a capacitor having
이에 따라, 커패시터 유전막으로 Ba(Sr, Ti)O[BST]의 적용 가능성을 테스트하고 있으나, 아직까지 BST의 적용을 위한 공정이 개발 단계에 있을 뿐이다.Accordingly, the applicability of Ba (Sr, Ti) O [BST] as a capacitor dielectric film is being tested, but the process for applying BST is still in the development stage.
한편, 커패시터 용량을 증가시키기 위한 스토리지 전극 구조로서, 실린더형(cylinder type)과 단순 박스형(simple box type)이 사용되고 있다. 상기 실린더형은 피치가 점점 작아짐에 따라 그 패터닝(patterning)이 어렵다. 또한, 상기 단순 박스형도 패터닝에 문제가 있을 뿐아니라, 충분한 스토리지 전극 표면적을 얻을 수 없는 문제점을 갖는다.Meanwhile, as a storage electrode structure for increasing the capacitor capacity, a cylinder type and a simple box type are used. The cylindrical pattern is difficult to pattern as the pitch becomes smaller. In addition, the simple box type has problems not only in patterning but also in that a sufficient storage electrode surface area cannot be obtained.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 스토리지 전극의 패터닝 공정을 쉽게 할 수 있는 DRAM 셀 커패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a DRAM cell capacitor and a method of manufacturing the same, which can facilitate the patterning process of the storage electrode.
본 발명의 다른 목적은 단순 박스형의 스토리지 전극의 표면적을 증가시킬 수 있고, 이로써 커패시터 용량을 증가시킬 수 있는 DRAM 셀 커패시터 및 그의 제조 방법을 제공함에 있다.Another object of the present invention is to provide a DRAM cell capacitor and a method of manufacturing the same, which can increase the surface area of a simple box-type storage electrode, thereby increasing the capacitor capacity.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인의 연장 방향으로 절취한 단면도;1A to 1G are sequential flowcharts showing processes of a method of manufacturing a DRAM cell capacitor according to an embodiment of the present invention, which are cut in the extending direction of the bit line;
도 2a 내지 도 2g는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인의 연장 방향으로 절취한 단면도;2A to 2G are sequential flowcharts illustrating processes of a method of manufacturing a DRAM cell capacitor according to an exemplary embodiment of the present invention, which are cut in the extending direction of a word line;
도 3은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 폴리 패턴 형성 후의 평면도;3 is a plan view after poly pattern formation of a DRAM cell capacitor according to an embodiment of the present invention;
도 4는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제 1 오프닝 형성 후의 평면도;4 is a plan view after forming a first opening of a DRAM cell capacitor according to an embodiment of the present invention;
도 5는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 폴리 스페이서 형성 후의 평면도;5 is a plan view after poly spacer formation of a DRAM cell capacitor according to an embodiment of the present invention;
도 6은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제 2 폴리 막대 형성 후의 평면도;6 is a plan view after formation of a second poly rod of a DRAM cell capacitor according to an embodiment of the present invention;
도 7은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 구조를 개략적으로 보여주는 입체도.7 is a three-dimensional view schematically showing the structure of a DRAM cell capacitor according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 반도체 기판 12 : 소자격리막10 semiconductor substrate 12 device isolation film
14 : 게이트 전극 15, 18, 20, 28 : 산화막14 gate electrode 15, 18, 20, 28 oxide film
16 : 스토리지 전극 패드 19 : 비트 라인16: storage electrode pad 19: bit line
22 : 실리콘 질화막 24a : 폴리 패턴22 silicon nitride film 24a poly pattern
26, 31, 40 : 포토레지스트 패턴 30 : 폴리 마스크층26, 31, 40: photoresist pattern 30: poly mask layer
32 : 제 1 오프닝 34 : 폴리 스페이서32: first opening 34: poly spacer
36 : 제 2 오프닝 38 : 제 1 폴리 막대36: 2nd opening 38: 1st poly rod
42 : 제 3 오프닝 44 : 제 2 폴리 막대42: Third Opening 44: Second Poly Rod
46 : 스토리지 전극46: storage electrode
(구성)(Configuration)
상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 커패시터의 제조 방법은, 소오스/드레인 영역 및 게이트 전극을 갖는 반도체 기판 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드들을 형성하는 단계; 상기 스토리지 전극 패드들을 포함하여 반도체 기판 상에 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 상에 상기 스토리지 전극 패드들 중 하나와 오버랩 되고, 이 하나의 스토리지 전극 패드의 일측 방향으로 어느 정도 연장되도록 도전층 패턴을 형성하는 단계; 상기 도전층 패턴을 포함하여 제 1 절연층 상에 제 2 절연층 및 상기 제 2 절연층과 식각 선택비를 갖는 제 1 물질층을 차례로 형성하는 단계; 상기 스토리지 전극 패드 상부의 제 1 절연층의 상부 표면이 노출될 때까지 상기 제 1 물질층, 제 2 절연층, 그리고 도전층 패턴을 차례로 식각 하여 적어도 하나의 제 1 오프닝을 형성하는 단계; 상기 제 1 오프닝의 양측벽에 도전층 스페이서를 형성하는 단계; 상기 도전층 스페이서 및 제 1 물질층을 식각 마스크로 사용하여 스토리지 전극 패드의 상부 표면이 노출될 때까지 제 1 절연층을 식각 하여 적어도 하나의 제 2 오프닝을 형성하는 단계; 상기 제 2 오프닝 및 제 1 오프닝을 도전층으로 채워서 적어도 하나의 제 1 도전 막대(conductive pole)를 형성하는 단계; 상기 제 2 절연층의 상부 표면이 노출될 때까지 상기 도전층 및 제 1 물질층을 평탄화 식각 하여 상기 제 1 도전 막대들을 서로 격리시키는 단계; 상기 제 1 도전 막대의 일측으로부터 어느 정도 거리를 갖는 영역의 제 2 절연층을 식각 하되, 상기 도전층 패턴의 일부 및 제 1 절연층의 표면이 노출될 때까지 식각 하여 제 3 오프닝을 형성하는 단계; 및 상기 제 3 오프닝을 상기 제 1 도전 막대와 동일한 물질로 채워서 상기 도전층 패턴에 의해 상기 제 1 도전 막대와 전기적으로 연결되는 제 2 도전 막대를 형성하는 단계를 포함하고, 상기 제 1 도전 막대, 제 2 도전 막대, 그리고 도전층 패턴에 의한 스토리지 전극을 형성한다.According to the present invention for achieving the above object, a method of manufacturing a DRAM cell capacitor, the step of forming the storage electrode pads to be electrically connected to the source / drain region on a semiconductor substrate having a source / drain region and a gate electrode ; Forming a first insulating layer on the semiconductor substrate including the storage electrode pads; Forming a conductive layer pattern on the first insulating layer, the conductive layer pattern overlapping one of the storage electrode pads and extending to one side of the one storage electrode pad; Sequentially forming a second insulating layer and a first material layer having an etch selectivity with the second insulating layer on the first insulating layer including the conductive layer pattern; Forming at least one first opening by sequentially etching the first material layer, the second insulating layer, and the conductive layer pattern until the upper surface of the first insulating layer on the storage electrode pad is exposed; Forming conductive layer spacers on both sidewalls of the first opening; Using the conductive layer spacer and the first material layer as an etch mask to etch the first insulating layer until the top surface of the storage electrode pad is exposed to form at least one second opening; Filling the second opening and the first opening with a conductive layer to form at least one first conductive pole; Planarizing etching the conductive layer and the first material layer to isolate the first conductive bars from each other until the upper surface of the second insulating layer is exposed; Etching a second insulating layer in a region having a distance from one side of the first conductive bar, and etching a portion of the conductive layer pattern and the surface of the first insulating layer to form a third opening; ; And filling the third opening with the same material as the first conductive rod to form a second conductive rod electrically connected to the first conductive rod by the conductive layer pattern. The second conductive bar and the storage electrode by the conductive layer pattern are formed.
이 방법의 바람직한 실시예에 있어서, 상기 DRAM 셀 커패시터의 제조 방법은, 상기 도전층 패턴 형성 전에 제 1 절연층 상에 상기 제 2 절연층과 식각 선택비를 갖는 제 2 물질층을 형성하는 단계를 더 포함할 수 있고, 이 제 2 물질층은 상기 제 3 오프닝 형성시 식각 정지층 역할을 한다.In a preferred embodiment of the method, the method of manufacturing the DRAM cell capacitor may include forming a second material layer having an etch selectivity with the second insulating layer on the first insulating layer before forming the conductive layer pattern. The second material layer may serve as an etch stop layer when the third opening is formed.
상술한 목적을 달성하기 위한 본 발명에 의하면, DRAM 셀 커패시터는, 소오스/드레인 영역 및 게이트 전극을 갖는 반도체 기판 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 형성된 스토리지 전극 패드들; 상기 스토리지 전극 패드들을 포함하여 반도체 기판 상에 형성된 절연층; 및 상기 절연층 상에 막대 형태로 형성되어 있되, 절연층을 뚫고 상기 스토리지 전극 패드와 전기적으로 접속되도록 형성되어 있는 제 1 도전 막대와, 상기 제 1 도전 막대의 적어도 일측의 절연층 상에 형성되어 있는 적어도 하나의 제 2 도전 막대와, 상기 제 1 도전 막대와 제 2 도전 막대를 전기적으로 연결하도록 절연층 상에 형성된 적어도 하나의 도전층 패턴을 갖는 적어도 하나의 스토리지 전극을 포함한다.According to the present invention for achieving the above object, a DRAM cell capacitor includes: storage electrode pads formed to be electrically connected to the source / drain region on a semiconductor substrate having a source / drain region and a gate electrode; An insulating layer formed on the semiconductor substrate including the storage electrode pads; And a rod shape formed on the insulating layer, the first conductive rod being formed to penetrate the insulating layer and electrically connected to the storage electrode pad, and formed on the insulating layer on at least one side of the first conductive rod. At least one storage electrode having at least one second conductive rod and at least one conductive layer pattern formed on the insulating layer to electrically connect the first conductive rod and the second conductive rod.
(작용)(Action)
도 1g 및 도 2g를 참조하면, 본 발명의 실시예에 따른 신규한 DRAM 셀 커패시터 및 그의 제조 방법은, 제 1 절연층 상에 스토리지 전극 패드들 중 하나와 오버랩 되고, 이 하나의 스토리지 전극 패드의 일측으로 어느 정도 연장되도록 폴리 패턴이 형성된다. 스토리지 전극 형성용 오프닝들을 폴리실리콘막으로 채워서 상기 각 폴리 패턴들과 전기적으로 접속되는 스토리지 전극 두께의 적어도 두 개의 막대형 폴리들이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킴으로써, 스토리지 전극 콘택홀과 스토리지 전극의 오정렬(misalign)을 방지할 수 있고, 스토리지 전극 형성 공정을 단순화시킬 수 있다. 또한, 스토리지 전극 형성 전에 미리 형성된 폴리 패턴을 사용하여 막대형의 폴리들을 전기적으로 연결시킴으로써, 스토리지 전극의 표면적을 증가시킬 수 있다.1G and 2G, a novel DRAM cell capacitor and a method of manufacturing the same according to an embodiment of the present invention overlap with one of the storage electrode pads on the first insulating layer, The poly pattern is formed to extend to one side to some extent. The openings for forming the storage electrode are filled with a polysilicon film to form at least two rod-shaped polys having a thickness of the storage electrode electrically connected to the respective poly patterns. By such a semiconductor device and its manufacturing method, by misaligning the storage electrode contact hole and the storage electrode, misalignment of the storage electrode contact hole and the storage electrode can be prevented and the storage electrode forming process can be simplified. . In addition, the surface area of the storage electrode can be increased by electrically connecting the rod-shaped polys using a pre-formed poly pattern before forming the storage electrode.
(실시예)(Example)
이하, 도 1 내지 도 7을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 1 to 7.
도 2a 내지 도 2g에 있어서, 도 1a 내지 도 1g에 도시된 DRAM 셀 커패시터의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.In Figs. 2A to 2G, the same reference numerals are given together for the components having the same functions as the components of the DRAM cell capacitor shown in Figs.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 비트 라인(bit line)의 연장 방향으로 절취한 단면도이다. 그리고, 도 2a 내지 도 2g는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법의 공정들을 순차적으로 보여주는 흐름도로서, 워드 라인(word line)의 연장 방향으로 절취한 단면도이다.1A through 1G are flowcharts sequentially illustrating processes of a method of manufacturing a DRAM cell capacitor according to an exemplary embodiment of the present invention, and are cross-sectional views taken along an extension direction of a bit line. 2A through 2G are sectional views sequentially illustrating processes of a method of manufacturing a DRAM cell capacitor according to an exemplary embodiment of the present invention, and are cross-sectional views taken along an extension direction of a word line.
도 1a 및 도 2a를 참조하면, 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제조 방법은 먼저, 반도체 기판(10) 상에 활성 영역(11)과 비활성 영역을 정의하기 위해 소자격리막(12)이 형성된다. 상기 소자격리막(12)은 예를 들어, STI(Shallow Trench Isolation) 방법으로 형성된다. 상기 반도체 기판(10) 상에 소오스/드레인 영역(도면에 미도시)을 갖는 게이트 전극들(14) 즉, 워드 라인들이 형성된다. 상기 게이트 전극들(14)을 포함하여 반도체 기판(10) 상에 산화막(15)이 형성된다. 상기 산화막(15)을 뚫고, 상기 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드들(storage electrode pads)(16)이 형성된다.1A and 2A, a method of manufacturing a DRAM cell capacitor according to an exemplary embodiment of the present invention may first include forming an isolation layer 12 on a semiconductor substrate 10 to define an active region 11 and an inactive region. Is formed. The device isolation layer 12 is formed by, for example, a shallow trench isolation (STI) method. Gate electrodes 14 having word / drain regions (not shown), that is, word lines, are formed on the semiconductor substrate 10. An oxide film 15 is formed on the semiconductor substrate 10 including the gate electrodes 14. Storage electrode pads 16 are formed to penetrate the oxide layer 15 and to be electrically connected to the source / drain regions.
상기 패드들(16)을 포함하여 반도체 기판(10) 전면에 다른 산화막(18)이 형성된다. 상기 패드들(16) 사이의 상기 산화막(18) 상에 비트 라인들(19)이 형성된다. 상기 비트 라인들(19)을 포함하여 상기 산화막(18) 상에 또 다른 산화막(20) 및 이 산화막(20)과 식각 선택비(etch selectivity)를 갖는 물질 예를 들어, 실리콘 질화막(SiN)(22)이 차례로 형성된다. 상기 실리콘 질화막(22)은 후속 산화막 식각 공정에서 식각 정지층(etch stopping layer)으로 사용필수적으로 요구되지는 않는다. 상기 실리콘 질화막(22) 상에 스토리지 전극 물질과 동일한 물질 예를 들어, 폴리실리콘층(24)이 550Å - 1000Å의 두께 범위를 갖도록 형성된다.Another oxide layer 18 is formed on the entire surface of the semiconductor substrate 10 including the pads 16. Bit lines 19 are formed on the oxide layer 18 between the pads 16. A material having an etch selectivity with another oxide layer 20 and the oxide layer 20 on the oxide layer 18 including the bit lines 19, for example, silicon nitride layer (SiN) ( 22) are formed in turn. The silicon nitride film 22 is not necessarily used as an etch stopping layer in a subsequent oxide etching process. The same material as the storage electrode material, for example, the polysilicon layer 24 is formed on the silicon nitride film 22 to have a thickness in the range of 550 Å to 1000 Å.
도 1b 및 도 2b에 있어서, 상기 폴리실리콘층(24) 상에 상기 일 스토리지 전극 패드(16)와 오버랩(overlap)되고, 이 스토리지 전극 패드(16)의 일측으로 어느 정도 연장된 영역이 가려지도록 포토레지스트 패턴(photoresist pattern)(26)이 형성된다. 상기 포토레지스트 패턴(26)을 마스크로 사용하여 상기 실리콘 질화막(22)의 상부 표면이 노출될 때까지 폴리실리콘층(24)을 식각 하면 본 발명에 따른 신규한 폴리 패턴들(24a)이 형성된다.1B and 2B, a region overlapping the one storage electrode pad 16 on the polysilicon layer 24 and partially extending to one side of the storage electrode pad 16 is covered. A photoresist pattern 26 is formed. When the polysilicon layer 24 is etched using the photoresist pattern 26 as a mask until the upper surface of the silicon nitride layer 22 is exposed, new poly patterns 24a according to the present invention are formed. .
도 3은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 폴리 패턴(24a) 형성 후의 평면도이다.3 is a plan view after the poly pattern 24a is formed in the DRAM cell capacitor according to the embodiment of the present invention.
도 3을 참조하면, 상기 폴리 패턴들(24a)은 각각 활성 영역(11)의 일부와 오버랩 되도록 형성된다. 그 모양은 예를 들어, 타원형 내지 직사각형으로 형성되고 긴 방향의 길이(참조 부호 'a')가 약 350nm가 되도록 형성되고, 짧은 방향의 길이(참조 부호 'c')가 약 150nm가 되도록 형성된다.Referring to FIG. 3, the poly patterns 24a are formed to overlap with portions of the active region 11, respectively. The shape is, for example, formed into an elliptical to rectangular shape and formed so that the length in the long direction (reference 'a') is about 350 nm and the length in the short direction (reference 'c') is about 150 nm. .
비트 라인(도면에 미도시)과 나란한 방향 즉, 폴리 패턴들(24a)의 긴 길이 방향에 있어서, 인접한 폴리 패턴들(24a) 사이의 거리(참조 부호 'b')는 약 250nm 이다. 그리고, 워드 라인(도면에 미도시)과 나란한 방향 즉, 폴리 패턴들(24a)의 짧은 길이 방향에 있어서, 인접한 폴리 패턴들(24a) 사이의 거리(참조 부호 'd')는 약 150nm가 되도록 형성된다.In a direction parallel to the bit line (not shown in the figure), that is, in the long length direction of the poly patterns 24a, the distance (reference 'b') between adjacent poly patterns 24a is about 250 nm. Further, in the direction parallel to the word line (not shown), that is, in the short length direction of the poly patterns 24a, the distance between the adjacent poly patterns 24a (reference numeral 'd') is about 150 nm. Is formed.
도 1c 및 도 2c에서와 같이, 상기 포토레지스트 패턴(26)이 제거된 후, 상기 폴리 패턴들(24a)을 포함하여 실리콘 질화막(22) 상에 적어도 스토리지 전극의 두께 즉, 8000Å - 11000Å의 두께 범위 내의 두꺼운 산화막(28)이 형성된다. 상기 두꺼운 산화막(28) 상에 산화막과 식각 선택비를 갖는 물질층 예를 들어, 폴리실리콘층(30)이 1500Å - 2000Å의 두께 범위 내로 형성된다. 상기 폴리실리콘층(30)은 후속 공정인 상기 두꺼운 산화막(28) 식각 공정시 식각 마스크(etch mask)로 사용된다.1C and 2C, after the photoresist pattern 26 is removed, at least a thickness of the storage electrode on the silicon nitride film 22 including the poly patterns 24a, that is, a thickness of 8000 Å-11000 Å A thick oxide film 28 in the range is formed. On the thick oxide film 28, a material layer having an etch selectivity with an oxide film, for example, a polysilicon layer 30 is formed within a thickness range of 1500 kPa to 2000 kPa. The polysilicon layer 30 is used as an etch mask during the subsequent etching process of the thick oxide layer 28.
상기 폴리 마스크층(30) 상에 스토리지 전극 형성 영역을 정의하여 포토레지스트 패턴(31)이 형성된다. 상기 포토레지스트 패턴(31)은 스토리지 전극 형성 영역이 노출되도록 형성된다. 즉, 스토리지 전극 형성을 위한 제 1 리버스 패턴(reverse pattern)(31)이 형성된다. 상기 포토레지스트 패턴(31)을 마스크로 사용하여 상기 산화막(20)의 상부 표면이 노출될 때까지 폴리 마스크층(30), 두꺼운 산화막(28), 폴리 패턴(24a), 그리고 실리콘 질화막(22)이 차례로 식각 된다. 그러면, 도 1d 및 도 2d에서와 같이, 적어도 하나의 제 1 오프닝(first opening)(32)이 형성된다. 상기 제 1 오프닝(32)은 약 150nm의 직경(참조 부호 'e')을 갖도록 형성된다.The photoresist pattern 31 is formed by defining a storage electrode formation region on the poly mask layer 30. The photoresist pattern 31 is formed to expose the storage electrode formation region. That is, a first reverse pattern 31 for forming a storage electrode is formed. Using the photoresist pattern 31 as a mask, the poly mask layer 30, the thick oxide film 28, the poly pattern 24a, and the silicon nitride film 22 until the upper surface of the oxide film 20 is exposed. This is in turn etched. Then, at least one first opening 32 is formed, as in FIGS. 1D and 2D. The first opening 32 is formed to have a diameter (reference 'e') of about 150 nm.
도 4는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제 1 오프닝(32) 형성 후의 평면도이다.4 is a plan view after formation of a first opening 32 of a DRAM cell capacitor according to an embodiment of the present invention.
도 4를 참조하면, 상기 제 1 오프닝(32)은 폴리 패턴(24a)의 일측 영역과 오버랩 되도록 형성되어 있다.Referring to FIG. 4, the first opening 32 is formed to overlap one region of the poly pattern 24a.
도 1e 및 도 2e에 있어서, 상기 포토레지스트 패턴(31)이 제거된 후, 제 1 오프닝(32)의 양측벽에 스토리지 전극 형성 물질과 동일한 물질 예를 들어, 폴리실리콘으로 스페이서(34)가 형성된다. 이 폴리 스페이서(34)는 각각 약 250Å의 두께를 갖도록 형성된다. 상기 폴리 마스크층(30) 및 폴리 스페이서(34)를 마스크로 사용하여 상기 스토리지 전극 패드(16)의 상부 표면이 노출될 때까지 산화막들(20, 18)이 차례로 식각 되어 제 2 오프닝(second opening)(36)이 형성된다. 상기 제 2 오프닝(36)은 약 100nm의 직경(참조 부호 'f')을 갖도록 형성된다.1E and 2E, after the photoresist pattern 31 is removed, spacers 34 are formed on both sidewalls of the first opening 32, the same material as the storage electrode forming material, for example, polysilicon. do. These poly spacers 34 are each formed to have a thickness of about 250 mm 3. Using the poly mask layer 30 and the poly spacer 34 as a mask, the oxide films 20 and 18 are sequentially etched until the upper surface of the storage electrode pad 16 is exposed to form a second opening. 36 is formed. The second opening 36 is formed to have a diameter (reference 'f') of about 100 nm.
이때, 상기 제 2 오프닝(36)은 기존의 단순 박스형 스토리지 전극의 콘택홀(contact hole)로 작용한다.In this case, the second opening 36 serves as a contact hole of a conventional simple box-type storage electrode.
도 5는 본 발명의 실시예에 따른 DRAM 셀 커패시터의 폴리 스페이서(34) 형성 후의 평면도이다.5 is a plan view after formation of the poly spacer 34 of the DRAM cell capacitor according to the embodiment of the present invention.
도 5에 있어서, 상기 제 1 오프닝(32) 내에 제 1 오프닝(32) 보다 상기 폴리 스페이서(34)만큼 작은 크기의 제 2 오프닝(36)이 형성되어 있다.In FIG. 5, a second opening 36 having a size smaller than the first opening 32 by the poly spacer 34 is formed in the first opening 32.
도 1f 및 도 2f를 참조하면, 상기 제 2 오프닝(36) 및 제 1 오프닝(32)을 스토리지 전극용 도전 물질 예를 들어, 폴리실리콘막으로 채우면 제 1 폴리 막대들(38)이 형성된다. 즉, 상기 제 2 오프닝(36)에 제 1 폴리 막대(38)가 자기 정렬된다. 상기 두꺼운 산화막(28)의 상부 표면이 노출될 때까지 상기 폴리실리콘막 및 폴리 마스크층(30)이 평탄화 식각(planarization etch) 된다. 그러면, 제 1 폴리 막대들(38)이 서로 격리(isolation)된다. 상기 평탄화 식각 공정은 CMP(Chemical Mechanical Polishing) 또는 에치 백(etch back) 등으로 수행된다.1F and 2F, when the second opening 36 and the first opening 32 are filled with a conductive material for a storage electrode, for example, a polysilicon film, first poly bars 38 are formed. That is, the first poly rod 38 is self-aligned to the second opening 36. The polysilicon film and the poly mask layer 30 are planarization etched until the upper surface of the thick oxide film 28 is exposed. The first poly rods 38 are then isolated from each other. The planarization etching process is performed by chemical mechanical polishing (CMP) or etch back.
상기 두꺼운 산화막(28) 상에 상기 제 1 폴리 막대(38) 일측의 두꺼운 산화막(28)의 일부가 노출되도록 포토레지스트 패턴(40)이 형성된다. 즉, 스토리지 전극 형성을 위한 제 2 리버스 패턴(40)이 형성된다. 상기 포토레지스트 패턴(40)을 마스크로 사용하여 상기 폴리 패턴(24a) 및 실리콘 질화막(22)의 표면이 노출될 때까지 상기 산화막(28)이 식각 된다. 그러면, 제 3 오프닝(third opening)(42)이 형성된다. 이때, 상기 폴리 패턴(24a) 및 실리콘 질화막(22)이 식각 정지층으로 사용된다. 한편, 상기 실리콘 질화막(22)이 사용되지 않는 경우, 식각 정지는 시간 식각(time etch)으로 수행된다.The photoresist pattern 40 is formed on the thick oxide film 28 so that a portion of the thick oxide film 28 on one side of the first poly rod 38 is exposed. That is, the second reverse pattern 40 for forming the storage electrode is formed. Using the photoresist pattern 40 as a mask, the oxide layer 28 is etched until the surfaces of the poly pattern 24a and the silicon nitride layer 22 are exposed. Then, a third opening 42 is formed. In this case, the poly pattern 24a and the silicon nitride film 22 are used as an etch stop layer. On the other hand, when the silicon nitride film 22 is not used, the etch stop is performed by a time etch.
상기 제 3 오프닝(42)은 약 200nm의 직경(참조 부호 'h')을 갖도록 형성되고, 상기 제 1 오프닝(32)과 약 100nm의 거리(참조 부호 'g')를 갖도록 형성된다.The third opening 42 is formed to have a diameter of about 200 nm (reference 'h') and is formed to have a distance of about 100 nm (reference 'g') from the first opening 32.
마지막으로, 상기 포토레지스트 패턴(40)이 제거된 후, 상기 제 3 오프닝(42)을 상기 제 1 폴리 막대(38)와 동일한 도전 물질 즉, 폴리실리콘막으로 채우면 제 2 폴리 막대들(44)이 형성된다. 상기 두꺼운 산화막(28)의 상부 표면이 노출될 때까지 폴리실리콘막을 평탄화 식각 하면 제 2 폴리 막대들(44)이 서로 격리된다. 상기 평탄화 식각 공정은 상기 제 1 폴리 막대(38)의 격리 공정과 마찬가지로 CMP 또는 에치 백 등으로 수행된다.Finally, after the photoresist pattern 40 is removed, when the third opening 42 is filled with the same conductive material as that of the first poly rod 38, that is, a polysilicon layer, the second poly rods 44 are formed. Is formed. When the polysilicon film is planarized and etched until the upper surface of the thick oxide film 28 is exposed, the second poly bars 44 are isolated from each other. The planarization etching process is performed by CMP, etch back, or the like as the isolation process of the first poly rod 38.
상기 실리콘 질화막(22)을 식각 정지층을 사용하여 상기 두꺼운 산화막(28)을 습식 식각 등으로 제거하면 도 1g 및 도 2g에 도시된 바와 같이, 제 1 폴리 막대(38), 제 2 폴리 막대(44), 그리고 제 1 폴리 막대(38)와 제 2 폴리 막대(44)를 전기적으로 연결하는 폴리 패턴(24a)에 의한 표면적이 증가된 단순 박스형의 스토리지 전극(46)이 형성된다.When the silicon nitride film 22 is removed by wet etching using the etch stop layer, the first poly rod 38 and the second poly rod (as shown in FIGS. 1G and 2G) are removed. 44, and a simple box-shaped storage electrode 46 having an increased surface area by a poly pattern 24a electrically connecting the first poly rod 38 and the second poly rod 44.
상기 폴리 패턴(24a) 및 제 2 폴리 막대(44)의 수를 더 증가시키는 공정을 추가함으로써, 스토리지 전극(46)의 표면적을 더욱 증가시킬 수 있다.The surface area of the storage electrode 46 can be further increased by adding a process of further increasing the number of the poly patterns 24a and the second poly bars 44.
도 6은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 제 2 폴리 막대(44) 형성 후의 평면도이다.6 is a plan view after formation of the second poly rod 44 of a DRAM cell capacitor according to an embodiment of the present invention.
도 6을 참조하면, 상기 제 1 오프닝(32)의 일측에 상기 폴리 패턴(24a)의 일부와 오버랩 되도록 제 3 오프닝(42)이 형성되어 있다. 이때, 일 폴리 패턴 상의 제 1 오프닝(32)과 동일한 활성 영역(11)을 공유하는 다른 폴리 패턴 상의 제 3 오프닝(42)은 약 150nm의 거리(참조 부호 'i')를 갖도록 형성되어 있다. 또한, 폴리 패턴의 짧은 길이 방향에 있어서, 하나의 스토리지 전극과 다른 스토리지 전극도 마찬가지로 약 150nm의 거리를 갖도록 형성되어 있다. 즉, 인접한 스토리지 전극(46) 사이의 거리는 약 150nm 이다.Referring to FIG. 6, a third opening 42 is formed on one side of the first opening 32 so as to overlap a part of the poly pattern 24a. At this time, the third opening 42 on the other poly pattern sharing the same active region 11 as the first opening 32 on the one poly pattern is formed to have a distance of about 150 nm (reference numeral 'i'). Further, in the short length direction of the poly pattern, one storage electrode and the other storage electrode are similarly formed to have a distance of about 150 nm. That is, the distance between adjacent storage electrodes 46 is about 150 nm.
후속 공정으로서, 상기 스토리지 전극(46) 상에 커패시터 유전막(도면에 미도시) 및 커패시터 상부전극(도면에 미도시)이 차례로 형성된다. 이때, 본 발명에 따른 커패시터의 제조 방법에 의해 스토리지 전극(46)의 표면적이 충분히 증가되었기 때문에, Ta2O5등의 커패시터 유전막으로도 충분히 원하는 셀 커패시턴스를 얻을 수 있게 된다.As a subsequent process, a capacitor dielectric film (not shown) and a capacitor upper electrode (not shown) are sequentially formed on the storage electrode 46. At this time, since the surface area of the storage electrode 46 is sufficiently increased by the method of manufacturing a capacitor according to the present invention, a desired cell capacitance can be obtained even with a capacitor dielectric film such as Ta 2 O 5 .
도 7은 본 발명의 실시예에 따른 DRAM 셀 커패시터의 구조를 개략적으로 보여주는 입체도 이다. DRAM 셀 커패시터의 구조는 도 1g 및 도 7을 참조하여 설명한다.7 is a three-dimensional view schematically showing the structure of a DRAM cell capacitor according to an embodiment of the present invention. The structure of the DRAM cell capacitor will be described with reference to FIGS. 1G and 7.
도 1g 및 도 7에 있어서, 본 발명에 따른 DRAM 셀 커패시터는, 소오스/드레인 영역(도면에 미도시) 및 게이트 전극(14)을 갖는 반도체 기판(10) 상에 상기 소오스/드레인 영역과 전기적으로 접속되도록 스토리지 전극 패드들(16)이 형성되어 있다. 상기 스토리지 전극 패드들(16)을 포함하여 반도체 기판(10) 상에 산화막들(18, 20) 및 실리콘 질화막(22)이 차례로 형성되어 있다. 상기 실리콘 질화막(22) 상에 적어도 하나의 스토리지 전극(46)이 형성되어 있다.1G and 7, a DRAM cell capacitor according to the present invention is electrically connected to the source / drain regions on a semiconductor substrate 10 having a source / drain region (not shown) and a gate electrode 14. Storage electrode pads 16 are formed to be connected. Oxide layers 18 and 20 and silicon nitride layer 22 are sequentially formed on the semiconductor substrate 10 including the storage electrode pads 16. At least one storage electrode 46 is formed on the silicon nitride layer 22.
스토리지 전극(46)은 도 7에 도시된 바와 같이, 폴리 패턴(24a)과, 이 폴리 패턴(24a) 상에 형성된 막대 모양의 복수 개의 폴리(38, 44)를 갖는다. 이 폴리 막대들(38, 44) 중 하나가 상기 폴리 패턴(24a)을 관통하도록 형성되어 있다.As shown in FIG. 7, the storage electrode 46 has a poly pattern 24a and a plurality of rod-shaped polys 38 and 44 formed on the poly pattern 24a. One of these poly rods 38, 44 is formed to penetrate the poly pattern 24a.
다시 말해, 도 1g를 참조하면, 스토리지 전극(46)은 상기 실리콘 질화막(22) 및 산화막들(18, 20)을 뚫고, 상기 스토리지 전극 패드(16)와 전기적으로 접속되도록 형성되어 있는 제 1 폴리 막대(38)를 포함한다. 그리고, 상기 제 1 폴리 막대(38)의 적어도 일측의 실리콘 질화막(22) 상에 형성되어 있는 제 2 폴리 막대(44)를 포함한다. 또한, 상기 실리콘 질화막(22) 상에 상기 제 1 폴리 막대(38)와 제 2 폴리 막대(44)를 전기적으로 연결하도록 형성된 적어도 하나의 폴리 패턴을 포함한다.In other words, referring to FIG. 1G, the storage electrode 46 penetrates the silicon nitride film 22 and the oxide films 18 and 20 and is formed to be electrically connected to the storage electrode pad 16. Rod 38. And a second poly rod 44 formed on the silicon nitride film 22 on at least one side of the first poly rod 38. In addition, the silicon nitride layer 22 includes at least one poly pattern formed to electrically connect the first poly rod 38 and the second poly rod 44.
상기 제 1 폴리 막대(38)의 상부 직경은 약 150nm 이고, 제 1 폴리 막대(38)의 하부 직경은 약 100nm 이다. 그리고, 상기 제 2 폴리 막대(44)의 직경은 약 200nm 이다.The upper diameter of the first poly rod 38 is about 150 nm and the lower diameter of the first poly rod 38 is about 100 nm. In addition, the diameter of the second poly rod 44 is about 200 nm.
상기 일 스토리지 전극(46)이 갖는 제 1 폴리 막대(38)와 제 2 폴리 막대(44) 사이의 거리는 약 100nm 이고, 인접한 스토리지 전극(46) 사이의 거리는 약 150nm 이다.The distance between the first poly rod 38 and the second poly rod 44 of the one storage electrode 46 is about 100 nm, and the distance between the adjacent storage electrodes 46 is about 150 nm.
본 발명은 스토리지 전극 콘택홀과 스토리지 전극을 자기정렬 시킴으로써, 스토리지 전극 콘택홀과 스토리지 전극의 오정렬을 방지할 수 있고, 스토리지 전극 형성 공정을 단순화시킬 수 있는 효과가 있다.According to the present invention, by misaligning the storage electrode contact holes and the storage electrodes, misalignment between the storage electrode contact holes and the storage electrodes can be prevented and the storage electrode forming process can be simplified.
또한, 스토리지 전극 형성 전에 미리 형성된 폴리 패턴을 사용하여 막대형의 폴리들을 전기적으로 연결시킴으로써, 스토리지 전극의 표면적을 증가시킬 수 있고, 이로써 커패시터 용량을 증가시킬 수 있는 효과가 있다.In addition, by electrically connecting the rod-shaped polys using a poly pattern formed in advance before forming the storage electrode, the surface area of the storage electrode may be increased, thereby increasing the capacitor capacity.
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