KR100269332B1 - Capacitor of a semiconductor device and method for fabricating the same - Google Patents
Capacitor of a semiconductor device and method for fabricating the same Download PDFInfo
- Publication number
- KR100269332B1 KR100269332B1 KR1019980027317A KR19980027317A KR100269332B1 KR 100269332 B1 KR100269332 B1 KR 100269332B1 KR 1019980027317 A KR1019980027317 A KR 1019980027317A KR 19980027317 A KR19980027317 A KR 19980027317A KR 100269332 B1 KR100269332 B1 KR 100269332B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- dielectric
- capacitor
- dielectric film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
- H01L27/0733—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with capacitors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02592—Microstructure amorphous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02595—Microstructure polycrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Abstract
상부전극과 하부전극사이에 다층 유전막이 형성되어 있되, 그 중간층에 비정질층이 형성되어 있는 반도체 장치의 커패시터 및 그 제조방법이 개시되어 있다. 다층 유전막의 중간에 상기 비정질층이 형성되어 있어, 상기 비정질층 상에 형성된 유전막에 보이드와 같은 결함이 형성되더라도, 이러한 결함이 상기 비정질층 아래에 형성된 유전막 및 하부전극에 까지 퍼지는 것을 방지할 수 있다. 따라서, 커패시터의 유전막 누설전류 특성이 개선될 수 있고, 반도체 장치가 오동작되는 것이 방지될 수 있다.Disclosed are a capacitor and a manufacturing method of a semiconductor device in which a multilayer dielectric film is formed between an upper electrode and a lower electrode, and an amorphous layer is formed in an intermediate layer thereof. Since the amorphous layer is formed in the middle of the multilayer dielectric film, even if a defect such as a void is formed in the dielectric film formed on the amorphous layer, the defect can be prevented from spreading to the dielectric film and the lower electrode formed under the amorphous layer. . Therefore, the dielectric film leakage current characteristic of the capacitor can be improved, and malfunction of the semiconductor device can be prevented.
Description
(1) 발명의 분야(Field of the Invention)(1) Field of the Invention
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 자세하게는 반도체 장치의 커패시터 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a capacitor and a method for manufacturing the semiconductor device.
(2) 관련 기술의 설명(Description of the Related Art)(2) Description of the Related Art
반도체 장치가 고집적화됨에 따라 기판 상에서 커패시터가 형성될 수 있는 면적은 좁아진다. 그러나 반도체 장치에 필요한 커패시터의 정전용량은 전과 동일하거나 오히려 증가되는 경향을 나타낸다.As semiconductor devices become more integrated, the area in which capacitors can be formed on a substrate becomes narrower. However, the capacitance of capacitors required for semiconductor devices tends to increase or increase as before.
일반적으로, 커패시터의 정전용량은 커패시터의 전극 면적과 전극 사이의 유전막의 유전율에 비례하고 유전막의 두께에 반비례한다. 따라서, 정전용량을 크게하려면 커패시터의 전극의 면적을 넓히고 유전율은 크되 두께는 얇은 유전막을 사용해야 한다.In general, the capacitance of a capacitor is proportional to the dielectric constant of the dielectric film between the electrode area of the capacitor and the electrode and inversely proportional to the thickness of the dielectric film. Therefore, in order to increase the capacitance, it is necessary to use a dielectric film having a large dielectric constant with a large thickness but a large electrode area of the capacitor.
이에 따라, 커패시터의 전극을 스택(stack)형이나, 트랜치(trench)형 등과 같이 3차원 형태로 형성한다. 그리고 유전막의 두께는 얇게 형성하고, 유전율이 큰 유전막을 사용한다.Accordingly, the electrode of the capacitor is formed in a three-dimensional shape such as a stack type or a trench type. The thickness of the dielectric film is thin and a dielectric film having a high dielectric constant is used.
그런데, 좁은 면적에 3차원 형태의 전극을 형성하는 것은 공정이 복잡해져서 매우 어렵다. 또한, 유전막의 두께가 얇아지면 누설전류밀도가 증가되는 어려움이 있다. 따라서, 유전율이 큰 유전막에 대한 관심이 높아지고 있다.However, it is very difficult to form a three-dimensional electrode in a small area because the process is complicated. In addition, when the thickness of the dielectric film is thin, there is a difficulty in increasing the leakage current density. Therefore, interest in dielectric films with large dielectric constants is increasing.
유전율이 큰 새로운 유전막을 사용하기 위해서는 기존 유전막을 이용한 커패시터 제조공정과의 정합성, 커패시터 및 공정의 안정성, 양산성, 경제성등을 종합적으로 고려해야 한다. 특히, 커패시터의 전극과 유전율이 큰 유전막의 반응에 의한 유전막의 특성이 저하되는 것은 막아야 한다.In order to use a new dielectric film having a high dielectric constant, it is necessary to comprehensively consider the compatibility with the capacitor manufacturing process using the existing dielectric film, stability of the capacitor and process, mass production, and economics. In particular, the degradation of the characteristics of the dielectric film caused by the reaction of the capacitor electrode and the dielectric film having a high dielectric constant should be prevented.
탄탈륨 산화막은 현재 상용화할 수 있는 큰 유전율을 갖는 유전막들중의 하나이다. 탄탈륨 산화막이 유전막으로 사용될 때, 상부전극으로 어떤 물질이 사용되는냐에 따라 탄탈륨 산화막의 유전막 특성이 달라진다.Tantalum oxide is one of the dielectric films with large permittivity which are currently commercially available. When the tantalum oxide film is used as the dielectric film, the dielectric film characteristics of the tantalum oxide film vary depending on which material is used as the upper electrode.
예를 들면, 티타늄 나이트라이드막은 타 도전성 물질층에 비해 상대적으로 안정된 특성을 나타낸다. 또한, 화학기상증착(Chemical Vapor Deposition)방법으로 증착이 가능하여 좋은 증착특성을 나타낸다. 이에 따라 티타늄 나이트라이드막은 상부전극으로 널리 사용된다. 그런데, 티타늄 나이트라이드막은 탄탈륨 성분에 대해 소정의 용해도를 갖고 있다. 따라서, 탄탈륨 산화막과 티타늄 나이트라이드막이 접촉되어 있는 상태에서 열처리 되는 경우, 탄탈륨 산화막으로부터 탄탈륨(Ta)이 티타늄 나이트라이드막으로 이동된다. 이러한 현상은 후속 열처리 온도가 높을수록, 티타늄 나이트라이드막의 두께가 두꺼울수록 심해진다.For example, the titanium nitride film exhibits relatively stable properties compared to other conductive material layers. In addition, it is possible to deposit by Chemical Vapor Deposition method and shows good deposition characteristics. Accordingly, titanium nitride film is widely used as the upper electrode. By the way, the titanium nitride film has a predetermined solubility with respect to the tantalum component. Therefore, when the heat treatment is performed while the tantalum oxide film and the titanium nitride film are in contact with each other, tantalum (Ta) is moved from the tantalum oxide film to the titanium nitride film. This phenomenon is aggravated by the higher the subsequent heat treatment temperature and the thicker the titanium nitride film.
탄탈륨 산화막에서 탄탈륨이 빠져나간 자리에 공동이 형성되어 탄탈륨 산화막에 보이드(void)가 형성된다. 이와 같은 보이드는 탄탈륨 산화막 특성, 예컨대 누설전류 특성을 저하시킬 뿐만 아니라 탄탈륨 산화막 아래의 하부전극에 까지 영향을 미쳐서 커패시터의 동작 특성을 저하시킨다.In the tantalum oxide film, a cavity is formed at a position where tantalum is released, thereby forming a void in the tantalum oxide film. Such voids not only lower the tantalum oxide film characteristics, such as leakage current characteristics, but also affect the lower electrode under the tantalum oxide film, thereby lowering the operating characteristics of the capacitor.
탄탈륨 산화막에 형성되는 보이드는 탄탈륨 산화막의 결정경계를 따라 형성된다. 이것은 탄탈륨 산화막의 결정경계에 있는 탄탈륨의 구속력이 다른 부분에 있는 탄탈륨보다 약하기 때문이다.The voids formed in the tantalum oxide film are formed along the crystal boundary of the tantalum oxide film. This is because the binding force of tantalum in the crystal boundary of the tantalum oxide film is weaker than that of other tantalum.
도 1은 종래 기술에 의한 탄탈륨 산화막을 유전막으로 이용한 커패시터 제조방법에 따라 형성된 커패시터의 단면도이다. 이를 참조하면, 탄탈륨 산화막(20)의 결정경계를 따라 보이드(20a)가 깊게 형성되어 있다. 탄탈륨 산화막(20)과 접촉되어 있는 상부전극(22)은 티타늄 나이트라이드막이다. 참조번호들 16과 18은 각각 하부전극과 확산장벽층이다. 그리고, 참조번호들 10, 12, 14는 각각 반도체 기판, 층간 절연막, 층간 절연막(12)에 형성된 콘택홀이다.1 is a cross-sectional view of a capacitor formed according to a capacitor manufacturing method using a tantalum oxide film as a dielectric film according to the prior art. Referring to this, the voids 20a are deeply formed along the crystal boundary of the tantalum oxide film 20. The upper electrode 22 in contact with the tantalum oxide film 20 is a titanium nitride film. Reference numerals 16 and 18 denote lower electrodes and diffusion barrier layers, respectively. Reference numerals 10, 12, and 14 denote contact holes formed in the semiconductor substrate, the interlayer insulating film, and the interlayer insulating film 12, respectively.
따라서, 본 발명이 이루고자 하는 기술적 과제는 유전막내에 보이드가 형성되는 것을 방지함으로써 유전막의 전기적 특성을 개선시킬 수 있는 반도체 장치의 커패시터를 제공함에 있다.Accordingly, an aspect of the present invention is to provide a capacitor of a semiconductor device capable of improving electrical characteristics of a dielectric film by preventing voids from being formed in the dielectric film.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 커패시터의 제조방법을 제공함에 있다.Another object of the present invention is to provide a method of manufacturing the capacitor.
도 1은 종래 기술에 의한 반도체 장치의 커패시터 제조방법으로 형성된 커패시터의 단면도이다.1 is a cross-sectional view of a capacitor formed by a method of manufacturing a capacitor of a semiconductor device according to the prior art.
도 2는 본 발명의 실시예에 의한 반도체 장치의 커패시터 단면도이다.2 is a cross-sectional view of a capacitor of a semiconductor device according to an embodiment of the present invention.
도 3 내지 도 9는 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.3 to 9 are diagrams illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention step by step.
*도면의 주요 부분에 대한 부호설명** Description of Signs of Major Parts of Drawings *
40:반도체 기판. 42:층간 절연막.40: semiconductor substrate. 42: interlayer insulation film.
44:콘택홀. 46:하부전극.44: Contact hole. 46: lower electrode.
48:확산 장벽층. 52:비정질층.48: Diffusion barrier layer. 52: amorphous layer.
50, 54:제1 및 제2 유전막.50, 54: first and second dielectric films.
50a, 54a:제1 및 제2 결정질 유전막.50a, 54a: first and second crystalline dielectric films.
58:상부 전극.58: upper electrode.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판, 상기 반도체 기판 상에 형성된 하부 전극, 상기 하부전극 상에 형성된 확산 장벽층, 상기 확산 장벽층 상에 형성된 중간층이 비정질층인 다층 유전막, 상기 다층 유전막 상에 형성된 상부 전극으로 구성되는 반도체 장치의 커패시터를 제공한다.In order to achieve the above technical problem, the present invention provides a semiconductor substrate, a lower electrode formed on the semiconductor substrate, a diffusion barrier layer formed on the lower electrode, a multilayer dielectric film in which the intermediate layer formed on the diffusion barrier layer is an amorphous layer, the multilayer A capacitor of a semiconductor device including an upper electrode formed on a dielectric film is provided.
여기서, 상기 하부전극과 상부전극은 전도성 물질로 구성된다. 예를 들면, 상기 하부 및 상부 전극은 각각이 실리콘막, 금속막, 금속 질화막 및 금속 산화막으로 이루어진 군중 선택된 어느 하나이다. 바람직하게는 상기 하부 및 상부전극은 각각 폴리 실리콘막과 티타늄 나이트라이드막(TiN)이다.Here, the lower electrode and the upper electrode is made of a conductive material. For example, the lower and upper electrodes are any one selected from the group consisting of a silicon film, a metal film, a metal nitride film, and a metal oxide film. Preferably, the lower and upper electrodes are a polysilicon film and a titanium nitride film (TiN), respectively.
또한, 상기 확산 장벽층은 전처리막으로서 RTN(Rapid Thermal Nitridation)막, RTO(Rapid Thermal Oxidation)막, 실리콘 나이트라이드막(SiNX), 실리콘 산화막(SiOX) 및 실리콘 산화 질화막(SiOXNY)으로 이루어진 군중 선택된 어느 하나이다.In addition, the diffusion barrier layer may be a pre-treatment film such as a Rapid Thermal Nitridation (RTN) film, a Rapid Thermal Oxidation (RTO) film, a silicon nitride film (SiN X ), a silicon oxide film (SiO X ), and a silicon oxynitride film (SiO X N Y). The crowd is made up of one).
또한, 상기 다층 유전막은 상기 비정질층을 중심으로 상기 하부전극 사이에 제1 결정질 유전막이 있고, 상기 상부전극 사이에 제2 결정질 유전막이 있다. 여기서, 상기 제1 및 제2 결정질 유전막은 유전율이 큰 결정질 유전막이다. 예를 들면, 상기 제1 및 제2 결정질 유전막은 탄탈륨 산화막이다. 바람직하게 오산화 이탄탈륨막(Ta2O5)이다.In addition, the multilayer dielectric film has a first crystalline dielectric film between the lower electrodes around the amorphous layer, and a second crystalline dielectric film between the upper electrodes. Here, the first and second crystalline dielectric film is a crystalline dielectric film having a high dielectric constant. For example, the first and second crystalline dielectric films are tantalum oxide films. Preferably, it is a peat pentoxide pentoxide film (Ta 2 O 5 ).
상기 비정질층은 상기 제1 및 제2 결정질 유전막보다 결정화 온도가 높은 물질층이다. 또한, 상기 비정질층은 상기 제2 결정질 유전막에 형성되는 보이드(void)가 상기 제1 결정질 유전막으로 번지는 것을 방지하는 장벽층 역할을 하는 층으로서, 실리콘 나이트라이드막(SiNX), 실리콘 산화막(SiOX), 실리콘 산화 질화막(SiOXNY) 및 알루미늄 산화막(Al2O3)으로 이루어진 군중 선택된 어느 하나이다. 이때, 상기 비정질층의 두께는 30Å이하이다.The amorphous layer is a material layer having a higher crystallization temperature than the first and second crystalline dielectric layers. In addition, the amorphous layer serves as a barrier layer that prevents voids formed in the second crystalline dielectric layer from spreading to the first crystalline dielectric layer, and is a silicon nitride layer (SiN X ) or a silicon oxide layer ( SiO x ), a silicon oxynitride film (SiO X N Y ) and an aluminum oxide film (Al 2 O 3 ) is any one selected from the crowd. In this case, the thickness of the amorphous layer is 30 kPa or less.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 커패시터 제조방법은 (a) 반도체 기판 상에 상기 반도체 기판을 노출시키는 콘택홀을 갖는 층간 절연막을 형성한다. (b) 상기 층간 절연막 상에 상기 콘택홀을 채우는 하부전극을 형성한다. (c) 상기 하부 전극 상에 확산 장벽층을 형성한다. (d) 상기 확산 장벽층 상에 비정질층을 포함하는 다층 유전막을 형성한다. (e) 상기 다층 유전막 상에 상부전극을 형성한다.In order to achieve the above technical problem, the capacitor manufacturing method of the semiconductor device according to the present invention (a) forms an interlayer insulating film having a contact hole for exposing the semiconductor substrate on the semiconductor substrate. (b) forming a lower electrode filling the contact hole on the interlayer insulating film; (c) forming a diffusion barrier layer on the lower electrode. (d) forming a multilayer dielectric film including an amorphous layer on the diffusion barrier layer. (e) An upper electrode is formed on the multilayer dielectric film.
이 과정에서 상기 하부전극과 상부전극은 전도성 물질막으로 형성한다. 예를 들면, 상기 하부 전극과 상부전극은 각각이 실리콘막, 금속막, 금속 질화막 및 금속 산화막으로 이루어진 군중 선택된 어느 하나로 형성한다. 바람직하게는 상기 하부 및 상부전극은 각각 폴리 실리콘막 및 티타늄 나이트라이드막(TiN)으로 형성한다.In this process, the lower electrode and the upper electrode are formed of a conductive material film. For example, the lower electrode and the upper electrode are each formed of one selected from a crowd consisting of a silicon film, a metal film, a metal nitride film, and a metal oxide film. Preferably, the lower and upper electrodes are formed of a polysilicon film and a titanium nitride film (TiN), respectively.
또한, 상기 확산 장벽층은 전처리막으로서 RTN막, RTO막, 실리콘 나이트라이드막(SiNX), 실리콘 산화막(SiOX) 및 실리콘 산화 질화막(SiOXNY)으로 이루어진 군중 선택된 어느 하나로 형성한다. 이때, 상기 RTN막은 암모니아 분위기와 500℃∼900℃ 정도의 온도에서 형성한다. 그리고, 상기 RTO막은 산소(O2), 아산화 질소(N2O) 등의 분위기와 500℃∼900℃정도의 온도에서 형성한다.The diffusion barrier layer may be formed of any one selected from a group consisting of an RTN film, an RTO film, a silicon nitride film (SiN X ), a silicon oxide film (SiO X ), and a silicon oxynitride film (SiO X N Y ). At this time, the RTN film is formed in an ammonia atmosphere at a temperature of about 500 ℃ to 900 ℃. The RTO film is formed at an atmosphere of oxygen (O 2 ), nitrous oxide (N 2 O), and the like at a temperature of about 500 ° C. to 900 ° C.
상기 (d) 단계는 다음 단계를 더 포함할 수 있다.Step (d) may further include the following step.
(d1) 상기 확산 장벽층 상에 제1 결정질 유전막을 형성한다. (d2) 상기 제1 결정질 유전막 상에 비정질층을 형성한다. (d3) 상기 비정질층 상에 제2 결정질 유전막을 형성한다.(d1) A first crystalline dielectric film is formed on the diffusion barrier layer. (d2) An amorphous layer is formed on the first crystalline dielectric film. (d3) A second crystalline dielectric film is formed on the amorphous layer.
여기서, 상기 제1 결정질 유전막을 형성하기 위해, (d1-1) 상기 확산 장벽층 상에 제1 유전막을 형성한다. (d1-2) 상기 제1 유전막을 결정화시킨다.Here, in order to form the first crystalline dielectric film, (d1-1) a first dielectric film is formed on the diffusion barrier layer. (d1-2) The first dielectric layer is crystallized.
또한, 상기 제2 결정질 유전막을 형성하기 위해, (d3-1) 상기 비정질층 상에 제2 유전막을 형성한다. (d3-2) 상기 제2 유전막을 결정화시킨다.In addition, in order to form the second crystalline dielectric layer, a second dielectric layer is formed on the amorphous layer (d3-1). (d3-2) The second dielectric film is crystallized.
이 과정에서, 상기 제1 및 제2 유전막은 각각 유전율이 큰 유전막으로 형성한다. 예를 들면, 상기 제1 및 제2 유전막은 탄탈륨 산화막으로 형성한다. 바람직하게, 오산화 이탄탈륨막(Ta2O5)으로 형성한다. 이때, 온도는 350℃∼550℃이고 압력은 100밀리 토르(mTorr) 이상으로 유지한다. 그리고, 상기 제1 및 제2 유전막을 결정화 시키기 위해, 산소, 아산화 질소등과 같이 산소를 포함하는 가스분위기와 600℃이상의 온도에서 소정의 시간 동안 상기 제1 및 제2 유전막을 어닐링한다. 이와 같은 결정화는 비활성가스 분위기 또는 진공 상태에서 진행할 수도 있다.In this process, the first and second dielectric layers are each formed of a dielectric layer having a high dielectric constant. For example, the first and second dielectric layers are formed of tantalum oxide layers. Preferably, it is formed from a peat pentium pentoxide film (Ta 2 O 5 ). At this time, the temperature is 350 ℃ to 550 ℃ and the pressure is maintained above 100 milliTorr (mTorr). In order to crystallize the first and second dielectric layers, the first and second dielectric layers are annealed for a predetermined time at a temperature of 600 ° C. and a gas atmosphere containing oxygen such as oxygen and nitrous oxide. Such crystallization may proceed in an inert gas atmosphere or in a vacuum.
상기 비정질층은 상기 제1 및 제2 결정질 유전막보다 결정화 온도가 높은 물질층으로 형성한다. 예를 들면, 실리콘 나이트라이드(SiNX), 실리콘 산화막(SiOX), 실리콘 산화 질화막(SiOXNY) 및 알루미늄 산화막(Al2O3)으로 이루어진 군중 선택된 어느 하나로 형성한다. 이와 같은 비정질층은 화학적 기상 증착(Chemical Vapor Deposition, 이하 CVD라 한다)방법으로 형성하되, 그 두께가 30Å를 넘지 않게 형성한다.The amorphous layer is formed of a material layer having a higher crystallization temperature than the first and second crystalline dielectric layers. For example, it is formed of one selected from the group consisting of silicon nitride (SiN X ), silicon oxide film (SiO X ), silicon oxynitride film (SiO X N Y ), and aluminum oxide film (Al 2 O 3 ). Such an amorphous layer is formed by Chemical Vapor Deposition (hereinafter, referred to as CVD) method, but the thickness thereof is formed not to exceed 30 Å.
상부전극과 하부전극사이에 다층 유전막이 형성되어 있되, 그 중간층에 비정질층이 형성되어 있다. 따라서, 상기 비정질층 상에 형성된 상기 제2 결정질 유전막에 보이드와 같은 결함이 형성되더라도, 상기 제1 결정질 유전막에 까지 상기 결함이 퍼지는 것을 방지할 수 있으므로 상기 하부전극에 까지 상기 결함의 영향이 전달되는 것을 방지할 수 있다. 이에 따라 커패시터의 유전막 누설전류 특성이 개선될 수 있고, 반도체 장치가 오동작되는 것이 방지될 수 있다.A multilayer dielectric film is formed between the upper electrode and the lower electrode, but an amorphous layer is formed in the intermediate layer. Therefore, even if a defect such as a void is formed in the second crystalline dielectric film formed on the amorphous layer, the defect can be prevented from spreading to the first crystalline dielectric film, so that the influence of the defect is transmitted to the lower electrode. Can be prevented. Accordingly, the dielectric film leakage current characteristic of the capacitor can be improved, and malfunction of the semiconductor device can be prevented.
이하, 본 발명의 실시예에 의한 반도체 장치의 커패시터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다.Hereinafter, a capacitor of a semiconductor device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제 3의 층이 개재되어 질 수도 있다.However, embodiments of the present invention can be modified in many different forms, the scope of the invention should not be construed as limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the thicknesses of layers or regions are exaggerated for clarity. In the drawings like reference numerals refer to like elements. In addition, where a layer is described as being "top" of another layer or substrate, the layer may be directly on top of the other layer or substrate, with a third layer intervening therebetween.
첨부된 도면들 중, 도 2는 본 발명의 실시예에 의한 반도체 장치의 커패시터 단면도이고, 도 3 내지 도 9는 본 발명의 실시예에 의한 반도체 장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.2 is a cross-sectional view of a capacitor of a semiconductor device according to an embodiment of the present invention, and FIGS. 3 to 9 are steps illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
구체적으로, 도 3은 확산 장벽층을 형성하는 단계를 나타낸 도면이다. 도 4는 제1 유전막을 형성하는 단계를 나타낸 도면이다. 도 5는 제1 결정질 유전막을 형성하는 단계이다. 도 6은 비정질층을 형성하는 단계를 나타낸 도면이다. 도 7은 제2 유전막을 형성하는 단계를 나타낸 도면이다. 도 8은 제2 결정질 유전막을 형성하는 단계를 나타낸 도면이다. 도 9는 상부전극을 형성하는 단계를 나타낸 도면이다.Specifically, FIG. 3 illustrates a step of forming a diffusion barrier layer. 4 is a diagram illustrating a step of forming a first dielectric layer. 5 is a step of forming a first crystalline dielectric film. 6 illustrates a step of forming an amorphous layer. 7 is a diagram illustrating a step of forming a second dielectric layer. 8 is a diagram illustrating a step of forming a second crystalline dielectric layer. 9 is a view illustrating a step of forming an upper electrode.
도 2를 참조하면, 반도체 기판(40) 상에 층간 절연막(42)이 형성되어 있고, 상기 층간 절연막(42)에 상기 반도체 기판(40)이 노출되는 콘택홀(44)이 형성되어 있다. 도면에 도시되어 있지 않지만, 상기 층간 절연막(42)과 상기 반도체 기판(40) 사이에 트랜지스터와 같은 반도체 소자가 존재할 수 있다. 상기 콘택홀(44)을 통해서 상기 반도체 기판(40)과 접촉되는 하부전극(46)이 상기 층간 절연막(42) 상에 존재한다. 상기 하부전극(46)은 전도성 물질막이다.Referring to FIG. 2, an interlayer insulating layer 42 is formed on the semiconductor substrate 40, and a contact hole 44 through which the semiconductor substrate 40 is exposed is formed in the interlayer insulating layer 42. Although not illustrated, a semiconductor device such as a transistor may exist between the interlayer insulating layer 42 and the semiconductor substrate 40. The lower electrode 46, which is in contact with the semiconductor substrate 40 through the contact hole 44, is present on the interlayer insulating layer 42. The lower electrode 46 is a conductive material film.
예를 들면, 상기 하부전극(46)은 실리콘막, 금속막, 금속 질화막 및 금속 산화막으로 이루어진 군중 선택된 어느 하나이다. 바람직하게는 상기 하부전극(46)은 각각 폴리 실리콘막 및 티타늄 나이트라이드막(TiN)이다.For example, the lower electrode 46 is any one selected from the group consisting of a silicon film, a metal film, a metal nitride film, and a metal oxide film. Preferably, the lower electrode 46 is a polysilicon film and a titanium nitride film TiN, respectively.
상기 하부전극(46) 상에 확산 장벽층(48)이 형성되어 있다. 상기 확산 장벽층(48)은 상기 확산 장벽층(48) 상에 있는 제1 결정질 유전막(50a)의 구성 성분이 상기 하부전극(46)으로 확산되는 것을 방지하는 막이다. 상기 확산 장벽층(48)은 상기 제1 결정질 유전막(50a)이 형성되기 전에 상기 하부전극(46)의 표면을 전처리하는 공정에 의해 형성되므로 전처리막이기도 하다. 상기 확산 장벽층(48)은 RTN막, RTO막, 실리콘 나이트라이드막(SiNX), 실리콘 산화막(SiOX) 및 실리콘 산화 질화막(SiOXNY)으로 이루어진 군중 선택된 어느 하나이다.A diffusion barrier layer 48 is formed on the lower electrode 46. The diffusion barrier layer 48 is a film that prevents the components of the first crystalline dielectric film 50a on the diffusion barrier layer 48 from diffusing to the lower electrode 46. The diffusion barrier layer 48 is also a pretreatment film because it is formed by a process of pretreating the surface of the lower electrode 46 before the first crystalline dielectric film 50a is formed. The diffusion barrier layer 48 is any one selected from the group consisting of an RTN film, an RTO film, a silicon nitride film (SiN X ), a silicon oxide film (SiO X ), and a silicon oxynitride film (SiO X N Y ).
상기 확산 장벽층(48) 상에 다층 유전막(56)이 존재한다. 상기 다층 유전막(56)은 중간에 비정질층(52)이 존재한다. 상기 비정질층(52)과 상기 하부전극(46) 사이에 상기 제1 결정질 유전막(50a)이 존재한다. 상기 제1 결정질 유전막(50a)은 유전율이 큰 결정질 유전막이다. 예를 들면, 상기 제1 결정질 유전막(50a)은 탄탈륨 산화막, BST막 및 PZT막으로 이루어진 군중 선택된 어느 하나이다. 바람직하게는 오산화 이탄탈륨막(Ta2O5)이다. 상기 비정질층(52) 위에 제2 결정질 유전막(54a)이 존재한다. 상기 제2 결정질 유전막(54a)은 상기 제1 결정질 유전막(50a)과 동일한 유전막인 것이 바람직하나, 다른 유전막일 수도 있다. 상기 비정질층(52)은 상기 제1 및 제2 결정질 유전막(50a, 54a)보다 결정화 온도가 높은 물질층이다. 또한, 상기 비정질층(52)은 상기 제2 결정질 유전막(54a)에 형성되는 보이드(void)가 상기 제1 결정질 유전막(50a)으로 번지는 것을 방지하는 장벽층 역할을 하며 실리콘 나이트라이드(SiNX), 실리콘 산화막(SiOX), 실리콘 산화 질화막(SiOXNY) 및 알루미늄 산화막(Al2O3)으로 이루어진 군중 선택된 어느 하나이다. 상기 비정질층(52)의 두께는 30Å이하인 것이 바람직하다.A multilayer dielectric film 56 is present on the diffusion barrier layer 48. The multilayer dielectric layer 56 has an amorphous layer 52 therebetween. The first crystalline dielectric film 50a exists between the amorphous layer 52 and the lower electrode 46. The first crystalline dielectric film 50a is a crystalline dielectric film having a high dielectric constant. For example, the first crystalline dielectric film 50a is any one selected from the group consisting of a tantalum oxide film, a BST film, and a PZT film. Preferably phosphorus pentoxide peat thallium film (Ta 2 O 5). A second crystalline dielectric film 54a is present on the amorphous layer 52. The second crystalline dielectric layer 54a is preferably the same dielectric layer as the first crystalline dielectric layer 50a, but may be another dielectric layer. The amorphous layer 52 is a material layer having a higher crystallization temperature than the first and second crystalline dielectric layers 50a and 54a. In addition, the barrier layer serves to the amorphous layer 52 is to prevent a void (void) formed in the second crystalline dielectric layer (54a) from spreading said in a first crystalline dielectric layer (50a) and silicon nitride (SiN X ), A silicon oxide film (SiO X ), a silicon oxynitride film (SiO X N Y ), and an aluminum oxide film (Al 2 O 3 ). It is preferable that the thickness of the amorphous layer 52 is 30 kPa or less.
상기 다층 유전막(56) 상에 상부전극(58)이 존재한다. 상기 상부전극(58)은 티타늄 나이트라이드막(TiN)이 바람직하나 이외에도 다른 도전성 물질막일 수 있다. 예를 들면, 상기 상부전극(58)은 실리콘막, 금속막, 금속 질화막 및 금속 산화막으로 이루어진 군중 선택된 어느 하나이다. 바람직하게는 상기 상부전극(58)은 티타늄 나이트라이드막(TiN)이다.An upper electrode 58 is present on the multilayer dielectric layer 56. The upper electrode 58 is preferably a titanium nitride film TiN but may be another conductive material film. For example, the upper electrode 58 is any one selected from the group consisting of a silicon film, a metal film, a metal nitride film, and a metal oxide film. Preferably, the upper electrode 58 is a titanium nitride film TiN.
이와 같이 본 발명의 실시예에 의한 반도체 장치의 커패시터는 큰 유전율을 갖는 두 결정질 유전막들 사이에 비정질층이 존재하는 다층 유전막을 구비하고 있다. 따라서, 상기 비정질층의 어느 한 쪽에 존재하는 결정질 유전막에 포함된 결함이 상기 비정질층의 다른 쪽에 존재하는 결정질 유전막으로 번지는 것이 방지된다. 이 결과, 커패시터의 유전막 특성이 개선되어 반도체 장치가 오동작 되는 것을 방지할 수 있다.As described above, the capacitor of the semiconductor device according to the embodiment of the present invention includes a multilayer dielectric film in which an amorphous layer exists between two crystalline dielectric films having a large dielectric constant. Therefore, the defect contained in the crystalline dielectric film present on either side of the amorphous layer is prevented from spreading to the crystalline dielectric film present on the other side of the amorphous layer. As a result, the dielectric film characteristics of the capacitor can be improved to prevent the semiconductor device from malfunctioning.
계속해서, 상술한 본 발명의 실시예에 의한 반도체 장치의 커패시터의 제조방법을 설명한다.Subsequently, a method of manufacturing a capacitor of the semiconductor device according to the embodiment of the present invention described above will be described.
도 3을 참조하면, 반도체 기판(40) 상에 층간 절연막(42)을 형성한다. 상기 층간 절연막(42)에 상기 반도체 기판(40)이 노출되는 콘택홀(44)을 형성한다. 상기 층간 절연막(42)과 상기 반도체 기판(40) 사이에 트랜지스터와 같은 기본 반도체 소자를 형성한다. 상기 층간 절연막(42) 상에 상기 콘택홀(44)을 채우는 하부전극(46)을 형성한다. 상기 하부전극(46)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 하지만, 이외의 다른 전도성 물질막으로 형성할 수 있다. 예를 들면, 상기 하부 전극(46)은 실리콘막, 금속막, 금속 질화막 및 금속 산화막으로 이루어진 군중 선택된 어느 하나로 형성할 수도 있다.Referring to FIG. 3, an interlayer insulating layer 42 is formed on the semiconductor substrate 40. A contact hole 44 through which the semiconductor substrate 40 is exposed is formed in the interlayer insulating layer 42. A basic semiconductor device, such as a transistor, is formed between the interlayer insulating film 42 and the semiconductor substrate 40. A lower electrode 46 is formed on the interlayer insulating layer 42 to fill the contact hole 44. The lower electrode 46 is preferably formed of a polysilicon film. However, other conductive material films may be formed. For example, the lower electrode 46 may be formed of any one selected from a group consisting of a silicon film, a metal film, a metal nitride film, and a metal oxide film.
상기 하부전극(46) 상에 확산 장벽층(48)을 형성한다. 상기 확산 장벽층(48)은 상기 하부전극(46)의 표면을 전처리함으로써 형성되는 물질층이다. 상기 확산 장벽층은(48)은 RTN막, RTO막, 실리콘 나이트라이드막(SiNX), 실리콘 산화막(SiOX) 및 실리콘 산화 질화막(SiOXNY)으로 이루어진 군중 선택된 어느 하나로 형성한다. 이때, 상기 확산 장벽층(48)이 RTN막일 때, 상기 확산 장벽층(48)은 암모니아(NH3) 분위기와 500℃∼900℃ 정도의 온도에서 형성하는 것이 바람직하다. 또한, 상기 확산 장벽층(48)이 상기 RTO막일 때, 상기 확산 장벽층(48)은 산소(O2), 아산화 질소(N2O) 등의 분위기와 500℃∼900℃정도의 온도에서 형성하는 것이 바람직하다. 이 과정에서 활성화 에너지를 낮추기 위해 플라즈마가 사용될 수도 있다.A diffusion barrier layer 48 is formed on the lower electrode 46. The diffusion barrier layer 48 is a material layer formed by pretreating the surface of the lower electrode 46. The diffusion barrier layer 48 is formed of any one selected from an RTN film, an RTO film, a silicon nitride film (SiN X ), a silicon oxide film (SiO X ), and a silicon oxynitride film (SiO X N Y ). In this case, when the diffusion barrier layer 48 is an RTN film, the diffusion barrier layer 48 is preferably formed at an ammonia (NH 3 ) atmosphere and at a temperature of about 500 ° C to 900 ° C. In addition, when the diffusion barrier layer 48 is the RTO film, the diffusion barrier layer 48 is formed at an atmosphere of oxygen (O 2 ), nitrous oxide (N 2 O), and the like at a temperature of about 500 ° C. to 900 ° C. It is desirable to. In this process, plasma may be used to lower the activation energy.
도 4를 참조하면, 상기 확산 장벽층(48) 상에 제1 유전막(50)을 형성한다. 상기 제1 유전막(50)은 큰 유전율을 갖는 유전막으로 형성한다. 예를 들면, 탄탈륨 산화막, BST막 및 PZT막으로 이루어진 군중 선택된 어느 하나로 형성할 수 있다. 그러나, 오산화 이탄탈륨막(Ta2O5)으로 형성하는 것이 바람직하다. 이때, 상기 제1 유전막(50)은 소오스 가스로서 펜타 에톡시 탄탈륨(Penta Ethoxy Tantalum, Ta(OC2H5)5) 또는 오염화 탄탈륨(TaCl5)등과 같은 유기 금속을 사용한다. 이와 같은 소오스 가스는 기체상태로 전환 된 후, 운반가스에 실려 반응챔버 안쪽 또는 입구까지 운반된다. 그리고 반응가스인 산소가스(O2)와 반응된다. 이 결과, 상기 하부전극(46) 상에 상기 제1 유전막(50)형성된다. 상기 제1 유전막(50)은 350℃∼550℃ 사이의 온도에서 형성된다. 또한, 상기 제1 유전막(50)은 100밀리 토르(mTorr) 이상의 압력하에서 형성된다.Referring to FIG. 4, a first dielectric layer 50 is formed on the diffusion barrier layer 48. The first dielectric layer 50 is formed of a dielectric layer having a large dielectric constant. For example, it can be formed by any one selected from the group consisting of a tantalum oxide film, a BST film, and a PZT film. However, it is preferable to form the pentoxide peat thallium film (Ta 2 O 5). In this case, the first dielectric layer 50 uses an organic metal such as penta ethoxy tantalum (Ta (OC 2 H 5) 5) or tantalum chloride (TaCl 5) as a source gas. The source gas is converted into a gaseous state and then carried in a carrier gas to the inside of the reaction chamber or to the inlet. And it is reacted with the reaction gas of oxygen gas (O 2). As a result, the first dielectric layer 50 is formed on the lower electrode 46. The first dielectric film 50 is formed at a temperature between 350 ° C and 550 ° C. In addition, the first dielectric layer 50 is formed under a pressure of 100 milliTorr or more.
일반적으로, 상기 제1 유전막(50)이 상기 탄탈륨 산화막인 경우, 상기 탄탈륨 산화막의 유전율은 상기 탄탈륨 산화막의 물질 상태가 비정질일 때보다 결정질 일 때 더 크다. 그런데, 상기 제1 유전막(50)은 형성된 후, 비정질 상태를 유지한다. 따라서, 상기 제1 유전막(50)의 물질상태를 결정질로 전환시킬 필요가 있다. 이를 위해, 산소, 아산화 질소등과 같이 산소를 포함하는 가스분위기와 600℃이상의 온도에서 소정의 시간 동안 상기 제1 유전막(50)을 어닐링한다. 이와 같은 결정화는 비활성가스 분위기 또는 진공 상태에서 진행할 수도 있다. 이 결과, 도 5에 도시한 바와 같이, 상기 제1 유전막(50)은 제1 결정질 유전막(50a)으로 전환된다.In general, when the first dielectric film 50 is the tantalum oxide film, the dielectric constant of the tantalum oxide film is larger when the material state of the tantalum oxide film is crystalline than when the material state of the tantalum oxide film is amorphous. However, after the first dielectric layer 50 is formed, it maintains an amorphous state. Therefore, it is necessary to convert the material state of the first dielectric film 50 to crystalline. To this end, the first dielectric film 50 is annealed for a predetermined time at a temperature of 600 ° C. and a gas atmosphere containing oxygen such as oxygen and nitrous oxide. Such crystallization may proceed in an inert gas atmosphere or in a vacuum. As a result, as shown in FIG. 5, the first dielectric film 50 is converted into the first crystalline dielectric film 50a.
도 6을 참조하면, 상기 제1 결정질 유전막(50a) 상에 비정질층(52)을 형성한다. 상기 비정질층(52)은 상기 제1 결정질 유전막(50a) 및 하기 제2 결정질 유전막(도 8의 54a)보다 결정화 온도가 높은 물질층으로 형성한다. 예를 들면, 실리콘 나이트라이드(SiNX), 실리콘 산화막(SiOX), 실리콘 산화 질화막(SiOXNY) 및 알루미늄 산화막(Al2O3)으로 이루어진 군중 선택된 어느 하나로 형성한다. 이와 같은 비정질층은 CVD방법으로 형성하되, 그 두께가 30Å를 넘지 않게 형성한다.Referring to FIG. 6, an amorphous layer 52 is formed on the first crystalline dielectric film 50a. The amorphous layer 52 is formed of a material layer having a higher crystallization temperature than the first crystalline dielectric film 50a and the second crystalline dielectric film (54a in FIG. 8). For example, it is formed of one selected from the group consisting of silicon nitride (SiN X ), silicon oxide film (SiO X ), silicon oxynitride film (SiO X N Y ), and aluminum oxide film (Al 2 O 3 ). Such an amorphous layer is formed by a CVD method, the thickness of which is not more than 30 GPa.
도 7을 참조하면, 상기 비정질층(52) 상에 제2 유전막(54)을 형성한다. 상기 제2 유전막(54)은 상기 제1 유전막(50)과 동일한 물질막으로 형성하는 것이 바람직하다. 하지만, 상기 제2 유전막(54)은 상기 제1 유전막(50)외에 다른 유전막으로 형성할 수도 있다. 이 경우, 상기 제2 유전막(54)은 상기 비정질층(52)보다 결정화 온도가 낮은 물질층임을 명심해야 한다.Referring to FIG. 7, a second dielectric layer 54 is formed on the amorphous layer 52. The second dielectric layer 54 may be formed of the same material layer as the first dielectric layer 50. However, the second dielectric layer 54 may be formed of a dielectric layer other than the first dielectric layer 50. In this case, it should be noted that the second dielectric layer 54 is a material layer having a lower crystallization temperature than the amorphous layer 52.
상기 제1 유전막(50)과 마찬가지로 상기 제2 유전막(54)도 비정질 상태로 형성된다. 따라서, 유전율을 높이기 위해선 상기 제2 유전막(54)을 결정화 시키는 것이 바람직하다. 상기한 바와 같이, 상기 제2 유전막(54)은 상기 제1 유전막(50)과 동일한 물질막으로 형성하는 것이 바람직하므로, 상기 제2 유전막(54)은 상기 제1 유전막(50)을 결정화시키는 방법에 따라 결정화시키는 것이 바람직하다. 그러나, 상기 제2 유전막(54)이 상기 제1 유전막(50)과 다른 물질막으로 형성되는 경우 상기 제2 유전막(54)의 결정화 방법은 상기 제1 유전막(50)의 결정화 방법과 다를 수 있다.Like the first dielectric layer 50, the second dielectric layer 54 is formed in an amorphous state. Therefore, in order to increase the dielectric constant, it is preferable to crystallize the second dielectric layer 54. As described above, since the second dielectric layer 54 is preferably formed of the same material layer as the first dielectric layer 50, the second dielectric layer 54 may crystallize the first dielectric layer 50. It is preferable to crystallize accordingly. However, when the second dielectric layer 54 is formed of a material layer different from that of the first dielectric layer 50, the crystallization method of the second dielectric layer 54 may be different from the crystallization method of the first dielectric layer 50. .
이 결과, 도 8에 도시한 바와 같이, 상기 비정질층(52) 상에 제2 결정질 유전막(54a)이 형성되고, 상기 확산 장벽층(48) 상에 상기 제1 결정질 유전막(50a), 상기 비정질층(52) 및 상기 제2 결정질 유전막(54a)으로 이루어지는 다층 유전막(56)이 형성된다. 상기 제2 결정질 유전막(54a)은 상기 비정질층(52) 때문에 상기 제1 결정질 유전막(50a)과 다른 결정계를 갖는다.As a result, as shown in FIG. 8, a second crystalline dielectric film 54a is formed on the amorphous layer 52, and the first crystalline dielectric film 50a and the amorphous film are formed on the diffusion barrier layer 48. A multilayer dielectric film 56 composed of a layer 52 and the second crystalline dielectric film 54a is formed. The second crystalline dielectric film 54a has a crystal system different from that of the first crystalline dielectric film 50a because of the amorphous layer 52.
도 9를 참조하면, 상기 제2 결정질 유전막(54a) 상에 상부전극(58)이 형성된다. 상기 상부전극(58)은 상기 하부전극(46)과 동일한 도전성 물질막으로 형성하는 것이 바람직하다. 하지만, 상기 하부전극(46)을 형성하는 도전성 물질막과 다른 도전성 물질막으로 형성할 수 있다. 예컨대 상기 하부전극(46)은 폴리 실리콘층으로 형성하고 상기 상부 전극(58)은 티타늄 나이트라이드막으로 형성할 수 있다.9, an upper electrode 58 is formed on the second crystalline dielectric layer 54a. The upper electrode 58 is preferably formed of the same conductive material film as the lower electrode 46. However, it may be formed of a conductive material film different from the conductive material film forming the lower electrode 46. For example, the lower electrode 46 may be formed of a polysilicon layer, and the upper electrode 58 may be formed of a titanium nitride layer.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical idea of the present invention.
이와 같이, 본 발명에 의한 반도체 장치의 커패시터 및 그 제조방법은 상부전극과 하부전극 사이에 다층 유전막이 형성되어 있되, 그 중간층에 비정질층이 형성되어 있다. 따라서, 상기 비정질층 상에 형성된 유전막에 보이드와 같은 결함이 형성되더라도, 이러한 결함이 상기 비정질층 아래에 형성된 유전막 및 하부전극에 까지 퍼지는 것을 방지할 수 있다. 따라서, 커패시터의 유전막 누설전류 특성이 개선될 수 있고, 반도체 장치가 오동작되는 것이 방지될 수 있다.As described above, in the capacitor and the method of manufacturing the semiconductor device according to the present invention, a multilayer dielectric film is formed between the upper electrode and the lower electrode, but an amorphous layer is formed in the intermediate layer. Therefore, even if defects such as voids are formed in the dielectric film formed on the amorphous layer, it is possible to prevent such defects from spreading to the dielectric film and the lower electrode formed under the amorphous layer. Therefore, the dielectric film leakage current characteristic of the capacitor can be improved, and malfunction of the semiconductor device can be prevented.
Claims (22)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980027317A KR100269332B1 (en) | 1998-07-07 | 1998-07-07 | Capacitor of a semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980027317A KR100269332B1 (en) | 1998-07-07 | 1998-07-07 | Capacitor of a semiconductor device and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000007802A KR20000007802A (en) | 2000-02-07 |
| KR100269332B1 true KR100269332B1 (en) | 2000-10-16 |
Family
ID=19543366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980027317A KR100269332B1 (en) | 1998-07-07 | 1998-07-07 | Capacitor of a semiconductor device and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100269332B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100947064B1 (en) | 2003-08-13 | 2010-03-10 | 삼성전자주식회사 | Capacitor of semiconductor device and memory device having the same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100618683B1 (en) * | 2000-06-01 | 2006-09-06 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor in semiconductor memory divice |
| KR100680464B1 (en) * | 2000-06-28 | 2007-02-08 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| US6465297B1 (en) * | 2000-10-05 | 2002-10-15 | Motorola, Inc. | Method of manufacturing a semiconductor component having a capacitor |
| KR100444303B1 (en) * | 2001-12-31 | 2004-08-16 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
| KR100464650B1 (en) * | 2002-04-23 | 2005-01-03 | 주식회사 하이닉스반도체 | Capacitor of semiconductor device having dual dielectric layer structure and method for fabricating the same |
| KR20030085822A (en) * | 2002-05-02 | 2003-11-07 | 주성엔지니어링(주) | Method of fabricating capacitor for use in semiconductor device |
| JP4563655B2 (en) * | 2003-04-23 | 2010-10-13 | 株式会社日立製作所 | Semiconductor device and manufacturing method thereof |
| KR100541551B1 (en) | 2003-09-19 | 2006-01-10 | 삼성전자주식회사 | Analog capacitor having at least 3 layers of high-k dielectric layers and method of fabricating the same |
-
1998
- 1998-07-07 KR KR1019980027317A patent/KR100269332B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100947064B1 (en) | 2003-08-13 | 2010-03-10 | 삼성전자주식회사 | Capacitor of semiconductor device and memory device having the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000007802A (en) | 2000-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100419921B1 (en) | TA205 Dielectric layer formation method | |
| KR20010063450A (en) | Method of manufacturing a capacitor in a semiconductor device | |
| US7741671B2 (en) | Capacitor for a semiconductor device and manufacturing method thereof | |
| KR100269332B1 (en) | Capacitor of a semiconductor device and method for fabricating the same | |
| KR100292689B1 (en) | Capacitor and Formation Method | |
| KR100252055B1 (en) | Semiconductor device including capacitor and manufacturing method thereof | |
| KR100358069B1 (en) | Method of manufacturing a capacitor in a semiconductor device | |
| US6495414B2 (en) | Method for manufacturing capacitor in semiconductor device | |
| KR100275330B1 (en) | Method of fabricating capacitor of semiconductor device | |
| JP2001053255A (en) | Manufacture of capacitor of semiconductor memory element | |
| KR100422596B1 (en) | Method for fabricating capacitor | |
| KR100513804B1 (en) | Method of manufacturing capacitor for semiconductor device | |
| KR100503961B1 (en) | Method of manufacturing a capacitor | |
| KR100594207B1 (en) | Method for forming thin film using atomic layer deposition | |
| KR100382610B1 (en) | Method for forming of capacitor the cell used high-integrated DRAM | |
| KR100414868B1 (en) | Method for fabricating capacitor | |
| KR100325428B1 (en) | a method of forming a tantalum oxide containing capacitor | |
| KR100293722B1 (en) | Capacitor manufacturing method having BST dielectric film formed from liquid organometallic raw material | |
| KR20000004350A (en) | Capacitor of dram devices and method thereof | |
| KR100434708B1 (en) | Method for forming capacitor of semiconductor device | |
| US6653197B2 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100386450B1 (en) | Method for forming of capacitor in semiconductor | |
| US6716717B2 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100404481B1 (en) | Method for manufacturing capacitor semiconductor device | |
| KR100265345B1 (en) | Method for fabricating high dielectric capacitor of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |