KR100293722B1 - Capacitor manufacturing method having BST dielectric film formed from liquid organometallic raw material - Google Patents

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Abstract

본 발명은 캐패시터의 유전막으로 이용되는 (Ba,Sr)TiO3박막의 특성을 향상시킬 수 있으며, 비교적 저온에서 박막 형성 공정을 실시할 수 있는, 액체 유기금속 원료로 형성되는 비에스티((Ba,Sr)TiO3) 유전막을 갖는 캐패시터 제조 방법에 관한 것으로, Ba, Sr 및 Ti 유기금속 원료들 사이의 반응성 및 분해성이 유사한 액체 유기금속 원료인 Ba(C14H25O4)2, Sr(C14H25O4)2및 Ti(C6H12O2)(C11H19O2)2를 소오스로 사용하고, 350 ℃ 내지 500 ℃의 온도 조건에서 (Ba,Sr)TiO3박막을 형성하는 것을 특징으로 한다.The present invention can improve the properties of the (Ba, Sr) TiO 3 thin film used as the dielectric film of the capacitor, and can be formed of a liquid organic metal raw material which can be subjected to a thin film formation process at a relatively low temperature. Sr) TiO 3 ) A method for manufacturing a capacitor having a dielectric film, wherein Ba (C 14 H 25 O 4 ) 2 , Sr (C 14 H 25 O 4 ) 2 and Ti (C 6 H 12 O 2 ) (C 11 H 19 O 2 ) 2 were used as the source, and a (Ba, Sr) TiO 3 thin film was formed at a temperature of 350 ° C. to 500 ° C. It is characterized by forming.

Description

액체 유기금속 원료로 형성되는 비에스티 유전막을 갖는 캐패시터 제조 방법Capacitor manufacturing method having BST dielectric film formed from liquid organometallic raw material

본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 액체 유기금속 원료로 형성되는 비에스티((Ba,Sr)TiO3) 유전막을 갖는 캐패시터(capacitor) 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a method of manufacturing a capacitor having a biesti ((Ba, Sr) TiO 3 ) dielectric film formed of a liquid organometallic raw material.

반도체 소자의 집적도가 향상됨에 따라 기가 비트(Giga bit) DRAM(dynamic random access memory)과 같이 셀 크기가 작은 소자에서는 캐패시터의 하부전극을 저장노드(storage node) 형태로 형성하고, 단순 적층(stack) 구조를 이루도록 함으로써 면적증가를 방지하며 충분한 정전용량(capacitance)을 확보하기 위하여 SrTiO3와 (Ba,Sr)TiO3등과 같은 유전막을 사용한다.As the degree of integration of semiconductor devices increases, the lower electrode of the capacitor is formed in the form of a storage node in a device having a small cell size, such as a giga bit dynamic random access memory (DRAM), and a simple stack. In order to achieve a structure, an increase in area and a sufficient capacitance are used, and dielectric films such as SrTiO 3 and (Ba, Sr) TiO 3 are used.

단순 적층 구조를 형성하기 위해서는 단차피복성이 우수한 MOCVD(metal organic chemical vapor deposition) 방법으로 유전막 등을 증착하는 것이 필요하며, 하부전극과 폴리실리콘 플러그(polysilicon plug)와의 반응 및 산화를 억제하기 위하한 확산방지막의 열적 안정성을 위하여 저온에서 유전막을 증착하는 기술이 필요한 실정이다.In order to form a simple laminated structure, it is necessary to deposit a dielectric film by a metal organic chemical vapor deposition (MOCVD) method having excellent step coverage, and to suppress the oxidation and reaction between the lower electrode and the polysilicon plug. There is a need for a technique for depositing a dielectric film at low temperature for thermal stability of the diffusion barrier.

일반적으로 (Ba,Sr)TiO3유전막 형성은, 고체 유기금속 원료인 Ba(C11H19O2)2(C10H22O5), Ba(C11H19O2)2(C9H23N3), Sr(C11H19O2)2(C10H22O5), Ba(C11H19O2)2(C9H23N3), Ti(OC3H7)2(C11H19O2)2를이용하는데, 단차피복성이 우수하도록 하기 위하여 400 ℃ 내지 500 ℃의 기판온도에서 증착을 실시한다.In general, (Ba, Sr) TiO 3 dielectric film formation is performed by Ba (C 11 H 19 O 2 ) 2 (C 10 H 22 O 5 ), Ba (C 11 H 19 O 2 ) 2 (C 9) H 23 N 3 ), Sr (C 11 H 19 O 2 ) 2 (C 10 H 22 O 5 ), Ba (C 11 H 19 O 2 ) 2 (C 9 H 23 N 3 ), Ti (OC 3 H 7 ) 2 (C 11 H 19 O 2 ) 2 , which is deposited at a substrate temperature of 400 ° C. to 500 ° C. in order to provide excellent step coverage.

그러나, 상기와 같은 유기금속 원료를 사용하는 증착조건에서 기판 상에 형성되는 박막의 두께 및 조성 균일도가 양호하지 않으며, 표면에 0.2 ㎛ 크기의 덩어리(hump)가 발생하여 실제 소자에 적용할 수 없는 단점이 있다. 이러한 현상은 기상 및 기판 상에서 Ba, Sr 및 Ti 유기금속 원료들 사이의 반응성 및 분해성이 상이하기 때문에 일어나는 것으로, 압력, 온도 등의 여러 가지 공정 변수를 변화시킨 조건에서는 특성 향상을 이루지 못하는 문제점이 있다.However, the thickness and composition uniformity of the thin film formed on the substrate are not good under the deposition conditions using the organometallic raw materials as described above, and a 0.2 μm sized bump is generated on the surface and thus cannot be applied to the actual device. There are disadvantages. This phenomenon occurs because the reactivity and degradability between Ba, Sr, and Ti organometallic raw materials on the gas phase and the substrate are different, and there is a problem in that the characteristics cannot be improved under various conditions such as pressure and temperature. .

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 캐패시터의 유전막으로 이용되는 (Ba,Sr)TiO3박막의 특성을 향상시킬 수 있으며, 비교적 저온에서 박막 형성 고정을 실시할 수 있는, 액체 유기금속 원료로 형성되는 비에스티((Ba,Sr)TiO3) 유전막을 갖는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems can improve the characteristics of the (Ba, Sr) TiO 3 thin film used as the dielectric film of the capacitor, and the liquid organic metal that can be fixed to form the film at a relatively low temperature SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a capacitor having a bis ((Ba, Sr) TiO 3 ) dielectric film formed of a raw material.

도1 내지 도5는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 공정 단면도1 to 5 are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

도6a는 종래기술에 따라 형성된 BST 박막 표면을 보이는 SEM 사진6A is a SEM photograph showing a BST thin film surface formed according to the prior art.

도6b는 본 발명의 일실시예에 따라 형성된 BST 박막 표면을 보이는 SEM 사진Figure 6b is a SEM photograph showing the surface of the BST thin film formed in accordance with an embodiment of the present invention

* 도면의 주요 부분에 대한 도면 부호의 설명* Explanation of reference numerals for the main parts of the drawings

1: 반도체 기판 2: 절연막1: semiconductor substrate 2: insulating film

3: 폴리실리콘 플러그 4: Ti막3: polysilicon plug 4: Ti film

5: TiN막 6: 상부전극5: TiN film 6: upper electrode

7: (Ba,Sr)TiO3막 8: 상부전극7: (Ba, Sr) TiO 3 film 8: upper electrode

10: 산화방지 패턴10: Antioxidation pattern

상기 목적을 달성하기 위한 본 발명은 반도체 장치의 캐패시터 제조 방법에 있어서, 캐패시터의 하부전극을 형성하는 제1 단계; 상기 하부전극 상에 액체 유기금속 원료인 Ba(C14H25O4)2, Sr(C14H25O4)2및 Ti(C6H12O2)(C11H19O2)2를 소오스로 사용하여 MOCVD(metal organic chemical vapor deposition)으로 (Ba,Sr)TiO3박막을 형성하는 제2 단계; 및 상기 (Ba,Sr)TiO3박막 상에 상부전극을 형성하는 제3 단계를 포함하는 반도체 장치의 캐패시터 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method comprising: forming a lower electrode of a capacitor; Ba (C 14 H 25 O 4 ) 2 , Sr (C 14 H 25 O 4 ) 2, and Ti (C 6 H 12 O 2 ) (C 11 H 19 O 2 ) 2 , which are liquid organic metal raw materials, are formed on the lower electrode. A second step of forming a (Ba, Sr) TiO 3 thin film by metal organic chemical vapor deposition (MOCVD) using as a source; And a third step of forming an upper electrode on the (Ba, Sr) TiO 3 thin film.

본 발명은 Ba, Sr 및 Ti 유기금속 원료들 사이의 반응성 및 분해성이 유사한 액체 유기금속 원료인 Ba(C14H25O4)2, Sr(C14H25O4)2및 Ti(C6H12O2)(C11H19O2)2를 소오스로 사용하고, 350 ℃ 내지 500 ℃의 온도조건에서 (Ba,Sr)TiO3박막을 형성하는 것을 특징으로 한다.The present invention provides liquid organometallic raw materials Ba (C 14 H 25 O 4 ) 2 , Sr (C 14 H 25 O 4 ) 2 and Ti (C 6 ), which are liquid organometallic raw materials having similar reactivity and degradability between Ba, Sr and Ti organometallic raw materials. H 12 O 2 ) (C 11 H 19 O 2 ) 2 is used as a source, and a (Ba, Sr) TiO 3 thin film is formed under a temperature condition of 350 ° C. to 500 ° C.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도1 내지 도5는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 공정 단면도이다.1 to 5 are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

먼저, 도1에 도시한 바와 같이 반도체 기판(1) 상에 형성된 절연막(2)을 선택적으로 제거하여 반도체 기판(1)을 노출시키는 콘택홀을 형성하고, 전체 구조 상에 500 Å 내지 3000 Å 두께의 폴리실리콘막을 화학기상증착법(chemical vapor deposition)으로 형성한 후, 폴리실리콘막을 전면식각하여 콘택홀 내부에만 폴리실리콘막이 남도록 함으로써 반도체 기판(1)과 캐패시터의 하부전극을 연결시키기 위한 폴리실리콘 플러그(3)를 형성한다.First, as shown in FIG. 1, a contact hole for exposing the semiconductor substrate 1 is formed by selectively removing the insulating film 2 formed on the semiconductor substrate 1, and has a thickness of 500 kV to 3000 kV over the entire structure. A polysilicon film formed by chemical vapor deposition, and then etched the polysilicon film so that the polysilicon film remained only in the contact hole, thereby connecting the polysilicon plug to the lower electrode of the capacitor 1 3) form.

다음으로, 도2에 도시한 바와 같이 전체 구조 상에 100 Å 내지 1000 Å 두께의 Ti막(4) 및 200 Å 내지 2000 Å 두께의 TiN막(5)을 증착하고, TiN막(5) 및 Ti막(4)을 선택적으로 식각하여, 확산방지 패턴(10)을 형성한다.Next, as shown in Fig. 2, a Ti film 4 having a thickness of 100 mW to 1000 mW and a TiN film 5 having a thickness of 200 mW to 2000 mW are deposited on the entire structure, and the TiN film 5 and Ti are deposited. The film 4 is selectively etched to form the diffusion barrier pattern 10.

다음으로, 도3에 도시한 바와 같이 전체 구조 상에 500 Å 내지 5000 Å 두께의 Ir막을 형성하고, Ir막을 선택적으로 식각하여 하부전극(6)을 형성한다. 이때, 하부전극(6)은 상기 확산방지 패턴(10)의 측벽을 덮도록 형성된다.Next, as shown in FIG. 3, an Ir film having a thickness of 500 kPa to 5000 kPa is formed on the entire structure, and the bottom electrode 6 is formed by selectively etching the Ir film. In this case, the lower electrode 6 is formed to cover sidewalls of the diffusion barrier pattern 10.

다음으로, 도4에 도시한 바와 같이 상기 하부전극(6) 상에 액체 유기 금속원료인 Ba(C14H25O4)2, Sr(C14H25O4)2및 Ti(C6H12O2)(C11H19O2)2를 소오스로 사용하여, 350 ℃ 내지 500 ℃의 온도조건에서 50 Å 내지 500 Å 두께의 (Ba,Sr)TiO3박막(7)을 MOCVD법으로 형성한다. 이어서, 200 ℃ 내지 500 ℃의 온도에서 1분 내지 20분 동안 N2O 또는 O2를 이용한 플라즈마 처리를 실시하여 (Ba,Sr)TiO3박막(7) 내에 함유된 탄소 등의 불순물을 제거함과 동시에 결정성을 향상시킨다.Next, as shown in FIG. 4, Ba (C 14 H 25 O 4 ) 2 , Sr (C 14 H 25 O 4 ) 2, and Ti (C 6 H), which are liquid organic metal raw materials, are formed on the lower electrode 6. Using 12 O 2 ) (C 11 H 19 O 2 ) 2 as a source, a (Ba, Sr) TiO 3 thin film 7 having a thickness of 50 Pa to 500 Pa at a temperature of 350 ° C. to 500 ° C. was obtained by MOCVD. Form. Subsequently, plasma treatment using N 2 O or O 2 for 1 to 20 minutes at a temperature of 200 ° C. to 500 ° C. removes impurities such as carbon contained in the (Ba, Sr) TiO 3 thin film 7 and At the same time improves crystallinity.

다음으로, 도5에 도시한 바와 같이 상기 (Ba,Sr)TiO3박막(7) 상에 상부전극(8)으로 500 Å 내지 2000 Å 두께의 Ir막을 형성한다. 이어서, 질소, 산소, N2O 또는 이들의 혼합가스 분위기에서 400 ℃ 내지 1000 ℃의 온도로 1분 내지 60분 동안 급속열처리(rapid thermal anneal) 또는 관상 열처리(furnace anneal)를 실시한다.Next, as shown in FIG. 5, an Ir film having a thickness of 500 mV to 2000 mV is formed on the (Ba, Sr) TiO 3 thin film 7 as the upper electrode 8. Subsequently, rapid thermal anneal or tubular anneal is performed for 1 to 60 minutes at a temperature of 400 ° C. to 1000 ° C. in a nitrogen, oxygen, N 2 O or mixed gas atmosphere thereof.

전술한 본 발명의 일실시예에서 상기 확산방지 패턴(10)을 이루는 Ti막(4)을 대신하여 Ta막, W막 또는 Zr막으로 형성할 수도 있으며, TiN막(5)을 대신하여 TaN막, WN막, TiSiN막 또는 TaSiN막을 형성할 수도 있다. 또한, 상기 하부전극(6) 및 상부전극(8)을 Pt 또는 Ru막으로 형성할 수도 있다.In the above-described embodiment of the present invention, a Ta film, a W film, or a Zr film may be formed in place of the Ti film 4 forming the diffusion barrier pattern 10, and a TaN film may be substituted for the TiN film 5. , WN film, TiSiN film or TaSiN film may be formed. In addition, the lower electrode 6 and the upper electrode 8 may be formed of a Pt or Ru film.

도6a는 종래의 (Ba,Sr)TiO3유전막 형성 방법에 따라, 고체 유기금속 원료인 Ba(C11H19O2)2(C10H22O5), Ba(C11H19O2)2(C9H23N3), Sr(C11H19O2)2(C10H22O5), Ba(C11H19O2)2(C9H23N3), Ti(OC3H7)2(C11H19O2)2를이용하여 400 ℃ 내지 500 ℃의 기판온도에서 (Ba,Sr)TiO3유전막을 증착한 결과를 보이는 SEM(scanning electron microscope) 사진이고, 도6b는 본 발명에 따라 Ba(C14H25O4)2, Sr(C14H25O4)2및 Ti(C6H12O2)(C11H19O2)2를 소오스로 사용하고, 350 ℃ 내지 500 ℃의 온도 조건에서 (Ba,Sr)TiO3박막을 증착한 결과를 보이는 SEM 사진이다. 도6a와 도6b의 비교로부터, 본 발명에 따라 형성된 (Ba,Sr)TiO3박막의 표면의 균일도가 종래기술에 따라 형성된 (Ba,Sr)TiO3박막의 균일도보다 양호해짐을 알 수 있다.FIG. 6A illustrates Ba (C 11 H 19 O 2 ) 2 (C 10 H 22 O 5 ) and Ba (C 11 H 19 O 2 as solid organic metal raw materials, according to a conventional (Ba, Sr) TiO 3 dielectric film forming method. ) 2 (C 9 H 23 N 3 ), Sr (C 11 H 19 O 2 ) 2 (C 10 H 22 O 5 ), Ba (C 11 H 19 O 2 ) 2 (C 9 H 23 N 3 ), Ti Scanning electron microscope (SEM) image showing the result of depositing (Ba, Sr) TiO 3 dielectric film at a substrate temperature of 400 ℃ to 500 ℃ using (OC 3 H 7 ) 2 (C 11 H 19 O 2 ) 2 6b shows Ba (C 14 H 25 O 4 ) 2 , Sr (C 14 H 25 O 4 ) 2 and Ti (C 6 H 12 O 2 ) (C 11 H 19 O 2 ) 2 according to the present invention. SEM image showing the result of depositing a (Ba, Sr) TiO 3 thin film at a temperature of 350 ° C. to 500 ° C. Also from a comparison of Figure 6b and 6a, it can be seen that the present invention formed in accordance with (Ba, Sr) (Ba, Sr) becomes better than the uniformity of the TiO 3 thin film, the surface uniformity of the TiO 3 thin film formed according to the prior art.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 액체 유기금속 원료인 Ba(C14H25O4)2, Sr(C14H25O4)2및 Ti(C6H12O2)(C11H19O2)2를 소오스로 사용하여 (Ba,Sr)TiO3박막을 형성함으로써 단차피복성을 보다 향상시킬 수 있고, 박막의 두께 및 균일도와 전기적 특성을향상시킬 수 있다. 또한, 액체 원료를 사용함으로써 종래와 같이 고체 원료를 유기용매에 녹여서 사용하는 경우에 발생하는 기화기의 막힘 현상을 해결할 수 있으므로, (Ba,Sr)TiO3박막의 증착 공정의 재현성 개선을 통하여 소자의 신뢰도 및 수율을 향상시킬 수 있다.The present invention made as described above is a liquid organometallic raw material Ba (C 14 H 25 O 4 ) 2 , Sr (C 14 H 25 O 4 ) 2 And Ti (C 6 H 12 O 2 ) (C 11 H 19 O 2 By using () 2 as a source to form a (Ba, Sr) TiO 3 thin film, it is possible to further improve the step coverage and to improve the thickness, uniformity and electrical properties of the thin film. In addition, the clogging phenomenon of the vaporizer generated when a solid raw material is dissolved in an organic solvent and used as a conventional method by using a liquid raw material can be solved. Thus, the reproducibility of the deposition process of (Ba, Sr) TiO 3 thin film is improved. The reliability and yield can be improved.

Claims (10)

반도체 장치의 캐패시터 제조 방법에 있어서,In the capacitor manufacturing method of a semiconductor device, 캐패시터의 하부전극을 형성하는 제1 단계;Forming a lower electrode of the capacitor; 상기 하부전극 상에 액체 유기금속 원료인 Ba(C14H25O4)2, Sr(C14H25O4)2및 Ti(C6H12O2)(C11H19O2)2를 소오스로 사용하여 MOCVD(metal organic chemical vapor deposition)으로 (Ba,Sr)TiO3박막을 형성하는 제2 단계; 및Ba (C 14 H 25 O 4 ) 2 , Sr (C 14 H 25 O 4 ) 2, and Ti (C 6 H 12 O 2 ) (C 11 H 19 O 2 ) 2 , which are liquid organic metal raw materials, are formed on the lower electrode. A second step of forming a (Ba, Sr) TiO 3 thin film by metal organic chemical vapor deposition (MOCVD) using as a source; And 상기 (Ba,Sr)TiO3박막 상에 상부전극을 형성하는 제3 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.And a third step of forming an upper electrode on the (Ba, Sr) TiO 3 thin film. 제 1 항에 있어서,The method of claim 1, 상기 제1 단계는,The first step, 반도체 기판 상에 형성된 절연막을 선택적으로 식각하여 상기 반도체 기판을 노출시키는 콘택홀 형성하는 단계;Selectively etching an insulating film formed on the semiconductor substrate to form a contact hole exposing the semiconductor substrate; 상기 콘택홀 형성이 완료된 전체 구조 상에 폴리실리콘막을 형성하고, 폴리실리콘막을 전면식각하여 상기 콘택홀 내에 폴리실리콘 플러그를 형성하는 단계;Forming a polysilicon film on the entire structure in which the contact hole is completed, and forming a polysilicon plug in the contact hole by etching the polysilicon film over the entire surface; 상기 폴리실리콘 플러그와 연결되는 확산방지 패턴을 형성하는 단계; 및Forming a diffusion barrier pattern connected to the polysilicon plug; And 상기 확산방지 패턴의 윗면 및 측면을 둘러싸는 상기 하부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.And forming the lower electrode surrounding upper and side surfaces of the diffusion barrier pattern. 제 2 항에 있어서,The method of claim 2, 상기 확산방지 패턴을 형성하는 단계는,Forming the diffusion barrier pattern, 상기 폴리실리콘 플러그 형성이 완료된 전체 구조 상에 Ti막, Ta막, W막 또는 Zr막 중 어느 하나로 제1 확산방지막을 형성하는 단계;Forming a first diffusion barrier layer using any one of a Ti film, a Ta film, a W film, or a Zr film on the entire structure of the polysilicon plug formation; 상기 제1 확산방지막 상에 TiN막, TaN막, WN막, TiSiN막 또는 TaSiN막 중 어느 하나로 제2 확산방지막을 형성하는 단계; 및Forming a second diffusion barrier layer on the first diffusion barrier layer using any one of a TiN layer, a TaN layer, a WN layer, a TiSiN layer, or a TaSiN layer; And 상기 제2 확산방지막 및 상기 제1 확산방지막을 선택적으로 식각하여 상기 확산방지 패턴을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조 방법.And selectively etching the second diffusion barrier layer and the first diffusion barrier layer to form the diffusion barrier pattern. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 (Ba,Sr)TiO3박막을 350 ℃ 내지 500 ℃의 온도에서 형성하는 반도체 장치의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, wherein the (Ba, Sr) TiO 3 thin film is formed at a temperature of 350 ° C to 500 ° C. 제 4 항에 있어서,The method of claim 4, wherein 상기 (Ba,Sr)TiO3박막을 50 Å 내지 500 Å 두께로 형성하는 반도체 장치의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, wherein the (Ba, Sr) TiO 3 thin film is formed to a thickness of 50 kV to 500 kV. 제 4 항에 있어서,The method of claim 4, wherein 상기 제2 단계 후,After the second step, 200 ℃ 내지 500 ℃의 온도에서 1분 내지 20분 동안 N2O 또는 O2를 이용한 플라즈마 처리를 실시하는 단계를 더 포함하는 반도체 장치의 캐패시터 제조 방법.The method of manufacturing a capacitor of a semiconductor device further comprising the step of performing a plasma treatment using N 2 O or O 2 for 1 to 20 minutes at a temperature of 200 ℃ to 500 ℃. 제 4 항에 있어서,The method of claim 4, wherein 상기 제3 단계 후,After the third step, 산소 및 질소가 포함된 혼합가스 분위기에서 400 ℃ 내지 1000 ℃의 온도로 1분 내지 60분 동안 열처리하는 단계를 더 포함하는 반도체 장치의 캐패시터 제조 방법.The method of manufacturing a capacitor of a semiconductor device further comprising the step of heat treatment for 1 minute to 60 minutes at a temperature of 400 ℃ to 1000 ℃ in a mixed gas atmosphere containing oxygen and nitrogen. 제 4 항에 있어서,The method of claim 4, wherein 상기 하부전극 및 상부전극을 Ir, Pt 또는 Ru막 중 어느 하나로 형성하는 반도체 장치의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, wherein the lower electrode and the upper electrode are formed of any one of Ir, Pt, and Ru films. 제 8 항에 있어서,The method of claim 8, 상기 하부전극을 500 Å 내지 5000 Å 두께로 형성하고,The lower electrode is formed to a thickness of 500 to 5000 Å, 상기 상부전극을 500 Å 내지 2000 Å 두께로 형성하는 반도체 장치의 캐패시터 제조 방법.A capacitor manufacturing method for a semiconductor device, wherein the upper electrode is formed to a thickness of 500 kV to 2000 kV. 제 9 항에 있어서,The method of claim 9, 상기 제1 확산방지막을 100 Å 내지 1000 Å 두께로 형성하고,The first diffusion barrier is formed to a thickness of 100 Å to 1000 Å, 상기 제2 확산방지막을 200 Å 내지 2000 Å 두께로 형성하는 반도체 장치의 캐패시터 제조 방법.A method for manufacturing a capacitor of a semiconductor device, wherein the second diffusion barrier layer is formed to have a thickness of 200 GPa to 2000 GPa.
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