KR100325428B1 - a method of forming a tantalum oxide containing capacitor - Google Patents
a method of forming a tantalum oxide containing capacitor Download PDFInfo
- Publication number
- KR100325428B1 KR100325428B1 KR1019980049803A KR19980049803A KR100325428B1 KR 100325428 B1 KR100325428 B1 KR 100325428B1 KR 1019980049803 A KR1019980049803 A KR 1019980049803A KR 19980049803 A KR19980049803 A KR 19980049803A KR 100325428 B1 KR100325428 B1 KR 100325428B1
- Authority
- KR
- South Korea
- Prior art keywords
- silicon nitride
- forming
- nitride film
- film
- capacitor electrode
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
- H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
- H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
Abstract
이 발명은 탄탈륨 옥사이드를 포함하는 커패시터의 형성방법을 제공하는 데 있고, 이 방법은 하부 커패시터 전극의 표면을 전처리하는 공정중에 반응 가스를 사용하는 플라즈마 질화 공정에 의해 상기 하부 커패시터 전극의 산화를 방지하기에 충분한 두께 (20∼100 옹스트롬)를 갖는 플라즈마 실리콘 질화막을 제공하여 탄탈륨 옥사이드막의 특성을 개선한다. 이 플라즈마 실리콘 질화막은 반응가스를 플라즈마로 여기(exciting)하는 것에 의해 상기 하부 커패시터 전극의 표면부를 질화하므로서 형성된다. 또한 플라즈마 질화공정은 상기 하부 커패시터 전극상에 충분한 두께의 실리콘 질화막을 형성하고 그리고 동일한 프로세스 챔버내에서 상기 기판을 어닐링하는 데 더욱 효과적이다. 또한, 본 발명의 방법은 더욱 간단해진 어닐링 메커니즘에 적용될 수 있고, 약 400℃이상의 열에너지를 사용하는 오존 어닐링 공정에 의해 DRAM 장치들의 코스트를 절감할 수 있다. 이러한 오존 어닐링 공정에 있어서, 상기 열에너지는 웨이퍼들이 놓여지는 서셉터를 가열하는 것에 의해 발생된다.The present invention provides a method of forming a capacitor including tantalum oxide, which method prevents oxidation of the lower capacitor electrode by a plasma nitridation process using a reactive gas during the pretreatment of the surface of the lower capacitor electrode. A plasma silicon nitride film having a sufficient thickness (20 to 100 angstroms) is provided to improve the properties of the tantalum oxide film. This plasma silicon nitride film is formed by nitriding the surface portion of the lower capacitor electrode by exciting the reaction gas with plasma. The plasma nitridation process is also more effective for forming a silicon nitride film of sufficient thickness on the lower capacitor electrode and for annealing the substrate in the same process chamber. In addition, the method of the present invention can be applied to a simpler annealing mechanism and can reduce the cost of DRAM devices by an ozone annealing process using thermal energy of about 400 ° C. or more. In this ozone annealing process, the thermal energy is generated by heating the susceptor on which the wafers are placed.
Description
본 발명은 DRAM (dynamic random access memory) 셀 커패시터의 형성방법에 관한 것으로서, 구체적으로는 탄탈륨 옥사이드(Ta2O5)를 포함하는 커패시터를 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a dynamic random access memory (DRAM) cell capacitor, and more particularly, to a method of forming a capacitor including tantalum oxide (Ta 2 O 5 ).
DRAM장치들의 메모리 셀 밀도가 증가함에 따라, 셀면적의 감소에도 불구하고 충분히 큰 저장 용량 (storage capacitance)을 유지하기 위한 노력들이 계속되었고, 또한 셀면적을 더 감소하기 위한 노력들도 계속되어 왔다. 셀 커패시턴스를 증가하기 위한 하나의 방법은 셀구조를 개선하는 기술들을 통하여 이루어져 왔고, 이러한 기술들은 트렌치 또는 스택 구조의 커패시터와 같은 3차원 셀 커패시터들을 포함한다. 아직도 배선의 최소선폭(feature size)이 계속해서 더욱더 줄어듬에 따라, 셀구조와 함께 셀유전체들의 개선된 물질의 발달은 중요하다. 256 메가비트의 DRAM 장치들의 최소선폭은 0.25 마이크론정도이고, 그리고 SiO2및 Si3N4와 같은 종래 유전체들은 작은 비유전율(dielectric constant) 때문에 적합할 수가 없었다.As the memory cell density of DRAM devices increases, efforts have been made to maintain a sufficiently large storage capacitance despite a decrease in cell area, and efforts to further reduce cell area have also continued. One method for increasing cell capacitance has been through techniques to improve cell structure, which techniques include three-dimensional cell capacitors, such as trench or stack structure capacitors. As the feature size of wiring continues to decrease further and further, the development of improved materials of cell dielectrics with cell structure is important. The minimum linewidth of 256 megabit DRAM devices is around 0.25 micron, and conventional dielectrics such as SiO 2 and Si 3 N 4 could not be suitable because of the small dielectric constant.
256 메가비트의 DRAM장치와 같은 고집적 메모리장치들은 원통형의 스택구조또는 트렌치구조의 3차원 커패시터를 위한 매우 얇은 유전막을 필요로 하는 데, 이러한 필요조건을 만족하기 위해서는, 커패시터 유전체막의 두께가 2.5 nm의 등가산화막 두께이하가 되어야 한다. 이러한 이유로 화학증착된 Ta2O5막들은 매우 유망한 셀 유전층으로 고려되고 있다. 이 Ta2O5의 비유전율은 종래에 사용되었던 Si3N4커패시터 유전층들의 비유전율의 약 3배이다. 그러나, 상기 Ta2O5유전층들과 연관된 하나의 결점은 바람직하지 않은 누설전류특성이 있다는 것이다. 따라서 Ta2O5물질이 비록 본래부터 높은 유전특성을 갖고 있다하더라도, 증착된 Ta2O5층들은 통상적으로 상기 누설전류에 기인하여 만족스럽지 못한 결과를 얻게 된다.Highly integrated memory devices, such as 256 megabit DRAM devices, require very thin dielectric films for cylindrical stacked or trenched three-dimensional capacitors. To meet this requirement, the capacitor dielectric film has a thickness of 2.5 nm. It should be less than the equivalent oxide film thickness. For this reason, chemically deposited Ta 2 O 5 films are considered to be very promising cell dielectric layers. The relative dielectric constant of this Ta 2 O 5 is about three times the dielectric constant of the Si 3 N 4 capacitor dielectric layers used conventionally. However, one drawback associated with the Ta 2 O 5 dielectric layers is that they have undesirable leakage current characteristics. Thus, even though Ta 2 O 5 materials inherently have high dielectric properties, the deposited Ta 2 O 5 layers typically yield unsatisfactory results due to the leakage current.
이미 개시된 하나의 종래기술은 후속의 Ta2O5층 증착전에 폴리실리콘 층을 급속 열처리 질화공정(rapid thermal nitridation)의 단계로 제공하게 하는 것을 포함한다. 그러한 급속 열처리 질화공정은 상기 제공된 폴리실리콘층을 상압(atmospheric)의 암모니아 분위기에서, 약 800℃에서 1100℃의 온도에 노출되게 하여 실리콘 질화막을 형성하는 것을 포함한다. 이와같이 형성된 실리콘 질화막은 Ta2O5증착 및 후속의 고온 치밀화공정중에 산화에 대한 장벽층(barrier layer)으로 작용하여, 하부 폴리실리콘 전극의 표면산화를 방지한다. 종래의 방법개념을 이용하여 Ta2O5을 포함하는 커패시터를 형성하는 통상적인 방법은 도 1의 순서도에 의해 보여주고 있다.One prior art already disclosed includes providing the polysilicon layer in a step of rapid thermal nitridation prior to subsequent Ta 2 O 5 layer deposition. Such a rapid heat treatment nitriding process involves exposing the provided polysilicon layer to a temperature of about 800 ° C. to 1100 ° C. in an atmospheric ammonia atmosphere to form a silicon nitride film. The silicon nitride film thus formed acts as a barrier layer for oxidation during Ta 2 O 5 deposition and subsequent high temperature densification, thereby preventing surface oxidation of the lower polysilicon electrode. A conventional method of forming a capacitor comprising Ta 2 O 5 using conventional method concepts is shown by the flowchart of FIG. 1.
도 1을 참조하면, 도전성의 도프된 폴리실리콘으로 이루어진 하부 커패시터전극은 실리콘 기판내에 형성된 확산층에 접속되어 있다. 상기 폴리실리콘 전극은 도 1의 단계 10에서 급속 열처리공정(이 경우에는 급속 열처리 질화공정: RTN)으로 제공되어, 상기 폴리실리콘 전극의 상부표면을 실리콘 질화막으로 변환된다. 이 실리콘 질화막은 RTN 고유의 공정특성 때문에 극히 얇게, 예를들어, 약 5∼10 옹스트롬의 두께로 형성되기 때문에, 후속하는 산화 어닐링 공정중에 상기 폴리실리콘 전극의 산화를 방지할 수 없다. 구체적으로, 후속의 공정에서 형성된 Ta2O5층에 있는 산소원자들은 상기 후속의 산화 어닐링 공정중에 상기 극히 얇게 형성된 실리콘 질화막을 통과하여 상기 폴리실리콘 전극속으로 확산되는 경향이 있다. 여기에서, 상기 실리콘 질화막이 충분한 두께를 갖고 있지 않다면, 상기 산소원자들은 상기 폴리실리콘 전극의 실리콘과 반응하여 상기 전극상에 SiO2막이 형성된다. 그 결과, 등가산화막 두께(Toxeq)가 상기 RTN 공정에 기인하여 증가되어서, 최종적으로 제조된 DRAM 셀 커패시터의 커패시턴스가 떨어지게 된다. 다음, 커패시터 셀 유전체 물질, 즉 탄탈륨 옥사이드막이 단계 12에서 상기 RTN 막상에 형성된다. 이와같이 형성된 탄탈륨 옥사이드 층은 Ta:O의 stoicheometry 구조의 이탈, 특히 상기 탄탈륨 옥사이드막내에 있는 산소원자의 부족으로 발생되는 산소 공동(oxygen vacancies)으로 기인하여 누설전류를 갖는 높은 도전성을 갖고 있다는 점에서, 낮은 비유전율을 갖는 절연체들(예를들어, SiO2또는 Si3N4)과 비교하여 볼 때, 으뜸가는 불이익을 갖는다. 그러므로, 탄탈륨 옥사이드막은 이 막의 전기적 특성을 개선시키기 위하여, 특히 산소원자들로 상기 탄탈륨 옥사이드막의 산소공동들을 채우기위하여 보다 높은 온도의 어닐링 사이클을 실제로 필요로 한다. 하나의 방법이 단계 14에서 예시된 바와같이 오존 분위기하에서 기판을 자외선(UV)에 노출시켜서 산소원자를 발생하고 그리고 그 발생된 산소원자들을 산소공동들내로 채우게 하는 오존(O3) 어닐링 공정이다. 그러나, 이러한 오존 어닐링 공정을 사용하면 DRAM 장치들의 생산단가의 증가를 유발한다. 이것은 자외선 램프(도 2의 참조번호 28를 참조)를 통하여 자외선을 조사하기 위한 자외선 유니트(도 2도의 참조번호 22)가 기판(26)들이 놓여지는 서셉터(24)를 가열하는 히터 유니트와 비교하면 매우 비싸다. 다음, 상기 탄탈륨 옥사이드내에 함유하고 있는 탄소 또는 탄화수소를 제거하기 위하여, 단계 16에서 O2어닐링 공정이 고온, 예를들어 약 750℃∼800℃에서 실행된다. 마지막으로, 티타늄 나이트라이드(TiN) 막이 상기 탄탈륨 옥사이드막상에 형성되어서 도 1의 단계 18에서 예시된 바와같이 상부 커패시터 전극을 형성한다.Referring to Fig. 1, a lower capacitor electrode made of conductive doped polysilicon is connected to a diffusion layer formed in a silicon substrate. The polysilicon electrode is provided in a rapid heat treatment process (in this case, a rapid heat treatment nitriding process (RTN)) in step 10 of FIG. 1 to convert the upper surface of the polysilicon electrode into a silicon nitride film. Because the silicon nitride film is formed extremely thin, for example, about 5 to 10 angstroms thick due to the inherent process characteristics of RTN, it is not possible to prevent oxidation of the polysilicon electrode during the subsequent oxidation annealing process. Specifically, oxygen atoms in the Ta 2 O 5 layer formed in a subsequent process tend to diffuse into the polysilicon electrode through the extremely thin silicon nitride film during the subsequent oxidation annealing process. Here, if the silicon nitride film does not have a sufficient thickness, the oxygen atoms react with silicon of the polysilicon electrode to form a SiO 2 film on the electrode. As a result, the equivalent oxide film thickness T oxeq is increased due to the RTN process, so that the capacitance of the finally manufactured DRAM cell capacitor falls. Next, a capacitor cell dielectric material, ie a tantalum oxide film, is formed on the RTN film in step 12. The tantalum oxide layer thus formed has a high conductivity with leakage current due to the departure of Ta: O stoicheometry structure, in particular oxygen vacancies caused by the lack of oxygen atoms in the tantalum oxide film. The primary disadvantage is in comparison with insulators having low relative dielectric constants (eg, SiO 2 or Si 3 N 4 ). Therefore, tantalum oxide films actually require a higher temperature annealing cycle to improve the electrical properties of the film, in particular to fill the oxygen cavities of the tantalum oxide film with oxygen atoms. One method is an ozone (O 3 ) annealing process that exposes a substrate to ultraviolet (UV) under ozone atmosphere to generate oxygen atoms and to fill the generated oxygen atoms into oxygen cavities as illustrated in step 14. However, using this ozone annealing process causes an increase in the production cost of DRAM devices. This is compared with a heater unit for heating a susceptor 24 on which substrates 26 are placed by an ultraviolet unit (reference numeral 22 in FIG. 2) for irradiating ultraviolet rays through an ultraviolet lamp (see reference numeral 28 in FIG. 2). It is very expensive. Next, in order to remove carbon or hydrocarbons contained in the tantalum oxide, an O 2 annealing process is performed at a high temperature, for example, about 750 ° C. to 800 ° C. in step 16. Finally, a titanium nitride (TiN) film is formed on the tantalum oxide film to form the upper capacitor electrode as illustrated in step 18 of FIG.
게다가, 종래의 방법에 있어서 상기 Ta2O5및 Si3N4막들을 형성하는 공정들은 상이한 프로세스 챔버내에서 별도로 실행되기 때문에, 공정들의 처리속도가 더욱 길어지게 된다.In addition, since the processes for forming the Ta 2 O 5 and Si 3 N 4 films in the conventional method are performed separately in different process chambers, the processing speed of the processes becomes longer.
따라서 본 발명의 목적은 장벽층으로 기능하는 실리콘 질화막이 후속의 어닐링 공정들중에 하부 커패시터 전극의 표면산화를 방지하기에 충분한 두께를 갖는 탄탈륨 옥사이드를 포함하는 커패시터를 형성하는 방법을 제공하는 데 있다.It is therefore an object of the present invention to provide a method of forming a capacitor comprising tantalum oxide having a thickness sufficient for the silicon nitride film serving as a barrier layer to prevent surface oxidation of the lower capacitor electrode during subsequent annealing processes.
본 발명의 다른 목적은 탄탈륨 옥사이드막내에 있는 산소공동을 산소원자들로 채우기 위한 오존 어닐링 공정중에 상기 산소원자들을 발생하는 것은 웨이퍼가 놓여지는 서셉터를 가열하는 것에 위해 달성되는 탄탈륨 옥사이드를 포함하는 커패시터를 형성하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a capacitor comprising tantalum oxide, wherein the generation of oxygen atoms during the ozone annealing process for filling the oxygen cavities in the tantalum oxide film with oxygen atoms is achieved for heating the susceptor on which the wafer is placed. It is to provide a method for forming a.
본 발명의 또 다른 목적은 탄탈륨 옥사이드와 실리콘 질화막들을 형성하는 공정들이 동일한 프로세스 챔버내에서 실행되게 하는 탄탈륨 옥사이드를 포함하는 커패시터의 형성방법을 제공하는 데 있다.It is still another object of the present invention to provide a method of forming a capacitor including tantalum oxide such that the processes for forming tantalum oxide and silicon nitride films are performed in the same process chamber.
도 1은 DRAM 장치들의 탄탈륨 옥사이드를 포함하는 커패시터를 형성하는 종래의 방법을 보여주는 순서도;1 is a flow chart showing a conventional method of forming a capacitor comprising tantalum oxide in DRAM devices;
도 2는 도 1에서 예시하고 있는 종래의 방법에 따라 오존 분위기하에서 자외선(UV)을 조사하는 것에 의해 산소원자들을 발생하는 데 사용되는 오존 어닐링 챔버의 개략도;FIG. 2 is a schematic diagram of an ozone annealing chamber used to generate oxygen atoms by irradiating ultraviolet (UV) in an ozone atmosphere according to the conventional method illustrated in FIG.
도 3은 본 발명의 실시예에 따른 DRAM 장치들의 탄탈륨 옥사이드를 포함하는 커패시터를 형성하는 신규한 방법을 예시하는 순서도;3 is a flow chart illustrating a novel method of forming a capacitor including tantalum oxide in DRAM devices in accordance with an embodiment of the present invention;
도 4A 내지 도 4D는 본 발명의 실시예에 따른 DRAM 장치들의 탄탈륨 옥사이드를 포함하는 커패시터를 형성하는 공정들을 보여주는 단면도;4A-4D are cross-sectional views illustrating processes for forming a capacitor including tantalum oxide in DRAM devices in accordance with an embodiment of the present invention;
도 5는 본 발명에 따라 오존 분위기하에서 웨이퍼가 놓여진 서셉터를 가열하는 것에 의해 산소원자들을 발생하는 데 사용되는 오존 어닐링 챔버의 개략도; 그리고5 is a schematic representation of an ozone annealing chamber used to generate oxygen atoms by heating a susceptor on which a wafer is placed under an ozone atmosphere in accordance with the present invention; And
도 6은 본 발명의 방법과 종래 기술의 방법에 따라 제조된 탄탈륨 옥사이드를 포함하는 커패시터의 측정결과를 보여주는 그래프.6 is a graph showing measurement results of a capacitor including tantalum oxide prepared according to the method of the present invention and the prior art.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
40 : 반도체 기판 41 : 확산층40 semiconductor substrate 41 diffusion layer
42 : 하부 커패시터 전극 43 : 플라즈마 실리콘 질화막42 lower capacitor electrode 43 plasma silicon nitride film
44 : Ta2O5막 45 : 상부 커패시터 전극44: Ta 2 O 5 film 45: upper capacitor electrode
본 발명의 일 특징에 의하면, 도전성 확산층을 갖는 기판상에 커패시터를 형성하는 방법은, 상기 기판상에 상기 도전성 확산층에 전기적으로 접속되는 하부 커패시터 전극을 형성한 다음, 상기 하부 커패시터 전극상에 플라즈마 실리콘 질화막을 형성하는 공정을 포함한다. 이 공정에 의해서, 상기 플라즈마 실리콘 질화막이 후속의 산화 어닐링 공정들중에 상기 하부 커패시터 전극의 산화를 방지하기에 충분한 두께를 갖는 반응방지막으로서 기능하게 한다. 상기 방법은 상기 플라즈마 실리콘 질화막상에 탄탈륨 옥사이드의 고유전막을 형성하는 공정과, 상기 탄탈륨 옥사이드 막내에 있는 산소공동들을 산소원자들로 채우기 위하여 오존 어닐링을 실행하는 공정과, 상기 탄탈륨 옥사이드 막을 치밀화하기 위하여 O2어닐링을 실행하는 공정 및 상기 플라즈마 실리콘 질화막상에 상부 커패시터 전극을 형성하는 단계를 더욱 포함하여, 상기 플라즈마 실리콘 질화막을 형성하는 공정과 상기 오존 어닐링공정은 동일한 프로세스 챔버내에서 실행되게 하는 것을 특징으로 한다.According to one aspect of the invention, a method of forming a capacitor on a substrate having a conductive diffusion layer comprises forming a lower capacitor electrode electrically connected to the conductive diffusion layer on the substrate, and then plasma silicon on the lower capacitor electrode. Forming a nitride film. This process allows the plasma silicon nitride film to function as a reaction prevention film having a thickness sufficient to prevent oxidation of the lower capacitor electrode during subsequent oxidation annealing processes. The method includes forming a high dielectric film of tantalum oxide on the plasma silicon nitride film, performing ozone annealing to fill oxygen cavities in the tantalum oxide film with oxygen atoms, and to densify the tantalum oxide film. And performing an O 2 annealing and forming an upper capacitor electrode on the plasma silicon nitride film, wherein forming the plasma silicon nitride film and the ozone annealing process are performed in the same process chamber. It is done.
이 커패시터의 형성방법에 있어서, 상기 하부 커패시터 전극은 도전성의 도프된 폴리실리콘으로 이루어진다.In the method of forming this capacitor, the lower capacitor electrode is made of conductive doped polysilicon.
이 방법에 있어서, 상기 플라즈마 실리콘 질화막을 형성하는 공정은 상기 반응가스를 플라즈마로 여기시켜서 상기 하부 커패시터 전극의 표면부분을 실리콘 질화막으로 변환하는 공정을 포함한다.In this method, the step of forming the plasma silicon nitride film includes the step of exciting the reaction gas into plasma to convert the surface portion of the lower capacitor electrode into a silicon nitride film.
이 방법에 있어서, 상기 반응 가스는 NH3, N2및 N2O로 이루어진 그룹에서 선택된 것이다.In this method, the reaction gas is selected from the group consisting of NH 3 , N 2 and N 2 O.
이 방법에 있어서, 상기 플라즈마 실리콘 질화막의 두께는 20∼100 옹스트롬이다.In this method, the thickness of the plasma silicon nitride film is 20 to 100 angstroms.
이 방법에 있어서, 상기 오존 어닐링 공정의 산소원자들은 상기 기판이 놓여지는 서셉터를 가열하는 것과 같은 열분해 방식에 의해 오존 분위기하에서 상기 프로세스 챔버내에서 발생된다.In this method, oxygen atoms of the ozone annealing process are generated in the process chamber under an ozone atmosphere by a thermal decomposition method such as heating a susceptor on which the substrate is placed.
이 방법에 있어서, 상기 오존 어닐링 공정은 1 mTorr 내지 50 Torr의 압력에서, 300℃∼600℃의 온도, 바람직하게는 450℃의 온도에서 실행된다.In this method, the ozone annealing process is performed at a temperature of 300 ° C. to 600 ° C., preferably at 450 ° C., at a pressure of 1 mTorr to 50 Torr.
이 방법에 있어서, 상기 O2어닐링 공정후의 상기 플라즈마 실리콘 질화막은 Si3N4및 SiO2또는 SiON으로 이루어진 실리콘 질화물이다.In this method, the plasma silicon nitride film after the O 2 annealing process is silicon nitride composed of Si 3 N 4 and SiO 2 or SiON.
이 방법에 있어서, 상기 O2어닐링 공정은 750℃∼800℃의 온도에서 실행된다.In this method, the O 2 annealing process is performed at a temperature of 750 ° C to 800 ° C.
이하 본 발명의 실시예를 첨부도면 도 3 내지 도 6을 참조하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 3 to 6.
본 발명의 방법은 하부 커패시터 전극의 표면을 전처리하는 공정중에 반응 가스, 예를들어 NH3가스를 사용하는 플라즈마 질화공정(plasma nitridation process)에 의해서, 상기 하부 커패시터 전극의 산화를 방지하기에 충분한 두께 (예를들어, 20 내지 100 옹스트롬)를 갖는 실리콘 질화막을 제공하여 Ta2O5막의 특성들을 개선한다. 여기에서 언급된 플라즈마 질화공정이란 플라즈마 실리콘 질화막이 반응가스를 플라즈마로 여기시키는 것에 의해 상기 하부 커패시터 전극의 표면부를 질화시키는 것에 의해 형성된다. 이 플라즈마 질화공정은 상기 하부 커패시터 전극상에 충분히 두꺼운 실리콘 질화막을 형성하는 데 더욱 효과적일 뿐만아니라, 동일한 프로세스 챔버내에서 기판을 어닐링하는 데 더욱 효과적이다. 게다가, 본 발명의 프로세스는 더욱 간단해진 어닐링 메커니즘에 적용될 수 있어서, 약 400℃ 이상의 열에너지를 생성하는 서셉터 가열 방식을 사용하는 오존(O3) 어닐링 공정에 의해 DRAM 장치들의 제조단가의 절감을 기대할 수 있다. 이 것은 자외선을 이용하는 오존 어닐링 공정과 비교하여 볼 때 서셉터-가열의 오존 어닐링 공정에 의한 메커니즘이 더욱 효과적이기 때문이다. 이러한 서셉터-가열의 오존 어닐링 공정에 있어서, 열에너지는 웨이퍼가 놓여지는 서셉터를 가열하는 것에 의해 발생된다. 이것은 DRAM 장치들의 단가 절감의 관점에서 히터 사용의 오존 어닐링 공정이 자외선 오존 어닐링보다 우수하게 한다.The method of the present invention provides a thickness sufficient to prevent oxidation of the lower capacitor electrode by a plasma nitridation process using a reaction gas, such as NH 3 gas, during the pretreatment of the surface of the lower capacitor electrode. Providing a silicon nitride film having (for example, 20 to 100 angstroms) improves the properties of the Ta 2 O 5 film. The plasma nitridation process referred to herein is formed by nitriding a surface portion of the lower capacitor electrode by exciting a reaction gas into the plasma by a plasma silicon nitride film. This plasma nitridation process is not only more effective for forming a sufficiently thick silicon nitride film on the lower capacitor electrode, but also more effective for annealing the substrate in the same process chamber. In addition, the process of the present invention can be applied to a simpler annealing mechanism, which can be expected to reduce the manufacturing cost of DRAM devices by an ozone (O 3 ) annealing process using a susceptor heating method that generates thermal energy of about 400 ° C. or more. Can be. This is because the mechanism by the susceptor-heating ozone annealing process is more effective compared to the ozone annealing process using ultraviolet rays. In this susceptor-heated ozone annealing process, thermal energy is generated by heating the susceptor on which the wafer is placed. This makes the ozone annealing process of heater use superior to ultraviolet ozone annealing in terms of cost reduction of DRAM devices.
도 3은 본 발명의 실시예에 따른 공정들을 보여주는 순서도이고, 그리고 도4A 내지 도 4D는 상기 실시예에 따른 공정들 (실제로 도 3에 도시된 공정들과 대응함)을 단면으로 보여주고 있다.3 is a flowchart showing processes according to an embodiment of the present invention, and FIGS. 4A to 4D show cross-sectional views of processes according to the embodiment (actually corresponding to the processes shown in FIG. 3).
도 3 및 도 4A를 참조하면, 먼저 지지 기판(40)은 종래기술 또는 종래기술이 아닌 프로세스의 전단계의 제조공정들에 의해 준비된다. 예를들어, 상기 지지 기판(40)은 실리콘 웨이퍼로 이루어질 수 있고 또는 단순히 실리콘 (또는, 게르마늄) 기판상에 전처리 물질일 수 있다. 기판의 성질과는 상관없이, 본 발명의 개념은 커패시터 플레이트 전극, 특히 하부 커패시터 전극의 후속 질화 공정(nitridation)에 초점을 맞출 것이다.Referring to Figures 3 and 4A, first, the support substrate 40 is prepared by manufacturing processes prior to the prior art or a non- prior art process. For example, the support substrate 40 may be made of a silicon wafer or may simply be a pretreatment material on a silicon (or germanium) substrate. Regardless of the nature of the substrate, the inventive concept will focus on the subsequent nitriding of the capacitor plate electrode, in particular the lower capacitor electrode.
도 3 및 도 4A를 다시 참조하면, 도전성 확산층(41)이 상기 기판 (40)내에 형성되어 있다. 하부 커패시터 전극(42)은 상기 확산층(41)에 접속되어 있다. 상기 하부 커패시터 전극(42)은 상기 확산층(41)에 직접 접속될 필요는 없고, 도면에서는 도시되어 있지 않더라도, 상기 확산층(41)과 상기 전극(42)사이에 형성된 도전성 플러그와 같은 접속용 도전체가 있을 수 있다. 필요하지는 않더라도, 상기 전극(42)은 도전성의 도프된 폴리실리콘(conductively doped polysilicon)이 바람직하다. 상기 전극(42)이 폴리실리콘이라 가정하면, 그 전극은 도 3의 단계 30에서 보인 전처리 단계, 즉 상기 폴리실리콘(42)의 상부표면을 두께가 약 20 내지 100 옹스트롬인 플라즈마 실리콘 질화막(예를들어, Si3N4막)으로 변환되게 하는 반응가스사용의 플라즈마 질화공정으로 제공된다. 상기 반응가스는 NH3, N2및 N2O로 구성되는 그룹에서 선택된다. 상기 플라즈마 실리콘 질화막(43)은 후속의 어닐링공정들중에 상기 전극(42)의 표면산화를 방지하기 위한 반응방지막으로 기능한다. 여기서, 본 발명의 두가지 중요한 특징중 하나는 상기 실리콘 질화막(43)이 후속의 산화 어닐링 공정중에 상기 하부 커패시터 전극(42)의 표면산화를 방지하기에 충분한 두께를 가지면서 형성된다는 것이다. 만일 종래의 RTN공정에와 같이 비교적 얇은 실리콘 질화막이 상기 하부 커패시터 전극(42)상에 형성된다면, 그 실리콘 질화막은 후속하는 산화 어닐링 공정중에 상기 전극(42)의 표면산화를 견딜 수 없다. 이는 그 후속의 산화 어닐링 공정중에 산소원자들이 상기 얇은 실리콘 질화막을 통과하여 상기 하부 커패시터 전극(42)으로 확산되는 경향이 있다. 그래서 만일 충분한 두께를 갖는 실리콘 질화막이 상기 하부 커패시터 전극(42)상에 형성되지 않는 다면, 후속의 공정에 의해서 형성될 Ta2O5막에 있는 산소원자들이 상기 폴리실리콘 전극(42)의 실리콘과 반응하여 상기 폴리실리콘 전극(42)상에 SiO2막이 형성된다. 그 결과, 등가산화막 두께(Toxeq)는 증가되어서 최종적으로 제조된 DRAM 셀 커패시터의 커패시턴스가 떨어지게 된다. 그러나, 본 발명에 따르면, 상기 플라즈마 실리콘 질화막(43)이 상기 폴리실리콘 전극(42)의 표면산화를 방지할 수 있을 정도로 충분한 두께를 가지면서 형성될 수 있기 때문에, 후속의 산화 어닐링 공정들이 고온에서 실행된다 하더라도 상기 폴리실리콘 전극(42)상에 SiO2막의 형성은 억제될 수 있다.3 and 4A again, a conductive diffusion layer 41 is formed in the substrate 40. The lower capacitor electrode 42 is connected to the diffusion layer 41. The lower capacitor electrode 42 does not need to be directly connected to the diffusion layer 41, and although not shown in the drawing, a connecting conductor such as a conductive plug formed between the diffusion layer 41 and the electrode 42 is provided. There may be. Although not required, the electrode 42 is preferably a conductively doped polysilicon. Assuming that the electrode 42 is polysilicon, the electrode has a pre-treatment step shown in step 30 of FIG. 3, that is, a plasma silicon nitride film having a thickness of about 20 to 100 angstroms on the upper surface of the polysilicon 42. For example, it is provided by a plasma nitridation process using a reaction gas to be converted into (Si 3 N 4 film). The reaction gas is selected from the group consisting of NH 3 , N 2 and N 2 O. The plasma silicon nitride film 43 functions as a reaction prevention film for preventing surface oxidation of the electrode 42 during subsequent annealing processes. Here, one of two important features of the present invention is that the silicon nitride film 43 is formed with a thickness sufficient to prevent surface oxidation of the lower capacitor electrode 42 during subsequent oxidation annealing process. If a relatively thin silicon nitride film is formed on the lower capacitor electrode 42 as in the conventional RTN process, the silicon nitride film cannot withstand the surface oxidation of the electrode 42 during the subsequent oxidation annealing process. This tends to diffuse oxygen atoms through the thin silicon nitride film into the lower capacitor electrode 42 during the subsequent oxidation annealing process. Thus, if a silicon nitride film having a sufficient thickness is not formed on the lower capacitor electrode 42, the oxygen atoms in the Ta 2 O 5 film to be formed by the subsequent process will be separated from the silicon of the polysilicon electrode 42. Reaction forms a SiO 2 film on the polysilicon electrode 42. As a result, the equivalent oxide film thickness T oxeq is increased so that the capacitance of the finally manufactured DRAM cell capacitor is lowered. However, according to the present invention, since the plasma silicon nitride film 43 can be formed with a thickness sufficient to prevent surface oxidation of the polysilicon electrode 42, subsequent oxidation annealing processes are performed at a high temperature. Even if executed, the formation of the SiO 2 film on the polysilicon electrode 42 can be suppressed.
이어서, 도 4B 및 도 3의 단계 32에서 도시된 바와같이, 바람직하게는 비정질 Ta2O5막의 커패시터 유전막(44)이 상기 플라즈마 실리콘 질화막(43)위에 형성되어 있다. 이 비정질 Ta2O5막(44)은 예를들어 LPCVD (low pressure chemical vapor deposition)을 사용하여 산소가스와 함께 Ta(OC2H5)액체를 기화시켜서 형성된다.Subsequently, as shown in steps 32 of FIGS. 4B and 3, a capacitor dielectric film 44 of an amorphous Ta 2 O 5 film is preferably formed on the plasma silicon nitride film 43. This amorphous Ta 2 O 5 film 44 is formed by vaporizing Ta (OC 2 H 5 ) liquid with oxygen gas using, for example, low pressure chemical vapor deposition (LPCVD).
이어서, 도 3의 단계 34와 36에서 그리고 도 4C에서 도시된 바와같이, 상기 커패시터 유전막(44)의 형성후 상기 기판을 연속된 두가지의 어닐링 공정, 즉 오존 어닐링 및 O2어닐링 공정들로 제공된다. 그 오존 어닐링 공정은 도 3의 단계 34에서 상기 Ta2O5막(44)내에 있는 산소공동들을 산소원자들로 채우기 위해 실행된다. 이러한 오존 어닐링 공정에 있어서, 상기 Ta2O5막(44)의 산소공동내로 채워질 산소원자들은 웨이퍼들이 놓여지는 서셉터(도 5에서 번호 54를 참조)를 히터(52)에 의해 가열하므로서 발생된다. 상기 오존 어닐링 공정은 1 mTorr 내지 50 Torr의 압력에서, 300℃ 내지 600℃의 온도, 바람직하게는 450℃의 온도에서 실행된다. 여기에서, 본 발명의 다른 중요한 특징은 상기 오존 어닐링 공정에 있어서 상기 Ta2O5막(44)의 산소공동을 채우기 위한 산소원자들의 발생이 웨이퍼가 놓여진 서셉터(54)를 약 450℃로 가열하는 것에 의해 달성될 수 있다는 것이다. 산소원자들을 발생하기 위하여 상기 서셉터 가열의 공정은 종래의 자외선 오존 어닐링 공정과 비교하여 볼 때 오존 어닐링 메커니즘을 간단하게 하는 데 더욱 효과적이다. 또한, 상기 오존 어닐링 공정중에 상기 실리콘 질화막(43)은 Si3N4및 SiO2또는 SiON로 이루어진 화합물로 구성되는 막(43)으로 변환될 수 있다. 만일 상기 실리콘 질화막(43)이 매우 충분한 두께를 갖고 형성된다면, 상기 DRAM 셀 커패시터에 어떠한 영향도 미치지 않을 정도로 극히 얇은 SiO2또는 SiON막이 상기 실리콘 질화막(43)상에 형성될 수 있다.Subsequently, as shown in steps 34 and 36 of FIG. 3 and in FIG. 4C, the substrate is provided in two successive annealing processes, namely ozone annealing and O 2 annealing processes, after formation of the capacitor dielectric film 44. . The ozone annealing process is performed in step 34 of FIG. 3 to fill the oxygen cavities in the Ta 2 O 5 film 44 with oxygen atoms. In this ozone annealing process, oxygen atoms to be filled into the oxygen cavity of the Ta 2 O 5 film 44 are generated by heating the susceptor (see number 54 in FIG. 5) on which the wafers are placed by the heater 52. . The ozone annealing process is performed at a temperature of 300 ° C. to 600 ° C., preferably at 450 ° C., at a pressure of 1 mTorr to 50 Torr. Here, another important feature of the present invention is that the generation of oxygen atoms to fill the oxygen cavities of the Ta 2 O 5 film 44 in the ozone annealing process heats the susceptor 54 on which the wafer is placed to about 450 ° C. It can be achieved by doing. The process of susceptor heating to generate oxygen atoms is more effective in simplifying the ozone annealing mechanism as compared to conventional ultraviolet ozone annealing processes. In addition, during the ozone annealing process, the silicon nitride film 43 may be converted into a film 43 composed of a compound consisting of Si 3 N 4 and SiO 2 or SiON. If the silicon nitride film 43 is formed with a very sufficient thickness, an extremely thin SiO 2 or SiON film may be formed on the silicon nitride film 43 so as not to affect any of the DRAM cell capacitors.
상기 연속되는 두가지의 어닐링 공정들중, O2어닐링 공정은 단계 36에서 상기 비정질 Ta2O5막(44)내에 함유되어 있는 탄소 또는 탄화수소(CxHy)를 제거하기 위해 그리고 상기 Ta2O5막(44)의 치밀화를 위해, 고온에서, 예를들어 약 750℃ 내지 800℃의 온도에서 실행된다. 상기 Ta2O5막(44)내에 함유된 탄소 그리고/또는 탄화수소는 DRAM 셀 커패시터들의 누설전류원으로 작용하기 때문에, 상기 Ta2O5막(44)의 원하지 않는 누설특성을 개선하기 위하여 제거되어야 한다. 상기 비정질 Ta2O5막(44)의 비유전율은 약 20이하 이지만, O2어닐링 공정에 의해 치밀화된 상기 Ta2O5막(44)의 비유전율은 24로 변한다. 따라서, 치밀화된 Ta2O5막(44)의 비유전율은 SiO2의 비유전율보다 거의 여섯배이다. 더욱이, 상기 플라즈마 질화공정에 의해서 형성된 상기 실리콘 질화막(43)의 초기두께는 약 20 내지 100 옹스트롬이었고, 그리고 상기 O2어닐링 공정후의 두께는 약 25 내지 105 옹스트롬이다. 상기 하부 커패시터 전극의 산화를 방지하는 것이외에도, 최종 생성된 상기 실리콘 질화막(43A)은 상기 Ta2O5막(44)의 누설특성을 개선하기 위하여 누설방지 장벽층으로기능할 수 있다. 이 것은 상기 Ta2O5막(44)이 고유하게 높은 누설전류특성을 가지고 있기 때문이다.Of the two successive annealing processes, the O 2 annealing process removes the carbon or hydrocarbon (C x H y ) contained in the amorphous Ta 2 O 5 film 44 in step 36 and the Ta 2 O 5 For densification of the membrane 44, it is carried out at high temperature, for example at a temperature of about 750 ° C to 800 ° C. Since carbon and / or hydrocarbon contained in the Ta 2 O 5 film 44 acts as a leakage current source for DRAM cell capacitors, it should be removed to improve the unwanted leakage characteristics of the Ta 2 O 5 film 44. . The dielectric constant of the amorphous Ta 2 O 5 film 44 is about 20 or less, but the dielectric constant of the Ta 2 O 5 film 44 densified by the O 2 annealing process changes to 24. Thus, the dielectric constant of the densified Ta 2 O 5 film 44 is almost six times the dielectric constant of SiO 2 . Furthermore, the initial thickness of the silicon nitride film 43 formed by the plasma nitriding process was about 20 to 100 angstroms, and the thickness after the O 2 annealing process was about 25 to 105 angstroms. In addition to preventing oxidation of the lower capacitor electrode, the finally formed silicon nitride film 43A may function as a leakage preventing barrier layer to improve leakage characteristics of the Ta 2 O 5 film 44. This is because the Ta 2 O 5 film 44 inherently has a high leakage current characteristic.
다음, 도 3의 단계 38에서 그리고 도 4d에서 보인 바와같이, CVD(chemical vapor deposited)의 TiN과 도전성의 도프된 폴리실리콘으로 이루어진 저저항의 이중층 구조의 전극이 형성되어서, 상부 커패시터 전극(45)을 형성한다. 이때, 계속해서 종래방법에 의해 DRAM 장치를 완성하기 위한 프로세스가 진행된다.Next, as shown in step 38 of FIG. 3 and in FIG. 4D, an electrode of a low resistance double layer structure consisting of TiN of CVD (chemical vapor deposited) and conductive doped polysilicon is formed, so that the upper capacitor electrode 45 To form. At this time, a process for completing the DRAM device is continued by the conventional method.
도 6은 MOS I-V 측정장치를 사용한 본 발명의 신규한 방법과 종래의 방법에 따라 제조된 탄탈륨 옥사이드를 포함하는 커패시터의 측정결과를 보여주고 있다. 도면에서 알 수 있는 바와같이, 종래의 RTN 공정에 의해 제조된 탄탈륨 옥사이드를 포함하는 커패시터의 실리콘 질화막은 매우 얇기 때문에, 도 6의 곡선 60에 의해 도시된 바와같이 누설특성이 더 나쁘다. 이것은 RTN 공정에 의해 형성된 실리콘 질화막이 상기 하부전극의 표면산화를 방지할 수 있을 정도로 충분한 두께를 가지고 있지 않아, 그 유전특성을 열화시키기 때문이다. 그러나, 도 6의 곡선 62에 의해 보여준 바와같이, 본 발명의 따라 형성된 상기 탄탈륨 옥사이드를 포함하는 커패시터의 유전특성이 개선된 것임을 알 수 있다.6 shows measurement results of a capacitor including tantalum oxide prepared according to the novel and conventional methods of the present invention using a MOS I-V measuring apparatus. As can be seen from the figure, since the silicon nitride film of the capacitor including tantalum oxide manufactured by the conventional RTN process is very thin, the leakage characteristic is worse as shown by curve 60 of FIG. This is because the silicon nitride film formed by the RTN process does not have a thickness sufficient to prevent surface oxidation of the lower electrode, thereby deteriorating its dielectric properties. However, as shown by curve 62 of FIG. 6, it can be seen that the dielectric properties of the capacitor including the tantalum oxide formed according to the present invention is improved.
상술한 바와같이, 본 발명의 방법에 따라 플라즈마 실리콘 질화막이 폴리실리콘 하부 커패시터 전극의 표면산화를 방지할 수 있을 정도로 충분한 두께를 가지면서 형성될 수 있기 때문에, 후속의 산화 어닐링 공정들이 고온에서 실행된다 하더라도 폴리실리콘 하부 커패시터 전극상에 SiO2막의 형성이 억제될 수 있다.As described above, subsequent plasma annealing processes are performed at high temperatures because the plasma silicon nitride film can be formed with a thickness sufficient to prevent surface oxidation of the polysilicon lower capacitor electrode according to the method of the present invention. Even if the formation of the SiO 2 film on the polysilicon lower capacitor electrode can be suppressed.
또한, 오존 어닐링 공정에 있어서 Ta2O5막의 산소공동을 채우기 위한 산소원자들의 발생이 웨이퍼가 놓여진 서셉터를 히터로 가열하는 것에 의해 달성될 수 있어서, DRAM 장치들의 단가 절감의 관점에서 히터 사용의 오존 어닐링 공정이 자외선 오존 어닐링보다 우수하다.In addition, in the ozone annealing process, generation of oxygen atoms to fill the oxygen cavities of the Ta 2 O 5 film can be achieved by heating the susceptor on which the wafer is placed with a heater, so that the use of the heater in view of cost reduction of DRAM devices is achieved. The ozone annealing process is superior to ultraviolet ozone annealing.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049803A KR100325428B1 (en) | 1998-11-19 | 1998-11-19 | a method of forming a tantalum oxide containing capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980049803A KR100325428B1 (en) | 1998-11-19 | 1998-11-19 | a method of forming a tantalum oxide containing capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000033119A KR20000033119A (en) | 2000-06-15 |
| KR100325428B1 true KR100325428B1 (en) | 2002-07-08 |
Family
ID=19559057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980049803A KR100325428B1 (en) | 1998-11-19 | 1998-11-19 | a method of forming a tantalum oxide containing capacitor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100325428B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100611386B1 (en) * | 1999-08-31 | 2006-08-11 | 주식회사 하이닉스반도체 | Method For Treating The High Temperature Of Tantalium Oxide Capacitor |
| KR100408686B1 (en) * | 2001-06-28 | 2003-12-06 | 주식회사 하이닉스반도체 | Method for manufacturing capacitor in semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955478A (en) * | 1995-08-14 | 1997-02-25 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
| KR970018493A (en) * | 1995-09-01 | 1997-04-30 | 김광호 | Capacitor Fabrication Method for Semiconductor Devices |
-
1998
- 1998-11-19 KR KR1019980049803A patent/KR100325428B1/en not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0955478A (en) * | 1995-08-14 | 1997-02-25 | Hitachi Ltd | Manufacture of semiconductor integrated circuit |
| KR970018493A (en) * | 1995-09-01 | 1997-04-30 | 김광호 | Capacitor Fabrication Method for Semiconductor Devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000033119A (en) | 2000-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6071771A (en) | Semiconductor processing method of forming a capacitor and capacitor constructions | |
| KR0173331B1 (en) | Semiconductor device fabricating method | |
| US6489214B2 (en) | Method for forming a capacitor of a semiconductor device | |
| KR0168144B1 (en) | Method of fabricating a semiconductor device | |
| KR100207444B1 (en) | Capacitor fabrication method and its device having high dielectronic layer and electrode | |
| US5985730A (en) | Method of forming a capacitor of a semiconductor device | |
| US6656789B2 (en) | Capacitor for highly-integrated semiconductor memory devices and a method for manufacturing the same | |
| KR20010080167A (en) | Post deposition treatment of dielectric films for interface control | |
| US6207489B1 (en) | Method for manufacturing capacitor of semiconductor memory device having tantalum oxide film | |
| US20070066012A1 (en) | Semiconductor device and method for fabricating the same | |
| US6486022B2 (en) | Method of fabricating capacitors | |
| JP2778451B2 (en) | Method for manufacturing semiconductor device | |
| KR100325428B1 (en) | a method of forming a tantalum oxide containing capacitor | |
| KR20000007802A (en) | Capacitor of semiconductor devices and method thereof | |
| KR100587082B1 (en) | Method for forming capacitor of semiconductor device | |
| GB2347787A (en) | Method of forming a tantalum oxide containing capacitor | |
| JPH11145423A (en) | Manufacture of semiconductor device | |
| KR100513804B1 (en) | Method of manufacturing capacitor for semiconductor device | |
| KR100382611B1 (en) | Method for forming of capacitor the cell used high-integrated DRAM | |
| KR100382610B1 (en) | Method for forming of capacitor the cell used high-integrated DRAM | |
| KR100231604B1 (en) | Manufacturing method of capacitor of semiconductor device | |
| KR100268782B1 (en) | Method for manufacturing capacitor of semiconductor device | |
| US6716717B2 (en) | Method for fabricating capacitor of semiconductor device | |
| KR100235973B1 (en) | Manufacturing method of capacitor in the semiconductor device | |
| KR20020015421A (en) | Method of manufacturing a high dielectric capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |