KR100268211B1 - 자동화된리던던트비아쌍삽입방법및,리던던트비아쌍을포함하는집적회로및컴퓨터화된설계시스템 - Google Patents

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Abstract

본 발명은 최소 영역 비아들을 검출하고 이들을 리던던트 비아 쌍(redundant vias pairs)으로 대체하는 배선 설계 툴에 관한 것이다. 본 발명은 격자 좌표 시스템(grid coordinate system)에서 단일 비아에 대한 정의, 트랙에 대한 정의 및 설계 와이어와 그 상호 접속을 표현하는 파일을 이용하여, 배치에 가장 적합한 방향을 선택한다. 본 발명은 각 단일 비아로부터 하나의 트랙만큼 떨어진 방향을 여러 레벨에서 검사함으로써 이것을 수행하고, 본 발명의 방법론에 따라 리던던트 비아 쌍으로 가능한 위치를 검출하되, 바람직하게는 동일 망(net) 상의 와이어의 세그먼트가 이미 존재하는 위치를 검출한다. 설계 규칙 위반이 발생하지 않으면 시스템은 단일 비아를 리던던트 비아 쌍으로 대체한다.

Description

자동화된 리던던트 비아 쌍 삽입 방법, 리던던트 비아 쌍을 포함하는 집적회로 및 컴퓨터화된 설계 시스템{REDUNDANT VIAS}
본 발명은 배선 패턴을 반도체 집적회로 상에 형성하는데 사용되는 자동 배치 및 경로설정 툴(automatic place and route tool)에 관한 것으로서, 보다 구체적으로는 양품율 및 신뢰성 문제로 이어질 수 있는 비아들(vias)을 검출하고 보다 대규모이거나 리던던트(larger or redundant)한 비아들을 생성하는 물리적인 설계 툴(physical design tool)에 관한 것이다.
반도체 제조업자들은 흔히 최소 영역의 비아(vias of minimum area)에 의해 야기되는 비아 저항(via resistance)으로 인한 낮은 양품율 및 신뢰성 문제로 고통을 받는다. 고밀도의 설계를 하기 위해 자동 배치 및 경로설정 툴은 최소 폭 및 간격의 배선을 사용한다. 이와 같이, 이러한 툴에 의해 생성되는 비아들은 최소 영역을 갖는다. 이러한 각각의 최소 영역 비아들은 그 기능이 떨어진다.
이것은 고성능 회로에 있어서 양품율 문제를 일으키는 원인이 된다. 이것은 특히 ASIC(Application Specific Integrated Circuit)의 경우에 더욱 문제가 되는데, ASIC은 자체 라이브러리의 셀들을 상호 접속하기 위해 전역 배선 패턴(global wiring patterns)을 사용하며, 대부분의 전역 칩 배선은 자동 배선 툴에 의해 수행된다. 또, 테스팅, 써멀 사이클링 및 번-인(testing, thermal cycling and burn-in)은 비아 저항 문제를 신속하게 검출하지 못하므로, 최소 영역 비아들은 흔히 더 많은 반품을 초래한다. 마지막으로, 집적회로의 성능 및 밀도가 증가하면서 비아 저항으로 인한 RC 지연은 타이밍에 있어서 더욱 중요한 요인이 된다.
물론, 이 문제에 대한 하나의 해결책은 간단히 자동 배선 툴이 리던던트 비아들을 설계에 도입하는 것이다. 그러나, ASIC과 같은 많은 제품들이 복잡한 배선 패턴을 가지므로, 이러한 자동 도입은 다이 사이즈(die size)를 더 크게 하여 경쟁력이 없는 제품을 만들 수 있을 것이다. 바꾸어 말하면, 이중 또는 다중의 비아들을 일반적으로 사용함으로써 얻어지는 양품율과 신뢰성의 이익은 더 크고 비생산적인 칩 다이 사이즈에 의해 상쇄된다.
많은 현대식 설계 기법에서는 실행될 수 없는 두 번째 해결책은 배선 설계의 완료 이후에 보다 대규모인 형상(shapes)을 수동으로 삽입하는 것이다. 그러나, 이 방법은 복잡한 설계 즉, 설계시 비아의 개수가 백만 단위인 복잡한 설계의 경우에는 현실적이지 못할 뿐만 아니라 설계의 전 과정에서 최적화를 일관되게 할 수 없다는 문제가 있다.
세 번째 해결책은 IBM사의 마이크로전자 부서의 회로 설계 센터에서 사용하는 것으로, 형상 처리계의 툴을 이용하여, 처리를 위한 설계 규칙하에서 실행할 수 있는 비아 및 금속 캡을 평평한 형상으로 부가하는 후처리 프로그램(post processing program)을 제공하는 것이다. 이 기법에도 역시 문제는 있다. 즉, 이 기법을 사용할 때 그 처리 시간이 길어질 수 있다. 두 번째로, 시스템 알고리즘은 대량의 데이터를 야기하는 임의의 포개진 형상(any nested shapes)를 고르게 펴야 한다. 세 번째로, 이 기법은 이러한 작업의 착수시 필요한 타이밍 또는 일렉트로마이그레이션 분석(timing or electromigration analysis) 같은 분석 능력을 제공하지 않는다. 네 번째로, 형상계 기법은 설계자의 방법론과 조화시키는 것이 아주 성가시다. 회로의 성능 및 복잡성이 증가함에 따라 이들 요인은 훨씬 더 많이 고려해야 할 사항이 된다.
따라서, 추가되는 임계 금속(additional critical metal)을 최소화하고, 효율적으로 처리하며, 설계 방법론 및 설계 툴과 작업하며, 공학적 변화를 쉽게 허용하는 해결책을 필요로 한다.
본 발명의 목적은 이전의 설계 방법론과 별개인 설계 툴을 제공하는 것이다.
본 발명의 다른 목적은, 추가되는 임계 금속 영역을 최소화하면서 여분의 비아들이 갖는 이점을 제공하는 것이다.
본 발명의 다른 목적은, 다른 툴(예컨대 타이밍 및 일렉트로마이그레이션 분석 툴)에 의한 사용이 가능하며 설계의 전 과정에 걸쳐 공학적 변화를 쉽게하기 위해 설계에서 리던던트 비아들을 가시화하는 것이다.
본 발명의 또 다른 목적은 이전의 방법들에 비해 훨씬 나은 실행시간(runtime)을 제공하는 설계 툴을 제공하는 것이다.
본 발명의 또 다른 목적은 계층적 설계 방식을 지원하여 우선순위에 근거하여 설계의 부모 레벨이나 다른 레벨 또는 설계의 객체에 대해 툴이 수행되도록 하는 것이다.
이들 및 기타 목적에 따르면, 본 발명은 최소 영역 비아들을 검출하고 이들을 생성될 여분의 금속량을 최소화하는 리던던트 비아 쌍으로 대체하는 배선 설계 툴 및 방법론에 관한 것이다. 본 발명의 일실시예에서는 3차원 격자계(grid-based) 모델이 집적회로 설계를 표현하는데 사용된다. 본 발명에 대한 입력은 설계 배선 및 칩 상에서 이들을 상호 접속하는 정보를 표현하는 파일이다. 본 발명은 단일 비아 및 트랙 및 격자 좌표에 대한 정의를 사용하여 리던던트 비아의 배치에 대한 가장 적절한 방향을 선택한다. 바람직하게는, 동일 망 상에 와이어의 세그먼트가 이미 존재하는 비아를 배치한다. 본 발명은 하나의 트랙이 동서남북 방향으로 여러 레벨로 존재하는 상황을 검사함으로써 이것을 수행하고, 본 발명의 방법론에 따라, 적당한 방향으로 특정 방법론에 기초한 비아에 대해 가능한 위치를 검출하고, DRC(Design Rule Check) 위반이 생성되지 않으면 가장 적절한 방향에서 비아를 리던던트 비아 쌍으로 대체한다.
본 발명의 다른 변형으로서, 비아들이 작업되는 순서대로 우선순위를 매김으로써 보다 중요한 경로 또는 망들이 먼저 설정되도록 할 수 있다.
또한, 본 발명은 리던던트 비아 쌍을 제거하는 특징도 포함한다. 이러한 정보를 가짐으로써, 공학적 변화에 직면한 설계자는 리던던트 비아들을 삽입하는 변화를 구현하기 전에 배선 설계의 일부 영역이나 배선 전부를 원래의 상태로 복귀시킬 수 있다.
도 1은 본 발명을 구현하기 위한 대표적인 컴퓨터/정보 처리 시스템 환경을 도시하는 블럭도,
도 2는 본 발명의 계층적 엔티티 루프의 블럭도,
도 3은 본 발명의 하위 금속 세그먼트 교차 동작의 블럭도,
도 4a 및 도 4b는 하위 금속 세그먼트 상의 리던던트 비아 쌍의 삽입예를 도시하는 도면,
도 5는 본 발명의 상위 금속 세그먼트 교차 동작의 블럭도,
도 6a 및 도 6b는 상위 금속 세그먼트 아래의 리던던트 비아 쌍의 삽입예를 도시하는 도면,
도 7은 본 발명의 금속 세그먼트 교차 동작이 없는 경우의 블럭도,
도 8a 및 도 8b는 금속 세그먼트 교차가 없는 경우에 리던던트 비아 쌍의 삽입의 예를 도시하는 도면,
도 9는 단일 비아가 리던던트 비아 쌍에 의해 대체될 수 없는 경우의 금속 상호 접속 배선 설계를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : CPU 12 : 버스
14 : RAM 15 : 키보드
16 : ROM 17 : 마우스
18 : I/O 어댑터 19 : 사용자 인터페이스 어댑터
101 : 디스플레이 어댑터 103 : 스피커
104 : 마이크로폰 105 : 통신 어댑터
본 발명을 실행하기 위한 대표적인 하드웨어 환경을 도 1에서 도시하고 있으며, 도 1에는 본 발명에 따라 정보 처리/컴퓨터 시스템의 전형적인 하드웨어 구성과, 적어도 하나의 프로세서 또는 중앙 처리 장치(CPU)(10)가 도시되어 있다. CPU(10)는 시스템 버스(12)를 통해 랜덤 액세스 메모리(RAM)(14)와, 판독 전용 메모리(ROM)(16)와, 디스크 장치(11) 및 테이프 드라이브(13) 등의 주변 장치들을 버스(12)에 연결시키기 위한 입력/출력(I/O) 어댑터(18)와, 키보드(15), 마우스(17), 스피커(103), 마이크로폰(104) 및/또는 터치 스크린 장치(도시 안됨) 등의 다른 사용자 인터페이스 장치를 버스(12)에 연결시키기 위한 사용자 인터페이스 어댑터(19)와, 정보 처리 시스템을 데이터 처리망에 연결시키기 위한 통신 어댑터(105)와, 버스(12)를 디스플레이 장치(102)에 연결시키기 위한 디스플레이 어댑터(101)에 상호 접속되어 있다. 디스크 또는 테이프 장치에 의해 판독할 수 있는 프로그램 기억 장치는 컴퓨터 시스템 상으로 로드되는 배선 상호 접속 설계(wiring interconnect design)에 대해 동작하는 명령들(instructions)을 로드하는데 사용된다.
오늘날의 설계 시스템에서는, 특히 라이브러리 회로 모델들(library circuit models) 사이에서의 배선으로 인해 칩 사이즈가 상당히 증가될 수 있는 ASIC 등의 집적 회로에서는 배선 시스템을 가능한 조밀하게 만들려고 하고 있다. 따라서, 이들 시스템으로는 자동적으로 어셈블된 레이아웃(automatically assembled layout)의 신뢰성을 거의 향상시킬 수 없다. 관심 대상의 비아들은 이들 설계 시스템에 의해 생성된 최소 영역의 비아들이다. 본 발명의 시스템 설계 툴은 리던던트 비아들을 발생시키되, 이들 리던던트 비아들을 칩 사이즈를 유지시키고, 리던던트 비아들의 배치를 극대화시키고, 추가되는 임계 금속을 최소화시키도록 생성시킨다.
시스템 설계 툴은 격자계로서, 자동화된 배선 툴의 출력을 사용하여 설계를 위한 리던던트 비아들을 생성한다. 시스템에 관한 일정한 일반적인 정의가 툴을 이해하는데 도움을 준다. 전형적으로, 3차원 격자는 x 방향 및 y 방향의 트랙과, z 방향으로의 배선 층으로 정의된다. 트랙은 과학 기술적으로 최소폭 와이어 및 최소폭 공간에 대한 최소한의 주기성(minimum periodicity)으로 정의된다. 단일 비아는 비아의 위와 아래의 금속 캡을 포함하여 최소폭 와이어에 사용할 수 있는 최소 영역의 비아로서 정의된다. 리던던트 비아 쌍은 비아의 위와 아래의 금속 캡을 포함하여 인접하는 2개의 단일 비아로서 정의된다.
표준 하드웨어 설계 환경에서 실행되는 본 발명을 지원하는 소프트웨어가 IBM의 그래픽 설계 에디터인 ChipEdit의 기능으로서 개발되었다. 그러나, 본 발명에서 기술한 리던던트 비아 삽입을 수행하는데에는 "Cadence Design Systems, Inc."의 CELL 3 등의 일반적으로 구매 가능한 다른 배치 및 경로설정 격자계 배선 시스템을 채용할 수 있다.
본 발명은 모든 와이어의 단일 비아에 대해 주변 환경을 검사하여, 설계 규칙 검사(DRC) 위반이 발생되지 않으면 비아를 가장 양호한 방향에서 리던던트 비아 쌍으로 대체한다.
우선 본 발명은 비아와 상호 작용하는 임의의 와이어 세그먼트에 관련된 방향을 검사한다. 이들 방향으로의 확장이 가장 바람직한데, 이 경우 여분의 금속 생성량이 최소화된다. 만일, 이들 방향으로의 확장이 DRC 위반을 초래하면, 본 발명은 리던던트 비아 쌍 삽입이 가능한 나머지 방향을 검사한다.
설계에 리던던트 비아 쌍을 추가시키는데 추가 배선 트랙을 사용할 수 있을 수 있으므로, 본 발명은 일단 설계 와이어 배치 및 경로설정이 완료되면 정상적으로 사용할 수 있다.
본 발명은 또한 리던던트 비아 쌍들을 제거시키는 특징도 포함한다. 리던던트 비아 쌍들이 추가 배선 트랙을 점유할 수 있으므로, 이들을 임의의 공학적 변화 이전에 제거시키는 것이 필요로 될 수 있다. 리던던트 비아 쌍들을 제거하기 위해, 본 발명에서는 삽입 프로토콜에 의해 생성된 모든 리던던트 비아 쌍을 식별하여 그 비아 쌍을 단일 비아로 대체한다. 리던던트 비아 쌍의 제거에 의해 설계 시스템 내에서 다른 배선 툴 또는 수동 배선 등의 다른 방법에 의해 삽입될 수 있는 임의의 리던던트 비아 쌍들이 보존된다.
본 발명의 동작 양상은 실제로 3개의 주 성분과, 계층적 설계를 위한 동작 단계를 포함하는 하나의 성분으로 분류될 수 있다.
상기 4개의 성분들은 다음과 같다.
1. 계층적 엔티티 루프(도 2)
2. 하위 금속 세그먼트 교차(도 3)
3. 상위 금속 세그먼트 교차(도 5)
4. 세그먼트 교차없음(도 7)
도 2를 참조해 보면, 계층적 엔티티 루프가 도시되어 있다. 툴은 단계(20)에서 개시하여 "Cadence Design Systems Inc."의 CELL 3 등의 배치 및 경로설정 툴을 사용하거나 또는 "IBM ChipBench" 시스템 등의 다른 배치 및 경로설정 시스템을 사용한 결과로서 배선 배치 또는 경로설정을 액세스하여 메모리 내에 로드시킨다. 이것은 완전한 집적 회로 설계일 필요가 없고, 단지 이들 설계 또는 고려중인 설계 부분만이 될 수 있다. 설계가 계층적이면, 툴은 리던던트 비아 쌍 삽입을 엔티티 단위로 행할 것이다. 판단 단계(24)에서는 검사할 임의의 엔티티가 남아 있는지를 판단한다. 만일, 남아 있지 않으면, 작업이 완료되어, 단계(26)로 진행하여 종료할 것이다. 만일, 엔티티가 남아 있다면, 단계(28)에서 다음 엔티티를 액세스하고 검사할 것이다. 엔티티들은 설계자 지시(designer dictates)로 정렬되고 설계의 한 레벨 또는 영역은 다른 것에 비해 우선순위로 주어진다. 예를 들어, 배치가 곤란한 영역에 리던던트 비아 쌍들을 배치하기를 원할 수 있으므로, 설계의 인접 레벨 또는 영역에 리던던트 비아를 배치시킴으로써 나중에 이와 같이 행하는 것을 방해받지 않게 된다. 이것에 의해 배치되는 리던던트 비아의 개수를 최대로 할 수 있다. 그 다음 엔티티를 액세스한 후에, 그 다음 주 동작인 도 3의 하위 세그먼트 교차로 (2를 통해) 진행된다.
도 3을 참조해 보면, 툴은 우선 단일 비아와 교차하는 금속 세그먼트들에 집중시키면서 리던던트 비아 쌍들을 삽입시키는 프로세스를 개시한다. 사람들은 이들 세그먼트들에 리던던트 비아 쌍들을 삽입시키는 것을 선호하는데, 그 이유는 추가해야할 부가 임계 금속을 최소화시키기 때문이다. 이것을 행하기 위해, 툴은 우선 판단 단계(30)에서 처리해야할 단일 비아가 남아 있는지를 검사한다. 만일 없다면, (1을 통해) 루프백하여 판단 단계(24)로 돌아가 검사되지 않은 임의의 엔티티가 남아 있는지를 검사한다. 다음에 툴은 단계(32)에서 그 다음 비아를 얻고 단계(34)로 진행하여 라인 세그먼트를 교차하는 하위 금속 층을 검사하여 검출된 각 세그먼트의 방향을 기록한다.
단계(36, 38 및 40)에서, 툴은 검출된 세그먼트의 임의 방향에 리던던트 비아 쌍들을 배치시킬 수 있는지를 판단한다. 판단 단계(36)에서는 가능한 리던던트 비아 쌍 배치를 위해 미검사된 임의의 세그먼트중에 검출되는 것이 있는지를 판단한다. 만일, 검출되는 세그먼트가 없거나 또는 비아 배치가 가능한 검사해야할 세그먼트가 남아 있지 않다면 툴은 그 다음 주 동작인 상위 금속 세그먼트 교차로 (6을 통해) 진행한다. 미검사된 상태로 남아 있는 방향이 잠재해 있다면, 툴은 단계(38)에서 그 다음 세그먼트 및 그 방향을 얻는다. 판단 단계(40)에서 툴은 검출된 금속 세그먼트의 방향으로 리던던트 비아를 배치시키려고 시도한다. 테스트는 간단한 질문이다. 즉, "상위 금속 레벨상의 비아로부터 한 트랙 떨어진 격자점이 유효한가 ?"
만일, 단계(42)에서 유효한 것으로 판단되면, 단일 비아를 리던던트 비아 쌍으로 대체하고 (2를 통해) 그 다음 단일 비아를 검사하기 위해 진행한다. 만일, 리던던트 비아 쌍의 배치에 실패하면, 단계(36 내지 4A)로 루프백해야 한다. 이 실시예에서는 규칙을 충족시키는 제 1 방향을 선택한 것에 주목할 필요가 있다. 이것은 처리 시간을 단축시키기 위한 것으로는 최선책이다. 설계자는 모든 방향을 검사할 수 있도록 다른 파라미터를 설정할 수 있으며, 하나 이상이 선택되면 그 하나가 다른 것에 비해 양호하다. 예를 들어, 이 환경에서 실시하는 경우, 생성되는 리던던트 비아 쌍들의 개수를 최대로 하기 위해서는 한 방향이 양호할 수 있다.
도 4a는 금속 레벨, 즉 동-서(west-east)로 걸쳐 있는 M1(401) 및 남-북(north-south)으로 걸쳐 있는 M2(412)에 접속되는 단일 비아(422)를 도시하고 있다. 툴은 우선 레벨 M1 상의 와이어 세그먼트를 찾고 서쪽 방향으로 위치하는 세그먼트 A, 망 1(401)을 찾는다. 다음에 단일 비아의 서쪽 한 트랙에 있는 레벨 M2를 검사하여, 레벨 M2 상의 격자점(grid point)이 유효한지를 판단한다. 몇몇 설계 규칙하에서는 격자점이 구애를 받지 않는다. 그러나, 설계 규칙이 허용되는 경우에는, 금속 세그먼트 또는 동일한 망을 포함한다면 유효할 수도 있다. 이것은 본 경우에는 없기 때문에, 도 4b의 리던던트 비아 쌍(424)이 설계 내로 삽입된다. 설계에서는, 이것은 그 초기 지정(original designation)을 단일 비아로서 보유하지만, 여기서는 또한 식별자 "W"를 포함하여 리던던트 비아 쌍이 초기 단일 비아의 서쪽에 있는 단일 비아의 삽입으로 형성된 것을 나타낸다.
툴이 하위 금속 세그먼트 상에 리던던트 비아 쌍을 배치시키는 것이 불가능하면, 도 5에서 도시된 상위 금속 세그먼트 교차 검사인 그 다음 동작으로 진행한다. 먼저 하위를 검사한 다음에 상위를 검사한다는 것에 주목할 필요가 있다. 사용자는 검사 방향을 역전시킬 수 있거나 또는 상술된 바와 같이, 단일 비아를 검사하는 순서를 우선순위화할 수 있다. 중요한 것은 임계 금속을 최소화시키며 리던던트 비아 쌍들을 최대로 하려는 노력에서 각각의 단일 비아에 인접한 두 금속층들을 검사해야 한다는 것이다.
상위 금속 세그먼트 교차 동작은 하위 금속층에 대한 이전의 검사와 매우 유사하다. 툴은 우선 교차 세그먼트를 찾는다(단계 50). 다음에 판단 단계(52)에서 검사할 임의 세그먼트가 있는지를 (또는 미검사된 임의 세그먼트가 남아 있는지를) 판단한다. 만일 없다면, 그 다음 동작인, 미검사된 나머지 방향으로 (단계 7을 통해) 분기한다. 상위 레벨에 교차 세그먼트가 있다면, 그 다음 세그먼트 및 그 방향을 얻고 나서(단계 56) 상위 금속을 찾는 대신에 하위 금속 레벨을 찾는 것을 제외하고는 하위 금속 세그먼트 동작과 동일한 규칙을 적용한다. 테스트가 실패하면, 판단 단계(52)로 복귀한다. 만일, 격자점이 이용가능하면, 리던던트 비아 쌍이 단일 비아를 대체하고(단계 60) 툴은 (2를 통해) 미검사된 나머지 단일 비아가 있는지를 판단하기 위해 분기한다.
도 6a 및 6b는 이러한 동작을 단일 비아에 적용시키는 방법에 대해 도시하고 있다. 도 6a는 남-북으로 걸쳐있는 다른 망(512)이 있다는 것을 제외하고는 도 4a와 동일하다. 따라서, 툴이 하위 금속 세그먼트 교차 검사 중에 단일 비아(422)로부터 하나의 격자점만큼 떨어진 라인(401) 상에 리던던트 비아를 배치시키려고 시도할 경우, 테스트는 실패한다. 이것은 망(512)이 상위 금속 레벨 상의 격자점에 단일 비아가 배치되는 것을 방해하기 때문이다. 하위 레벨 상에서 이용 가능한 다른 세그먼트가 없기 때문에, 툴은 상위 레벨 상의 세그먼트를 찾아내려고 시도한다. 단일 비아(422)와 북쪽 방향으로 교차하는 금속 레벨 2(412) 상에 세그먼트 B, 망 1이 있다. 툴은 단일 비아(422) 북쪽의 한 트랙이 유효한지를 검사하기 위해 진행한다. 이 경우, 리던던트 비아 쌍(524)이 설계 내로 삽입되고 북쪽의 단일 비아로서 표시된다.
툴이 하위 또는 상위 금속 세그먼트 교차 동작 중에 리던던트 비아를 삽입하지 않으면, 도 7의 흐름도에서 도시된 제 3의 주 동작인, 미검사된 나머지 방향을 수행한다. 우선, 툴은 하위 또는 상위 레벨 탐색으로 아직 검사되지 않은 임의의 방향을 찾아낸다(단계 60). 미검사된 방향이 없다면, 리던던트 비아는 삽입될 수 없고 판단 단계(62)에서 툴은 (2를 통해) 판단 단계(30)로 복귀하여 미검사된 임의의 단일 비아가 남아 있는지를 판단한다. 미검사된 방향이 남아 있으면, 검사를 위한 그 다음 방향을 얻고(단계 64), 단계(66)에서 아래의 테스트를 행한다. 즉, "상위 및 하위 금속 레벨 상의 단일 비아로부터 한 트랙 떨어진 방향에서 격자점이 유효한가 ?"
만일, 응답이 "아니오"이면, (8을 통해) 판단 단계(62)로 복귀하여 검사를 위한 임의의 방향이 남아 있는지를 판단한다. 응답이 "예"이면, 단일 비아는 리던던트 비아 쌍으로 대체된다(단계 68). 이후에 툴은 (2를 통해) 판단 단계(30)로 진행하여 검사를 위한 다른 임의 단일 비아가 남아 있는지를 판단한다.
도 8a 및 도 8b에는 이 동작을 단일 비아를 검사하는데 적용시키는 방법에 대해 예시되어 있다. 도 8a는 설계에 제 3 망(603)이 부가된 것을 제외하고는 도 6a의 설계 부분과 동일하다. 망(603)은 단일 비아(422) 북쪽의 격자점에 리던던트 비아가 배치되는 것을 방해하며, 단일 비아(422)와 교차하는 모든 세그먼트가 비아와 교차하는 것을 방해하기 때문에, 여기서는 툴은 배치를 위해 단일 비아(422) 주변의 임의의 나머지 방향(동쪽 및 남쪽)을 탐색한다. 동쪽 방향 테스트 후에, 툴은 도 8b에서 도시된 바와 같이 동쪽에 있는 한 트랙에 리던던트 비아 쌍(624)을 삽입시킨다. 비아는 동쪽의 단일 비아를 표시한다.
도 9는 툴이 리던던트 비아 삽입이 불가능할 경우의 설계에 대한 일 예를 예시한 것이다. 이러한 설계는 M1 상에서 동-서로 걸쳐 있는 제 4 망(604)이 설계에 있으며, M2 상에서 남-북으로 걸쳐 있는 제 5 망(605)이 설계에 있다는 것을 제외하고는 도 8a와 동일하다. 여기서는, 트랙이 망 3(603) 및 망 2(512)에 의해 단일 비아(422)의 북쪽과 서쪽으로 차단되는 것 이외에도, 망 5(605) 및 망 4(604)에 의해 동쪽 및 남쪽 방향으로 각각 차단된다는 것도 알 수 있다.
요약 하면, 툴의 동작 흐름은 다음과 같다. 즉,
1. 계층적 설계의 경우, 모든 엔티티마다 단계(2 내지 9)를 반복한다. (도 2의 1)
2. 설계에서 모든 전역 단일 비아(global single via)를 검사한다. (도 3의 2)
3. 하위 금속층 상의 비아와 교차하는 임의의 세그먼트를 찾는다. 이들 세그먼트의 방향을 판정한다. (도 3의 3A 및 도 5의 3B)
4. 단계(3)에서 판단된 각 방향에 대해, 상위 금속 레벨 상의 비아로부터 해당 방향으로 한 트랙 떨어진 격자점을 검사한다. (도 3의 4A)
5. 격자점이 이용가능하면, 단일 비아를 이 위치에서 리던던트 비아 쌍으로 대체시킨다. 단계(2)로 복귀하여 나머지 비아를 처리한다. (도 3의 5A 및 도 5의 5B)
6. 단계(3)에서 일단 모든 방향이 판정되었으면, 한 트랙 아래의 격자가 유효한지를 판단하기 위해 하위 레벨을 찾는 것과 동일하게 비아의 상위 금속 레벨을 검사하는 단계(3 내지 5)를 반복한다. (도 5의 4B)
7. 아직도 검사되지 않은 임의의 방향(동, 서, 남, 또는 북)이 남아 있으면, 단계(8)로 진행한다. 그렇지 않으면, 이 비아는 리던던트 비아 쌍으로 대체될 수 없어 단계(2)로 복귀하여 나머지 비아들을 처리한다. (도 7의 7)
8. 나머지 각 방향에 대해, 단계(5)에서 행해진 바와 같이, 하위 금속 레벨 상의 비아로부터 한 트랙 떨어지고 상위 금속 레벨 상의 비아로부터 한 트랙 떨어진 격자점을 검사한다. 만일, 격자점이 둘 모두에서 이용가능하다면, 단일 비아를 이 위치에서 리던던트 비아 쌍으로 대체하고, 단계(2)로 복귀하여 그 다음 비아를 처리한다. (도 8의 8)
9. 일단 단계(8)에서 모든 방향들이 판정되었으면, 이 비아는 리던던트 비아 쌍으로 대체될 수 없다. 단계(2)로 복귀하여 임의 나머지 비아들을 처리한다.
리던던트 비아 쌍들을 제거하는 소프트웨어 프로그램 툴은 삽입 알고리즘에 의해 생성된 모든 리던던트 비아 쌍의 위치를 간단하게 파악하여 그 비아를 단일 비아로 대체시키므로, 다른 방법으로 삽입되어진 임의의 리던던트 비아 쌍들을 보존할 수 있다.
다음의 표 1은 리던던트 비아 쌍들이 4가지의 ASIC 설계로 각 금속 레벨에 대해 삽입되어진 비아에 대한 백분율을 나타낸 것이다. 그 중 제 3 설계가 배선하기에 곤란하였지만, 본 발명에서는 설계 비아의 73%로 리던던트 비아 쌍을 삽입할 수 있었다. 주어진 실행 시간은 삽입 알고리즘만을 위한 경과된 월(wall) 클럭 실행 시간이다. 이들 실행 시간에는 툴 로드 시간 및 툴 세이브 시간은 포함되지 않는다. IBM RISC 6000 모델 560 하드웨어 환경에서 실행된 제 4 설계를 제외한 모든 설계는 IBM RISC 6000 모델 59H 하드웨어 환경에서 실행되었다.
Figure pat00001
이 방법은 상술된 형상계 방법에 비해 10배만큼 처리 시간을 단축시켰다.
제거 알고리즘 실행 시간은 비교하자면 짧은 시간이다. 보다 적은 테스트의 경우에는, 제거에는 1분 미만이 걸린다. 최대 설계의 경우(제 4 테스트의 경우), RISC 6000 모델 560으로 실행되는 리던던트 비아 쌍을 제거하는데 경과되는 월 클럭 시간은 17분이다.
실제 제조시에, 리던던트 비아 쌍은 실제로는 본 발명에서 기술되지 않은 방향으로 복제된 추가 단일 비아를 갖는 단일 비아이다. 근본적으로, 이것은 사용중인 특정 프로세스로 인한 것으며, 이 경우에는 IBM사의 CMOS 5X 반도체 프로세스로 인한 것이다. 그러나, 이것은 필요로 하지 않으므로 단일 비아의 금속 영역을 다른 수단에 의해 리던던트 비아의 방향으로 확대시킬 수 있다.
비록, 지금까지는 본 발명을 특정 실시예에 대해서만 도시 및 기술하였지만, 첨부된 특허 청구 범위에서 기술된 본 발명의 사상 및 범주를 벗어나지 않는 한, 여러 변형 및 수정된 실시예가 가능하다는 것에 주목해야 한다.
본 발명에 따르면, 추가되는 임계 금속을 최소화하고, 효율적으로 처리하며, 다른 설계 방법론 및 설계 툴과 함께 작업하며, 공학적 변화를 쉽게 허용하는 설계 툴이 제공된다.

Claims (14)

  1. 집적회로 설계에서 리던던트 비아 쌍(redundant via pair)을 삽입하는 자동화된 방법에 있어서,
    ① 배선 설계(wiring design)에서 단일 비아(single via)를 결정하는 단계와,
    ② 와이어 세그먼트(wire segment)에 대해 각각의 단일 비아 주위의 제 1 레벨의 영역에서 방향을 검사하는 단계와,
    ③ 와이어 세그먼트가 검출되는 각 방향에 대해, 인접 레벨의 영역이 유효한지를 보기 위해 테스트하는 단계와,
    ④ 상기 테스트가 유효한 것으로 나타나는 상기 인접 레벨의 영역에 리던던트 비아 쌍을 생성하는 단계와,
    ⑤ 어떠한 리던던트 비아도 생성되지 않으면, 와이어 세그먼트에 대해 각각의 단일 비아 주위의 인접 레벨의 영역에서 방향을 검사하는 단계와,
    ⑥ 와이어 세그먼트가 검출되는 각 방향에 대해, 상기 제 1 레벨의 영역이 유효한지를 보기 위해 테스트하는 단계와,
    ⑦ 상기 테스트가 유효한 것으로 나타나는 상기 제 1 레벨의 영역에 리던던트 비아 쌍을 생성하는 단계와,
    ⑧ 어떠한 리던던트 비아 쌍도 생성되지 않으며, 각각의 단일 비아 주위의 방향이 검사되지 않은 채로 존재하면, 검사되지 않은 방향이 유효한지를 보기 위해 상기 단일 비아에 인접한 두 레벨에 대해 상기 검사되지 않은 방향 주위의 영역을 테스트하는 단계와,
    ⑨ 상기 테스트가 유효한 것으로 나타나는 상기 검사되지 않은 방향 주위의 영역에 리던던트 비아 쌍을 생성하는 단계를 포함하되,
    상기 제 1 레벨의 검출된 와이어 세그먼트에 대해 상기 리던던트 비아 쌍을 삽입하는 것을 테스트하는 것은 상기 인접 레벨에서의 상기 단일 비아로부터 동일한 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것이고, 상기 인접 레벨의 검출된 와이어 세그먼트에 대해 상기 리던던트 비아 쌍을 삽입하는 것을 테스트하는 것은 상기 제 1 레벨에서의 상기 단일 비아로부터 동일한 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것인
    자동화된 리던던트 비아 쌍 삽입 방법.
  2. 제 1 항에 있어서,
    와이어 세그먼트가 검출되지 않은 후, 검사되지 않은 방향에 대한 상기 테스트는, 제 1 및 인접 레벨 모두에서의 단일 비아로부터 검사되지 않은 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것인 자동화된 리던던트 비아 쌍 삽입 방법.
  3. 제 1 항에 있어서,
    상기 제 1 레벨은 하위 레벨이며, 제일 먼저 테스트되는 자동화된 리던던트 비아 쌍 삽입 방법.
  4. 제 1 항에 있어서,
    상기 각각의 리던던트 비아 쌍은 그들의 제거를 허용하는 프로토콜 하에서 생성되는 자동화된 리던던트 비아 쌍 삽입 방법.
  5. 제 4 항에 있어서,
    상기 생성된 리던던트 비아 쌍 프로토콜은 소정의 방향을 갖는 단일 비아로서 부호화(symbolized)되는 자동화된 리던던트 비아 쌍 삽입 방법.
  6. 제 1 항에 있어서,
    상기 집적회로는 ASIC(Application Specific Integrated Circuit)인 자동화된 리던던트 비아 쌍 삽입 방법.
  7. 제 1 항에 있어서,
    상기 회로 설계는 집적회로의 일부인 자동화된 리던던트 비아 쌍 삽입 방법.
  8. 소정 프로세스(process)에 따라 생성된 리던던트 비아 쌍을 포함하는 집적회로에 있어서,
    상기 소정 프로세스는
    ① 배선 설계에서 단일 비아를 결정하는 단계와,
    ② 와이어 세그먼트에 대해 각각의 단일 비아 주위의 제 1 레벨의 영역에서 방향을 검사하는 단계와,
    ③ 와이어 세그먼트가 검출되는 각 방향에 대해, 인접 레벨의 영역이 유효한지를 보기 위해 테스트하는 단계와,
    ④ 상기 테스트가 유효한 것으로 나타나는 상기 인접 레벨의 영역에 리던던트 비아 쌍을 생성하는 단계와,
    ⑤ 어떠한 리던던트 비아도 생성되지 않으면, 와이어 세그먼트에 대해 각각의 단일 비아 주위의 인접 레벨의 영역에서 방향을 검사하는 단계와,
    ⑥ 와이어 세그먼트가 검출되는 각 방향에 대해, 상기 제 1 레벨의 영역이 유효한지를 보기 위해 테스트하는 단계와,
    ⑦ 상기 테스트가 유효한 것으로 나타나는 상기 제 1 레벨의 영역에 리던던트 비아 쌍을 생성하는 단계와,
    ⑧ 어떠한 리던던트 비아 쌍도 생성되지 않으며, 각각의 단일 비아 주위의 방향이 검사되지 않은 채로 존재하면, 검사되지 않은 방향이 유효한지를 보기 위해 상기 단일 비아에 인접한 두 레벨에 대해 상기 검사되지 않은 방향 주위의 영역을 테스트하는 단계와,
    ⑨ 상기 테스트가 유효한 것으로 나타나는 상기 검사되지 않은 방향 주위의 영역에 리던던트 비아 쌍을 생성하는 단계를 포함하되,
    상기 제 1 레벨의 검출된 와이어 세그먼트에 대해 상기 리던던트 비아 쌍을 삽입하는 것을 테스트하는 것은 상기 인접 레벨에서의 상기 단일 비아로부터 동일한 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것이고, 상기 인접 레벨의 검출된 와이어 세그먼트에 대해 상기 리던던트 비아 쌍을 삽입하는 것을 테스트하는 것은 상기 제 1 레벨에서의 상기 단일 비아로부터 동일한 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것인
    리던던트 비아 쌍을 포함하는 집적회로.
  9. 제 8 항에 있어서,
    상기 제 1 레벨은 하위 레벨이며, 제일 먼저 테스트되는 리던던트 비아 쌍을 포함하는 집적회로.
  10. 제 9 항에 있어서,
    상기 집적회로는 ASIC인 리던던트 비아 쌍을 포함하는 집적회로.
  11. 제 8 항에 있어서,
    상기 리던던트 비아 쌍은 상기 리던던트 비아 쌍이 배치되는 방향으로 상기 단일 비아를 확대함으로써 제조되는 리던던트 비아 쌍을 포함하는 집적회로.
  12. 제 8 항에 있어서,
    상기 인접 레벨은 상위 레벨이며, 제일 먼저 테스트되는 리던던트 비아 쌍을 포함하는 집적회로.
  13. 집적회로 설계에서 리던던트 비아 쌍을 삽입하는 컴퓨터화된 설계 시스템에 있어서,
    ① 배선 설계에서 모든 단일 비아를 액세스하는 수단과,
    ② 와이어 세그먼트에 대해 각각의 단일 비아 주위의 제 1 레벨의 영역에서 방향을 검사하는 수단과,
    ③ 제 2 레벨의 영역이 유효한지를 보기 위해, 와이어 세그먼트가 검출되는 각 방향을 테스트하는 수단과,
    ④ 상기 테스트가 유효한 것으로 나타나는 상기 제 2 레벨의 영역에 리던던트 비아 쌍을 생성하는 수단과,
    ⑤ 어떠한 리던던트 비아도 생성되지 않으면, 와이어 세그먼트에 대해 각각의 단일 비아 주위의 인접 레벨의 영역에서 방향을 검사하는 수단과,
    ⑥ 상기 제 1 레벨의 영역이 유효한지를 보기 위해, 와이어 세그먼트가 검출되는 각 방향을 테스트하는 수단과,
    ⑦ 상기 테스트가 유효한 것으로 나타나는 상기 제 1 레벨의 영역에 리던던트 비아 쌍을 생성하는 수단과,
    ⑧ 어떠한 리던던트 비아 쌍도 와이어 세그먼트에 대해 생성되지 않았는지를 보기 위해, 상기 제 1 및 인접 레벨 모두에 대해 검사되지 않은 방향 주위의 영역을 테스트하는 수단과,
    ⑨ 상기 테스트가 유효한 것으로 나타나는 상기 검사되지 않은 방향 주위의 영역에 리던던트 비아 쌍을 생성하는 수단을 포함하되,
    상기 제 1 레벨의 검출된 와이어 세그먼트에 대해 상기 리던던트 비아 쌍을 삽입하는 것을 테스트하는 것은 상기 인접 레벨에서의 상기 단일 비아로부터 동일한 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것이고, 상기 인접 레벨의 검출된 와이어 세그먼트에 대해 상기 리던던트 비아 쌍을 삽입하는 것을 테스트하는 것은 상기 제 1 레벨에서의 상기 단일 비아로부터 동일한 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것인
    컴퓨터화된 설계 시스템.
  14. 집적회로 설계에서 리던던트 비아 쌍을 삽입하는 컴퓨터화된 격자계 설계 시스템(computerized grid-based design system)에 있어서,
    ① 배선 설계에서 모든 단일 비아를 액세스하는 수단과,
    ② 와이어 세그먼트에 대해 각각의 단일 비아 주위의 제 1 레벨의 영역에서 방향을 검사하는 수단과,
    ③ 제 2 레벨의 영역이 유효한지를 보기 위해, 와이어 세그먼트가 검출되는 각 방향을 테스트하는 수단과,
    ④ 상기 테스트가 유효한 것으로 나타나는 상기 제 2 레벨의 영역에 리던던트 비아 쌍을 생성하는 수단과,
    ⑤ 어떠한 리던던트 비아도 생성되지 않으면, 와이어 세그먼트에 대해 각각의 단일 비아 주위의 인접 레벨의 영역에서 방향을 검사하는 수단과,
    ⑥ 상기 제 1 레벨의 영역이 유효한지를 보기 위해, 와이어 세그먼트가 검출되는 각 방향을 테스트하는 수단과,
    ⑦ 상기 테스트가 유효한 것으로 나타나는 상기 제 1 레벨의 영역에 리던던트 비아 쌍을 생성하는 수단과,
    ⑧ 어떠한 리던던트 비아 쌍도 와이어 세그먼트에 대해 생성되지 않았는지를 보기 위해, 상기 제 1 및 인접 레벨 모두에 대해 검사되지 않은 방향 주위의 영역을 테스트하는 수단과,
    ⑨ 상기 테스트가 유효한 것으로 나타나는 상기 검사되지 않은 방향 주위의 영역에 리던던트 비아 쌍을 생성하는 수단을 포함하되,
    상기 제 1 레벨의 검출된 와이어 세그먼트에 대해 상기 리던던트 비아 쌍을 삽입하는 것을 테스트하는 것은 상기 인접 레벨에서의 상기 단일 비아로부터 동일한 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것이고, 상기 인접 레벨의 검출된 와이어 세그먼트에 대해 상기 리던던트 비아 쌍을 삽입하는 것을 테스트하는 것은 상기 제 1 레벨에서의 상기 단일 비아로부터 동일한 방향으로 한 트랙 떨어진 격자점이 유효한지를 테스트하는 것인
    컴퓨터화된 격자계 설계 시스템.
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