KR100265996B1 - 반도체 칩 쏘잉방법 - Google Patents

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Abstract

본 발명은 반도체 칩 쏘잉방법에 관한 것으로, 제1단위칩영역과 제2단위칩영역을 포함하는 반도체웨이퍼 상에 제1 절연층과 제2절연층과, …, 제n절연층을 순차적으로 형성하는 공정과, 제1단위칩영역과 제2단위칩영역 사이의 반도체웨이퍼가 노출되도록 제1절연층과 제2절연층과 제n절연층을 패터닝하는 공정과, 노출된 반도체웨이퍼와 잔류된 제n절연층 상에 평탄화층을 형성하는 공정을구비하여서,
따라서, 본 발명의 쏘잉방법에서는 각각의 절연층이 반도체 칩 측면에 노출되지 않도록 하여 단위 칩의 내부에 쏘잉 시 기계적 스트레스가, 그리고, 쏘잉 후 수분이 침투되는 경로를 차단하며, 그로인해 스트레스 또는 수분이 단위 칩들의 내부로 전달되는 것을 방지할 수 있다.

Description

반도체 칩 쏘잉방법
본 발명은 반도체 칩 쏘잉(sawing)방법에 관한 것으로, 특히, 반도체웨이퍼에 소자 형성을 완료한 후 조립하기 위해 단위 칩들로 분리하기에 적당한 반도체 칩 쏘잉방법에 관한 것이다.
반도체 웨이퍼 상태에서 반도체 소자 형성을 완료한 후, 칩들 사이에 다야몬드입자가 본딩된 스텐레스 스틸 블레이드(stainless steel blade) 등의 절삭기구로 쏘잉하여 단위 칩으로 분리하여야 한다.
제1a도 내지 제1c도는 종래기술에 따른 반도체 칩의 쏘잉공정도이다.
제1a도를 참조하면, 반도체소자가 형성된 다수 개의 단위 칩들로 이루어진 반도체웨이퍼(100)에 n층의 절연층, 예를 들면, 제1절연층(102a), 제2절연층(102b), …, 제n 절연층(102n)을 순차적으로 증착하여 형성된다.
제1b도를 참조하면, 제n 절연층(102n) 상에 패시베이션층(104)을 충분한 두께로 형성한다.
제1c도를 참조하면, 스텐레스 스틸 블레이드 등의 절삭기구를 이용하여 반도체웨이퍼(100)의 제1단위칩영역(a)과 제2단위칩영역(b) 사이를 쏘잉하여 칩단위로 분리시킨다.
그러나, 종래의 반도체 칩 쏘잉방법에서는 절연층들을 포함하여 반도체웨이퍼를 쏘잉하므로 쏘잉 시 발생되는 스트레스(stress)로 인하여 크랙(crack)이 발생되어 내부로 전달되는 문제점이 있었다.
또한, 쏘잉된 단위 칩들의 절단면에서 절연층들이 노출됨에 따라 공기 중의 수분이 절연층 사이로 침투되어 배선을 이루는 금속들을 산화시킬 수 있는 문제점이 있었다.
따라서, 본 발명의 목적은 쏘잉 전에 절연층들을 분리하여 패시베이션층 및 반도체웨이퍼 만을 쏘잉하여 스트레스가 내부로 전달되는 것으러 방지할 수 있는 반도체 칩 쏘잉방법을 제공함에 있다.
본 발명의 다른 목적은 쏘잉된 반도체 칩의 절단면에서 절연층들이 노출되지 않도록 하여 디바이스를 보호할 수 있는 반도체 칩 쏘잉방법을 제공함에 있다.
상기 목적들을 달성하기 위해, 본 발명의 반도체 칩 쏘잉방법은 반도체소자들이 형성된 다수의 단위 칩영역과 다수의 단위 칩영역 사이의 반도체소자가 형성되지 않은 스크라이브라인영역을 갖는 반도체웨이퍼 상에 다층의 절연층을 형성하는 공정과, 다 수의단위칩영역 사이의 스크라이브라인영역을 노출시키도록 다층의 절연층을 패터닝하는 공정과, 노출된 반도체웨이퍼와 잔류된 다층의 절연층 사이를 덮도록 평탄화층을 형성하는 공정과, 스크라이브라인영역의 반도체웨이퍼 및 평탄화층을 쏘잉하여 다 수의단위칩으로 분리시키는 공정을 구비한 것이 특징이다.
제1a도 내지 c도는 종래 기술에 따른 반도체 칩 쏘잉 공정도이고,
제2a도 내지 d도는 본 발명의 반도체 칩 쏘잉 공정도이다.
* 도면의 주요부분에 대한 부호의 설명
100, 200 : 반도체기판
102a, 102b, …, 102n, 202a, 202b, …, 202n : 절연층
104, 204 : 패시베이션층
이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.
제2a도 내지 제2d도는 본 발명의 반도체 칩 쏘잉공정도이다.
제2a도를 참조하면, 반도체소자가 형성된 다수 개의 단위 칩들로 이루어진 반도체웨이퍼(200)에 n층의 절연층, 예를 들면, 제1절연층(202a), 제2절연층(202b), …, 제n 절연층(202n)을 순차적으로 증착하여 형성한다.
제2b도를 참조하면, 제1단위칩영역(a)과 제2단위칩영역(b) 사이의 반도체웨이퍼(200)를 노출시키도록 제n절연층(202n), …, 제2절연층(202b), 제1절연층(202a)을 포토리쏘그래피(photolithography) 방법으로 패터닝(patterning)한다.
제2c도를 참조하면, 노출된 반도체웨이퍼(200) 및 잔류된 제n절연층(202n)을 덮도록 패시베이션층(204)을 충분한 두께로 형성한다.
제2d도를 참조하면, 스텐레스 스틸 블레이드 등의 절삭기구를 이용하여 제1단위칩영역(a)과 제2단위칩영역(b) 사이를 쏘잉하여 단위 칩들을 각각 분리시킨다.
이 때, 제1절연층(202a), …, 제2절연층(202b)과 제n절연층(202n)를 제외한 패시베이션층(204) 및 반도체웨이퍼(200)만 쏘잉되므로 쏘잉시에 발생되는 스트레스가 제1절연층(202a), …, 제2절연층(202b)과 제n절연층(202n) 사이를 따라 단위 칩의 내부로 전달되지 않는다.
그리고 단위 칩들을 분리한 후, 제1절연층(202a), …, 제2절연층(202b)과 제n절연층(202n)의 절단면이 패시베이션층(204)으로 덮혀져 노출되지 않는다.
상술한 바와 같이, 본 발명의 반도체 칩 쏘잉방법에서는 각각의 절연층이 반도체 칩 측면에 노출되지 않도록 하여 단위 칩의 내부에 쏘잉 시 기곌적 스트레스가, 그리고, 쏘잉 후 수분이 침투되는 경로를 차단한다.
따라서, 본 발명은 쏘잉 시 스트레스가, 또한, 쏘잉 후 수분이 단위 칩들의 내부로 전달되는 것을 방지할 수 있는 잇점이 있다.

Claims (1)

  1. 반도체소자들이 형성된 다수의 단위 칩영역과 상기 다수의 단위 칩영역 사이의 반도체소자가 형성되지 않은 스크라이브라인영역을 갖는 반도체웨이퍼 상에 다층의 절연층을 형성하는 공정과, 상기 다 수의단위칩영역 사이의 상기 스크라이브라인영역을 노출시키도록 상기 다층의 절연층을 패터닝하는 공정과, 상기 노출된 반도체웨이퍼와 상기 잔류된 다층의 절연층 사이를 덮도록 평탄화층을 형성하는 공정과, 상기 스크라이브라인영역의 상기 반도체웨이퍼 및 상기 평탄화층을 쏘잉하여 다수의단위칩으로 분리시키는 공정을 구비한 반도체 칩 쏘잉방법.
KR1019970020879A 1997-05-27 1997-05-27 반도체 칩 쏘잉방법 KR100265996B1 (ko)

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