KR100265943B1

KR100265943B1 - Manufacturing method of tma

Info

Publication number: KR100265943B1
Application number: KR1019980016543A
Authority: KR
Inventors: 김홍성
Original assignee: 전주범; 대우전자주식회사
Priority date: 1998-05-08
Filing date: 1998-05-08
Publication date: 2000-09-15
Also published as: KR19990084637A

Abstract

PURPOSE: A method for manufacturing a thin film actuated mirror array is to protect an active matrix by forming an etching stop layer, using the low temperature oxide having the good etching resistance. CONSTITUTION: An active matrix(100) has an MxN transistor installed therein and a drain pad extended from a drain(105) of a MOS transistor. An etching stop layer(150) is formed on the active matrix, using the low temperature oxide. The first sacrificial layer is formed on the etching stop layer. After patterning the first sacrificial layer, an actuator(210) is formed on the pattern first sacrificial layer. The actuator includes a support layer(165), a lower electrode(170), a deformation layer(175), and an upper electrode(180). The second sacrificial layer is formed on the actuator. The second sacrificial layer is patterned to expose a part of the upper electrode. A post(220) and a mirror(230) are formed on the exposed upper electrode and the second sacrificial layer. The first and second sacrificial layer are removed using BrF3 or XeF2.

Description

Manufacturing method of thin film type optical path control device

본 발명은 AMA(Actuated Mirror Array)를 이용한 박막형 광로 조절 장치의 제조 방법에 관한 것으로, 보다 상세하게는 플루오르화 크세논 또는 플루오르화 브롬에 대한 식각 저항성이 우수한 식각 방지층을 형성함으로써 액티브 매트릭스를 보호할 수 있는 박막형 광로 조절 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a thin film type optical path control device using an Actuated Mirror Array (AMA), and more particularly, to form an etch stop layer having excellent etching resistance to xenon fluoride or bromine fluoride to protect the active matrix. The manufacturing method of the thin film-type optical path control apparatus.

광학 에너지(optical energy)를 스크린 상에 투영하기 위한 광로 조절 장치 또는 공간적 광 변조기(spatial light modulator)는 광통신, 화상 처리 및 정보 디스플레이 장치와 같은 다양한 분야에 응용될 수 있다. 상기 광로 조절 장치 또는 공간적 광 변조기를 이용한 화상 처리 장치는 통상적으로 광학 에너지를 스크린 상에 표시하는 방법에 따라 직시형 화상 표시 장치(direct view image display device)와 투사형 화상 표시 장치(projection type image display device)로 구분된다.Optical path control devices or spatial light modulators for projecting optical energy onto a screen may be applied to various fields such as optical communication, image processing, and information display devices. The image processing apparatus using the optical path adjusting device or the spatial light modulator typically has a direct view image display device and a projection type image display device according to a method of displaying optical energy on a screen. ).

직시형 화상 표시 장치의 예로서는 CRT(Cathode Ray Tube)를 들 수 있는데, 이러한 CRT 장치는 소위 브라운관으로 불리는 것으로서 화질은 우수하나 화면의 대형화에 따라 그 중량과 용적이 증가하여 제조 비용이 상승하게 되는 문제가 있다. 투사형 화상 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), DMD(Deformable Mirror Device) 및 AMA를 들 수 있다. 이러한 투사형 화상 표시 장치는 다시 그들의 광학적 특성에 따라 2개의 그룹으로 나뉠 수 있다. 즉, LCD와 같은 장치는 전송 광 변조기(transmissive spatial light modulators)로 분류될 수 있는데 반하여, DMD와 AMA는 반사 광 변조기(reflective spatial light modulators)로 분류될 수 있다.An example of a direct-view image display device is a CRT (Cathode Ray Tube). The CRT device is called a CRT, which has excellent image quality but increases in weight and volume as the screen is enlarged, leading to an increase in manufacturing cost. There is. Projection-type image display devices include a liquid crystal display (LCD), a deformable mirror device (DMD), and an AMA. Such projection image display devices can be further divided into two groups according to their optical characteristics. That is, devices such as LCDs can be classified as transmissive spatial light modulators, while DMD and AMA can be classified as reflective spatial light modulators.

LCD와 같은 전송 광 변조기는 광학적 구조가 매우 간단하므로, 얇게 형성하여 중량을 가볍게 할 수 있으며 용적을 줄이는 것이 가능하다. 그러나, 빛의 극성으로 인하여 광효율이 낮으며, 액정 재료에 고유하게 존재하는 문제, 예를 들면 응답 속도가 느리고 그 내부가 과열되기 쉬운 단점이 있다. 또한, 현존하는 전송 광 변조기의 최대 광효율은 1 내지 2% 범위로 한정되며, 수용 가능한 디스플레이 품질을 제공하기 위해서 암실 조건을 필요로 한다. 따라서, 상술한 문제점들을 해결하기 위하여 DMD 및 AMA와 같은 광 변조기가 개발되었다.Transmission optical modulators, such as LCDs, have a very simple optical structure, which makes them thinner, lighter in weight, and smaller in volume. However, due to the polarity of the light, the light efficiency is low, there is a problem inherent in the liquid crystal material, for example, there is a disadvantage that the response speed is slow and the inside is easy to overheat. In addition, the maximum light efficiency of existing transmission light modulators is limited to a range of 1-2%, requiring dark room conditions to provide acceptable display quality. Therefore, optical modulators such as DMD and AMA have been developed to solve the above problems.

DMD는 5％ 정도의 비교적 양호한 광효율을 나타내지만, DMD에 채용된 힌지 구조물에 의해서 심각한 피로 문제가 발생할 뿐만 아니라, 매우 복잡하고 값비싼 구동 회로가 요구된다는 단점이 있다. AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 빛을 소정의 각도로 반사하고, 상기 반사된 빛이 슬릿(slit)이나 핀홀(pinhole)과 같은 개구(aperture)를 통과하여 스크린에 투영되어 화상을 맺도록 광속을 조절할 수 있는 장치이다. 따라서, 그 구조와 동작 원리가 간단하며, LCD나 DMD에 비해 높은 광효율(10% 이상의 광효율)을 얻을 수 있다. 또한, 스크린에 투영되는 화상의 콘트라스트가 향상되어 밝고 선명한 화상을 얻을 수 있다.Although DMD shows a relatively good light efficiency of about 5%, the hinge structure employed in the DMD not only causes serious fatigue problems, but also requires a very complicated and expensive driving circuit. In the AMA, each of the mirrors installed therein reflects light incident from the light source at a predetermined angle, and the reflected light is projected on the screen through an aperture such as a slit or a pinhole. It is a device that can adjust the speed of light to form an image. Therefore, its structure and operation principle are simple, and high light efficiency (more than 10% light efficiency) can be obtained compared to LCD or DMD. In addition, the contrast of the image projected on the screen is improved to obtain a bright and clear image.

AMA의 각 액츄에이터는 인가되는 전기적인 화상 신호 및 바이어스 신호에 의하여 발생되는 전기장에 따라 변형을 일으킨다. 상기 액츄에이터가 변형을 일으킬 때 그 상부에 장착된 각각의 거울들이 경사지게 된다. 따라서, 상기 경사진 거울들은 광원으로부터 입사된 빛을 소정의 각도로 반사시켜 스크린 상에 화상을 맺을 수 있도록 한다. 상기 각각의 거울들을 구동하는 액츄에이터로서 PZT(Pb(Zr, Ti)O₃) 또는 PLZT((Pb, La)(Zr, Ti)O₃) 등의 압전 물질이 이용된다. 또한, PMN(Pb(Mg, Nb)O₃) 등의 전왜 물질로서 상기 액츄에이터를 구성할 수도 있다.Each actuator of the AMA generates a deformation in accordance with the electric field generated by the applied electric picture signal and the bias signal. As the actuator deforms, each of the mirrors mounted thereon is tilted. Accordingly, the inclined mirrors reflect light incident from the light source at a predetermined angle to form an image on the screen. Piezoelectric materials such as PZT (Pb (Zr, Ti) O ₃ ) or PLZT ((Pb, La) (Zr, Ti) O ₃ ) are used as actuators for driving the respective mirrors. The actuator may also be configured as a warping material such as PMN (Pb (Mg, Nb) O ₃ ).

이러한 AMA 장치는 크게 벌크형(bulk type)과 박막형(thin film type)으로 구분된다. 상기 벌크형 광로 조절 장치는 Gregory Um 등에게 허여된 미합중국 특허 제5,085,497호에 개시되어 있다. 벌크형 광로 조절 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼를 트랜지스터가 내장된 액티브 매트릭스(active matrix)에 장착한 후, 쏘잉 방법을 이용하여 가공하고 그 상부에 거울을 설치함으로써 이루어진다. 그러나, 벌크형 광로 조절 장치는 설계 및 제조에 있어서 매우 높은 정밀도가 요구되며, 변형층의 응답이 느리다는 단점이 있다.These AMA devices are largely divided into bulk type and thin film type. The bulk optical path control device is disclosed in US Pat. No. 5,085,497 to Gregory Um et al. The bulk optical path control device is made by thinly cutting a multilayer ceramic to mount a ceramic wafer having a metal electrode therein into an active matrix in which a transistor is built, and then processing by using a sawing method and installing a mirror on the top. . However, the bulk optical path control device requires very high precision in design and manufacturing, and has a disadvantage in that the response of the strained layer is slow.

이에 따라, 반도체 제조 공정을 이용하여 제조할 수 있는 박막형 광로 조절 장치가 개발되었다. 상기 박막형 광로 조절 장치는 본 출원인이 1997년 10월 31일 대한민국 특허청에 특허 출원한 특허 출원 제97-57107호(발명의 명칭: 박막형 광로 조절 장치의 제조 방법)에 개시되어 있다.Accordingly, a thin film type optical path control apparatus that can be manufactured using a semiconductor manufacturing process has been developed. The thin film type optical path control device is disclosed in Korean Patent Application No. 97-57107 (name of the invention: a method of manufacturing a thin film type optical path control device) filed by the applicant of the Korean Patent Office on October 31, 1997.

도 1은 상기 선행 출원에 기재된 박막형 광로 조절 장치의 단면도이다.1 is a cross-sectional view of a thin film type optical path adjusting device described in the above prior application.

도 1을 참조하면, 액티브 매트릭스(10), 액티브 매트릭스(10)의 상부에 형성된 액츄에이터(15) 그리고 액츄에이터(15)의 상부에 형성된 거울(20)을 포함한다. 내부에 M×N(M, N은 정수) 개의 MOS 트랜지스터가 내장된 액티브 매트릭스(10)는, 상기 MOS 트랜지스터의 드레인으로부터 연장되는 제1 금속층(30), 제1 금속층(30)의 상부에 형성된 제1 보호층(35), 제1 보호층(35)의 상부에 형성된 제2 금속층(40), 제2 금속층(40)의 상부에 형성된 제2 보호층(45) 그리고 제2 보호층(45)의 상부에 형성된 식각 방지층(50)을 포함한다. 제1 금속층(30)은 상기 트랜지스터의 드레인으로부터 연장되는 드레인 패드를 포함하며, 제2 금속층(40)은 티타늄(Ti)층 및 질화티타늄(TiN)층으로 이루어진다.Referring to FIG. 1, an active matrix 10, an actuator 15 formed on the active matrix 10, and a mirror 20 formed on the actuator 15 may be included. An active matrix 10 having M × N (M, N is an integer) MOS transistors embedded therein is formed on the first metal layer 30 and the first metal layer 30 extending from the drain of the MOS transistor. The first passivation layer 35, the second metal layer 40 formed on the first passivation layer 35, the second passivation layer 45 formed on the second metal layer 40, and the second passivation layer 45. It includes an etch stop layer 50 formed on the top. The first metal layer 30 includes a drain pad extending from the drain of the transistor, and the second metal layer 40 includes a titanium (Ti) layer and a titanium nitride (TiN) layer.

상기 액츄에이터(15)는, 식각 방지층(50) 중 아래에 제1 금속층(30)의 드레인 패드가 형성된 부분에 일측이 접촉되며 타측이 제1 에어 갭(air gap)(60)을 개재하여 수평하게 형성된 지지층(65), 지지층(65)의 상부에 적층된 하부 전극(70), 하부 전극(70)의 상부에 적층된 변형층(75), 변형층(75)의 상부에 적층된 상부 전극(80) 그리고 변형층(75)의 일측으로부터 변형층(75), 하부 전극(70), 지지층(65), 식각 방지층(50), 제2 보호층(45) 및 제1 보호층(35)을 통하여 제1 금속층(30)의 드레인 패드까지 수직하게 형성된 비어 홀(85)의 내부에 하부 전극(70)과 제1 금속층(30)의 드레인 패드가 서로 연결되도록 형성된 비어 컨택(90)을 포함한다. 거울(20)은 상부 전극(80)의 일측에 형성된 포스트(post)(25)에 의하여 그 하부가 지지되며 양측이 수평하게 형성된 사각형의 평판의 형상을 갖는다.One side of the actuator 15 is in contact with a portion of the etch stop layer 50 in which the drain pad of the first metal layer 30 is formed, and the other side is horizontally disposed through the first air gap 60. The formed support layer 65, the lower electrode 70 stacked on top of the support layer 65, the strained layer 75 stacked on top of the lower electrode 70, and the upper electrode stacked on the strained layer 75 ( 80 and the strained layer 75, the lower electrode 70, the support layer 65, the etch stop layer 50, the second protective layer 45, and the first protective layer 35 from one side of the strained layer 75. And a via contact 90 formed to connect the lower electrode 70 and the drain pad of the first metal layer 30 to each other in the via hole 85 that is vertically formed to the drain pad of the first metal layer 30. . The mirror 20 has a lower portion thereof supported by a post 25 formed on one side of the upper electrode 80 and has a rectangular flat plate formed on both sides of the mirror 20.

이하, 상기 박막형 광로 조절 장치의 제조 방법을 도 2a 내지 도 2d를 참조하여 설명한다.Hereinafter, a method of manufacturing the thin film type optical path control device will be described with reference to FIGS. 2A to 2D.

도 2a를 참조하면, M×N(M, N은 정수) 개의 MOS 트랜지스터가 내장된 액티브 매트릭스(10)의 상부에 상기 MOS 트랜지스터의 드레인으로부터 연장되는 드레인 패드를 갖는 제1 금속층(30)을 형성한다. 제1 금속층(30)의 상부에는 제1 보호층(35)이 형성된다. 제1 보호층(35)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법을 이용하여 약 8000Å 정도의 두께를 가지도록 형성한다. 제1 보호층(35)의 상부에는 티타늄층 및 질화티타늄층으로 이루어진 제2 금속층(40)을 형성한 후, 후속 공정에서 비어 컨택(90)이 형성될 위치를 고려하여 제2 금속층(40) 중 제1 금속층(30)의 드레인 패드의 상부에 형성된 일부를 사진 식각 공정을 통해 식각하여 개구부(43)를 형성함으로써 제1 보호층(35)의 일부를 노출시킨다.Referring to FIG. 2A, a first metal layer 30 having a drain pad extending from a drain of the MOS transistor is formed on an active matrix 10 having M × N (M, N is an integer) embedded therein. do. The first passivation layer 35 is formed on the first metal layer 30. The first protective layer 35 is formed of phosphorous silicate (PSG) to have a thickness of about 8000 kPa using a chemical vapor deposition (CVD) method. After forming the second metal layer 40 including the titanium layer and the titanium nitride layer on the first protective layer 35, the second metal layer 40 is considered in consideration of the position where the via contact 90 is to be formed in a subsequent process. A part of the first protective layer 35 is exposed by etching a portion formed on the drain pad of the first metal layer 30 through a photolithography process to form the opening 43.

상기 노출된 제1 보호층(35) 및 제2 금속층(40)의 상부에는 인 실리케이트 유리를 사용하여 약 2000Å 정도의 두께를 갖도록 제2 보호층(45)이 형성된다. 제2 보호층(45)은 후속하는 공정 동안 액티브 매트릭스(10) 및 액티브 매트릭스(10) 상에 형성된 결과물들이 손상을 입게 되는 것을 방지한다.A second passivation layer 45 is formed on the exposed first passivation layer 35 and the second metal layer 40 to have a thickness of about 2000 μs using in-silicate glass. The second protective layer 45 prevents damage to the active matrix 10 and the results formed on the active matrix 10 during subsequent processing.

제2 보호층(45)의 상부에는 식각 방지층(50)이 형성된다. 식각 방지층(50)은 제2 보호층(45) 등이 후속되는 식각 공정으로 인하여 식각되어 손상을 입는 것을 방지한다. 식각 방지층(50)은 질화물을 저압 화학 기상 증착(LPCVD) 방법으로 약 1000∼2000Å 정도의 두께를 갖도록 증착하여 형성한다.An etch stop layer 50 is formed on the second passivation layer 45. The etch stop layer 50 prevents the second passivation layer 45 or the like from being etched and damaged due to the subsequent etching process. The etch stop layer 50 is formed by depositing nitride to have a thickness of about 1000 to 2000 kPa by low pressure chemical vapor deposition (LPCVD).

식각 방지층(50)의 상부에는 제1 희생층(55)이 형성된다. 제1 희생층(55)은 액츄에이터(15)를 형성하기 위한 박막들의 적층을 용이하게 하는 기능을 수행한다. 제1 희생층(55)은 다결정 규소(poly silicon)를 약 600℃ 정도의 온도에서 저압 화학 기상 증착 방법으로 약 2.0∼3.0㎛ 정도의 두께로 증착한 후, 스핀 온 글래스(SOG)를 사용하는 방법 또는 화학 기계적 연마(CMP) 방법을 이용하여 제1 희생층(55)이 약 1．0㎛ 정도의 두께가 되도록 표면을 연마하여 평탄화시킨다. 계속하여, 제1 희생층(55)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 패터닝한 후, 상기 제1 포토레지스트를 마스크로 이용하여 제1 희생층(55) 중 아래에 제2 금속층(40)의 개구부(43)가 형성된 부분을 식각하여 식각 방지층(50)의 일부를 노출시킴으로써, 액츄에이터(15)의 지지부인 앵커(82)를 형성한다.The first sacrificial layer 55 is formed on the etch stop layer 50. The first sacrificial layer 55 performs a function of facilitating stacking of thin films for forming the actuator 15. The first sacrificial layer 55 is formed by depositing polysilicon at a thickness of about 2.0 to 3.0 μm by a low pressure chemical vapor deposition method at a temperature of about 600 ° C., and then using spin on glass (SOG). The surface is polished and planarized so that the first sacrificial layer 55 is about 1.0 mu m thick by using a method or chemical mechanical polishing (CMP). Subsequently, after applying and patterning a first photoresist (not shown) on the first sacrificial layer 55, the first photoresist is used as a mask to form a lower portion of the first sacrificial layer 55. A portion of the metal layer 40 in which the opening 43 is formed is etched to expose a portion of the etch stop layer 50, thereby forming an anchor 82, which is a support of the actuator 15.

도 2b를 참조하면, 상기 노출된 식각 방지층(50)의 상부 및 제1 희생층(55)의 상부에 제1 층(64)을 형성한다. 제1 층(64)은 질화물 또는 금속 등의 경질의 물질을 사용하여 약 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 제1 층(64)은 저압 화학 기상 증착 방법을 이용하여 형성한다.Referring to FIG. 2B, a first layer 64 is formed on the exposed etch stop layer 50 and on the first sacrificial layer 55. The first layer 64 is formed to have a thickness of about 0.1 to 1.0 mu m using a hard material such as nitride or metal. The first layer 64 is formed using a low pressure chemical vapor deposition method.

이어서, 제1 층(64)의 상부에 스핀 코팅(spin coating) 방법을 이용하여 제2 포토레지스트(67)를 도포한 후, 제2 포토레지스트(67)를 패터닝하여 제1 층(64) 중 아래에 제2 금속층(40)의 개구부(43)가 형성된 부분 및 이와 인접한 부분을 제1 금속층(30)의 드레인 패드가 형성된 방향과 직교하는 방향을 따라 사각형의 형상으로 노출시킨다. 계속하여, 상기 노출된 제1 층(64)의 상부 및 제2 포토레지스트(67)의 상부에 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 하부 전극층(69)을 형성한 후, 후속하여 공통 전극선(97)이 형성될 위치를 고려하여 하부 전극층(69)을 패터닝함으로써 노출된 제1 층(64)의 상부에 사각형의 형상을 갖는 하부 전극(70)을 형성한다. 따라서, 하부 전극(70)은 제1 층(64)의 중앙 상부에만 형성된다. 하부 전극층(69)은 전기 전도성을 갖는 백금(Pt), 탄탈륨(Ta) 또는 백금-탄탈륨(Pt-Ta) 등의 금속을 스퍼터링 방법을 이용하여 형성한다.Subsequently, the second photoresist 67 is coated on the first layer 64 by using a spin coating method, and then the second photoresist 67 is patterned to form the first layer 64. A portion where the opening 43 of the second metal layer 40 is formed and a portion adjacent thereto are exposed in a quadrangular shape along a direction orthogonal to the direction in which the drain pad of the first metal layer 30 is formed. Subsequently, the lower electrode layer 69 is formed on the exposed first layer 64 and on the second photoresist 67 by using a sputtering method or a chemical vapor deposition method, and then a common electrode line ( The lower electrode 70 having a rectangular shape is formed on the exposed first layer 64 by patterning the lower electrode layer 69 in consideration of the position where the 97 is to be formed. Accordingly, the lower electrode 70 is formed only at the center upper portion of the first layer 64. The lower electrode layer 69 is formed of a metal such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta) having electrical conductivity by a sputtering method.

하부 전극(70) 및 제2 포토레지스트(67)의 상부에는 제2 층(74)이 형성된다. 제2 층(74)은 압전 물질인 PZT 또는 PLZT를 졸-겔법, 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 이어서, 제2 층(74)을 구성하는 압전 물질을 급속 열처리(RTA) 방법을 이용하여 열처리하여 상변이시킨다. 제2 층(74)은 후에 변형층(75)으로 패터닝된다.The second layer 74 is formed on the lower electrode 70 and the second photoresist 67. The second layer 74 is formed of PZT or PLZT, which is a piezoelectric material, to have a thickness of about 0.1 to 1.0 mu m using a sol-gel method, a sputtering method, or a chemical vapor deposition method. Subsequently, the piezoelectric material constituting the second layer 74 is subjected to heat treatment using a rapid heat treatment (RTA) method to phase change. The second layer 74 is later patterned into the strained layer 75.

제2 층(74)의 상부에는 상부 전극층(79)이 형성된다. 상부 전극층(79)은 전기 전도성을 갖는 금속인 백금, 탄탈륨 또는 백금-탄탈륨을 스퍼터링 방법을 이용하여 약 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다.An upper electrode layer 79 is formed on the second layer 74. The upper electrode layer 79 is formed to have a thickness of about 0.1 to 1.0 μm by using a sputtering method of platinum, tantalum or platinum-tantalum, which is an electrically conductive metal.

도 2c를 참조하면, 상부 전극층(79)의 상부에 제3 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포하고 패터닝한 후, 상기 제3 포토레지스트를 식각 마스크로 이용하여 상부 전극층(79)을 사각형의 형상을 갖는 상부 전극(80)으로 패터닝한다. 제2 층(74)은 상부 전극층(79)을 패터닝하는 방법과 동일한 방법을 사용하여 상부 전극(80) 보다는 넓고 하부 전극(70)보다는 작은 면적의 사각형의 형상을 갖는 변형층(75)으로 패터닝되며, 제2 층(74)을 패터닝하는 동안 제2 포토레지스트(67)도 제거된다. 이와 같이 제2 포토레지스트(67)가 제거되면 하부 전극(70)의 일측에 제3 에어 갭(62)이 형성된다.Referring to FIG. 2C, after applying and patterning a third photoresist (not shown) on the upper electrode layer 79 by spin coating, the upper electrode layer 79 is formed by using the third photoresist as an etching mask. Is patterned into an upper electrode 80 having a rectangular shape. The second layer 74 is patterned into a strained layer 75 having a rectangular shape that is wider than the upper electrode 80 and smaller than the lower electrode 70 using the same method as the patterning of the upper electrode layer 79. The second photoresist 67 is also removed while patterning the second layer 74. As such, when the second photoresist 67 is removed, a third air gap 62 is formed on one side of the lower electrode 70.

제1 층(64)을 상기와 같은 방법으로 지지층(65)으로 패터닝한 후, 공통 전극선(97)을 지지층(65)의 일측 상에 형성한다. 즉, 지지층(65) 상에 제4 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포하고, 상기 제4 포토레지스트를 패터닝하여 지지층(65)의 일측을 노출시킨 후, 백금, 탄탈륨, 백금-탄탈륨, 알루미늄 또는 은을 사용하여 스퍼터링 방법 또는 화학 기상 증착 방법으로 0．5∼2．0㎛ 정도의 두께를 가지도록 공통 전극선(97)을 형성한다. 계속하여, 공통 전극선(97)과 동일한 물질 및 동일한 방법을 사용하여 공통 전극선(97)과 상부 전극(80) 중 하부 전극(70) 보다 돌출된 부분을 연결하는 상부 전극 연결 부재(96)를 형성한다. 따라서, 상부 전극 연결 부재(96)는 하부 전극(70)과는 제3 에어 갭(62)을 개재하여 소정의 거리만큼 이격되어 하부 전극(70)과 접촉되지 않는다.After patterning the first layer 64 to the support layer 65 in the same manner as above, a common electrode line 97 is formed on one side of the support layer 65. That is, after the fourth photoresist (not shown) is applied on the support layer 65 by spin coating, the fourth photoresist is patterned to expose one side of the support layer 65, and then platinum, tantalum, platinum- The common electrode line 97 is formed using tantalum, aluminum, or silver so as to have a thickness of about 0.5 to 2.0 µm by the sputtering method or the chemical vapor deposition method. Subsequently, the upper electrode connecting member 96 is formed to connect portions of the common electrode line 97 and the upper electrode 80 that protrude more than the lower electrode 70 by using the same material and the same method as the common electrode line 97. do. Therefore, the upper electrode connecting member 96 is spaced apart from the lower electrode 70 by a predetermined distance through the third air gap 62 and does not contact the lower electrode 70.

또한, 상기 제4 포토레지스트를 패터닝할 때, 지지층(65) 중 아래에 제2 금속층(40)의 개구부(43)가 형성된 부분의 상부로부터 하부 전극(70)이 형성된 부분까지 노출시킨다. 그리고, 지지층(65)으로부터 식각 방지층(50), 제2 보호층(45) 및 제1 보호층(35)을 식각하여 제1 금속층(30)의 드레인 패드까지 수직하게 비어 홀(85)을 형성한 후, 비어 홀(85)의 내부에 제1 금속층(30)의 드레인 패드로부터 지지층(65)까지 비어 컨택(90)을 형성한다. 이와 동시에 하부 전극(70)으로부터 비어 홀(85)까지 비어 컨택(90)과 연결되도록 하부 전극 연결 부재(95)를 형성한다. 따라서, 비어 컨택(90), 하부 전극 연결 부재(95) 및 하부 전극(70)은 서로 연결된다. 비어 컨택(90) 및 하부 전극 연결 부재(95)는 전기 전도성을 갖는 금속인 백금, 탄탈륨 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 형성한다. 이 경우, 하부 전극 연결 부재(95)는 0．5∼1．0㎛ 정도의 두께를 가지도록 형성된다. 따라서, 제1 신호는 외부로부터 액티브 매트릭스(10)에 내장된 MOS 트랜지스터, 제1 금속층(30)의 드레인 패드, 비어 컨택(90) 및 하부 전극 연결 부재(95)를 통하여 하부 전극(70)에 인가된다.In addition, when the fourth photoresist is patterned, the fourth photoresist is exposed from the upper portion of the support layer 65 where the opening 43 of the second metal layer 40 is formed to the portion where the lower electrode 70 is formed. The etch stop layer 50, the second passivation layer 45, and the first passivation layer 35 are etched from the support layer 65 to form a via hole 85 vertically up to the drain pad of the first metal layer 30. Thereafter, the via contact 90 is formed in the via hole 85 from the drain pad of the first metal layer 30 to the support layer 65. At the same time, the lower electrode connecting member 95 is formed to be connected to the via contact 90 from the lower electrode 70 to the via hole 85. Thus, the via contact 90, the lower electrode connecting member 95, and the lower electrode 70 are connected to each other. The via contact 90 and the lower electrode connecting member 95 form platinum, tantalum or platinum-tantalum, which are electrically conductive metals, using a sputtering method or a chemical vapor deposition method. In this case, the lower electrode connecting member 95 is formed to have a thickness of about 0.5 to 1.0 탆. Accordingly, the first signal is externally connected to the lower electrode 70 through the MOS transistor embedded in the active matrix 10, the drain pad of the first metal layer 30, the via contact 90, and the lower electrode connecting member 95. Is approved.

도 2d를 참조하면, 제1 희생층(55)을 제거하지 않은 상태에서, 액츄에이터(15)의 상부에 제2 희생층(56)을 형성한다. 제2 희생층(56)은 거울(20)의 형성을 용이하게 하는 기능을 수행한다. 제2 희생층(56)을 다결정 규소를 약 600℃ 정도의 온도에서 저압 화학 기상 증착 방법을 이용하여 형성한 후, 스핀 온 글래스를 사용하는 방법 또는 화학 기계적 연마 방법을 이용하여 제2 희생층(56)의 표면을 연마하여 평탄화시킨다. 이어서, 제2 희생층(56)의 상부에 제5 포토레지스트를 스핀 코팅 방법으로 도포한 후, 포스트(25)가 형성될 위치를 고려하여 제5 포토레지스트를 패터닝한다. 계속하여, 상기 제5 포토레지스트 패턴을 마스크로 이용하여 제2 희생층(56)을 패터닝함으로써 상부 전극(80)의 일측을 노출시킨 후, 제5 포토레지스트를 제거한다.Referring to FIG. 2D, without removing the first sacrificial layer 55, the second sacrificial layer 56 is formed on the actuator 15. The second sacrificial layer 56 serves to facilitate the formation of the mirror 20. After forming the second sacrificial layer 56 by using a low pressure chemical vapor deposition method at a temperature of about 600 ° C., the second sacrificial layer 56 may be formed using spin on glass or chemical mechanical polishing. The surface of 56) is polished and planarized. Subsequently, after the fifth photoresist is applied on the second sacrificial layer 56 by spin coating, the fifth photoresist is patterned in consideration of the position where the post 25 is to be formed. Subsequently, the second sacrificial layer 56 is patterned using the fifth photoresist pattern as a mask to expose one side of the upper electrode 80, and then the fifth photoresist is removed.

상기 노출된 상부 전극(80)의 일측 및 제2 희생층(56)의 상부에 반사성을 갖는 금속인 알루미늄, 백금 또는 은을 사용하여 포스트(25)와 거울(20)을 스퍼터링 방법 또는 화학 기상 증착 방법으로 형성한다. 상기 거울(20)은 0.7∼1.5㎛ 정도의 두께를 갖도록 형성된다. 이어서, 거울(20)이 사각형의 형상을 갖도록 패터닝한 후, 제1 희생층(55) 및 제2 희생층(56)을 플루오르화 브롬(BF₃) 또는 플루오르화 크세논(XeF₂)을 사용하여 제거한다. 제1 희생층(55) 및 제2 희생층(56)이 제거되면 식각 방지층(50)과 액츄에이터(15) 사이에 제1 에어 갭(60)이 형성되며, 액츄에이터(15)와 거울(20) 사이에는 제2 에어 갭(61)이 형성된다. 그리고, 액츄에이터(15)가 형성된 액티브 매트릭스(10)를 세정 및 건조하여 AMA 소자를 완성한다.Sputtering or chemical vapor deposition of the posts 25 and the mirrors 20 using aluminum, platinum, or silver, which is a reflective metal on one side of the exposed upper electrode 80 and on the second sacrificial layer 56. To form. The mirror 20 is formed to have a thickness of about 0.7 ~ 1.5㎛. Subsequently, after the mirror 20 is patterned to have a rectangular shape, the first sacrificial layer 55 and the second sacrificial layer 56 are made of bromine fluoride (BF ₃ ) or xenon fluoride (XeF ₂ ). Remove When the first sacrificial layer 55 and the second sacrificial layer 56 are removed, a first air gap 60 is formed between the etch stop layer 50 and the actuator 15, and the actuator 15 and the mirror 20 are formed. A second air gap 61 is formed therebetween. Then, the active matrix 10 in which the actuator 15 is formed is cleaned and dried to complete an AMA element.

그러나, 상술한 박막형 광로 조절 장치의 제조 방법에 의하면, 제1 희생층 및 제2 희생층 등의 식각 시, 질화물로 구성된 식각 방지층이 제1 및 제2 희생층의 식각에 사용되는 플루오르화 브롬 또는 플루오르화 크세논에 대하여 상대적으로 식각 저항성이 낮기 때문에 식각 방지층이 식각되는 문제가 발생하였다. 즉, 질화 실리콘(Si₃N₄) : 제1 및 제2 희생층을 구성하는 다결정 규소의 플루오르화 브롬 또는 플루오르화 크세논에 대해 식각 선택비(etch selectivity)는 약 1:2.95 정도인 관계로 질화 실리콘으로 구성된 식각 방지층이 제1 및 제2 희생층을 제거하는 동안 약 70Å/min 정도의 속도로 손상을 받는다. 그 결과, 식각 방지층의 식각된 부위를 통해 플루오르화 브롬 또는 플루오르화 크세논이 침투하여 MOS 트랜지스터들이 내장된 액티브 매트릭스 및 그 상부에 적층된 결과물들이 손상되는 문제를 야기시킨다.However, according to the manufacturing method of the above-described thin film type optical path control device, when etching the first sacrificial layer, the second sacrificial layer, etc., an etch stop layer made of nitride is used for etching the first and second sacrificial layers; Since the etching resistance is relatively low with respect to the fluorinated xenon, there is a problem that the etching prevention layer is etched. That is, with respect to bromine fluoride or xenon fluoride of silicon nitride (Si ₃ N ₄ ): polycrystalline silicon constituting the first and second sacrificial layers, the etch selectivity is about 1: 2.95. The etch stop layer made of silicon is damaged at a rate of about 70 μs / min while removing the first and second sacrificial layers. As a result, bromine fluoride or xenon fluoride penetrates through the etched portion of the etch stop layer, causing the problem of damaging the active matrix in which the MOS transistors are embedded and the results stacked thereon.

따라서, 본 발명의 목적은 제1 및 제2 희생층의 제거시 사용되는 플루오르화 크세논 또는 플루오르화 브롬에 대한 식각 저항성이 우수한 저온 산화물을 사용하여 식각 방지층을 형성함으로써 액티브 매트릭스를 보호할 수 있으며, 지지부를 패터닝하기 위한 에칭 시 다결정 규소와의 선택비가 우수하여 식각 방지층을 보호할 수 있는 박막형 광로 조절 장치의 제조 방법을 제공하는 것이다.Accordingly, an object of the present invention is to protect the active matrix by forming an etch stop layer using a low-temperature oxide excellent in etching resistance to xenon fluoride or bromide fluoride used in the removal of the first and second sacrificial layers, The present invention provides a method for manufacturing a thin film type optical path control apparatus capable of protecting an etch stop layer by having an excellent selectivity with polycrystalline silicon during etching for patterning a support.

도 1은 본 출원인의 선행 출원에 기재된 박막형 광로 조절 장치의 단면도이다.1 is a cross-sectional view of a thin film type optical path adjusting device described in the applicant's prior application.

도 2a 내지 도 2d는 도 1에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.2A to 2D are cross-sectional views illustrating a method of manufacturing the apparatus shown in FIG. 1.

도 3은 본 발명에 따른 박막형 광로 조절 장치의 평면도이다.3 is a plan view of a thin film type optical path control apparatus according to the present invention.

도 4는 도 3에 도시한 장치를 AA′선으로 자른 단면도이다.4 is a cross-sectional view of the apparatus shown in FIG. 3 taken along line A′A ′.

도 5a 내지 도 5e는 도 4에 도시한 장치의 제조 방법을 설명하기 위한 단면도들이다.5A to 5E are cross-sectional views illustrating a method of manufacturing the apparatus shown in FIG. 4.

＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100 : 액티브 매트릭스 130 : 제1 금속층100: active matrix 130: first metal layer

135 : 제1 보호층 140 : 제2 금속층135: first protective layer 140: second metal layer

145 : 제2 보호층 150 : 식각 방지층145: second protective layer 150: etch stop layer

155 : 제1 희생층 160 : 제1 에어 갭155: first sacrificial layer 160: first air gap

165 : 지지층 170 : 하부 전극165 support layer 170 lower electrode

175 : 변형층 180 : 상부 전극175 strain layer 180 upper electrode

185 : 비어 홀 190 : 비어 컨택185: Beer Hall 190: Beer Contact

195 : 하부 전극 연결 부재 200 : 공통 전극선195: lower electrode connecting member 200: common electrode line

205 : 상부 전극 연결 부재 210 : 액츄에이터205: upper electrode connecting member 210: actuator

215 : 제2 희생층 220 : 포스트215: second sacrificial layer 220: post

230 : 거울 250 : 제2 에어 갭230: mirror 250: second air gap

상술한 목적을 달성하기 위하여 본 발명은, M×N(M, N은 정수) 개의 MOS 트랜지스터가 내장되고 상기 MOS 트랜지스터의 드레인으로부터 연장되는 드레인 패드를 포함하는 액티브 매트릭스의 상부에 저온 산화물을 사용하여 식각 방지층을 형성하는 단계; 상기 식각 방지층의 상부에 제1 희생층을 형성하는 단계; 상기 제1 희생층을 패터닝한 후, 상기 패터닝된 제1 희생층의 상부에 지지층, 하부 전극, 변형층 및 상부 전극을 포함하는 액츄에이터를 형성하는 단계; 상기 액츄에이터의 상부에 제2 희생층을 형성하는 단계; 상기 제2 희생층을 패터닝하여 상기 상부 전극의 일부를 노출시키는 단계; 상기 노출된 상부 전극 및 상기 제2 희생층의 상부에 포스트 및 거울을 형성하는 단계; 그리고 상기 제1 희생층 및 상기 제2 희생층을 플루오르화 브롬(BrF₃) 또는 플루오르화 크세논(XeF₂)을 사용하여 동시에 제거하는 단계를 포함하는 박막형 광로 조절 장치의 제조 방법을 제공한다. 상기 식각 방지층은 약 350∼450℃의 온도에서 실란(SiH₄)과 산소(O₂)를 반응시켜 생성된 저온 산화물인 이산화 규소(SiO₂)와 인화수소(PH₃)와 산소(O₂)를 반응시켜 생성된 저온 산화물인 오산화인(P₂O₅)을 사용하여 형성한다.In order to achieve the above object, the present invention uses a low-temperature oxide on top of an active matrix including a M x N (M, N is an integer) MOS transistor embedded and extending from the drain of the MOS transistor. Forming an etch stop layer; Forming a first sacrificial layer on the etch stop layer; After patterning the first sacrificial layer, forming an actuator including a support layer, a lower electrode, a strain layer, and an upper electrode on the patterned first sacrificial layer; Forming a second sacrificial layer on top of the actuator; Patterning the second sacrificial layer to expose a portion of the upper electrode; Forming a post and a mirror over the exposed top electrode and the second sacrificial layer; And simultaneously removing the first sacrificial layer and the second sacrificial layer by using bromine fluoride (BrF ₃ ) or xenon fluoride (XeF ₂ ). The etch stop layer is silicon dioxide (SiO ₂ ), hydrogen phosphide (PH ₃ ) and oxygen (O ₂ ), which are low-temperature oxides formed by reacting silane (SiH ₄ ) and oxygen (O ₂ ) at a temperature of about 350 to 450 ° C. It is formed using phosphorus pentoxide (P ₂ O ₅ ), a low-temperature oxide produced by the reaction.

본 발명에 따른 박막형 광로 조절 장치의 제조 방법에 의하면, 제1 및 제2 희생층의 식각 시, 저온 산화물을 사용하여 식각 방지층을 형성함으로써 그 하부의 액티브 매트릭스가 손상을 입는 것을 방지할 수 있다. 즉, 플루오르화 브롬 또는 플루오르화 크세논에 대하여 식각 저항성이 우수한 이산화규소 또는 오산화인과 같은 저온 산화물을 사용하여 식각 방지층을 형성할 경우, 저온 산화물 : 제1 및 제2 희생층을 구성하는 다결정 규소의 플루오르화 브롬 또는 플루오르화 크세논에 대해 식각 선택비가 8:1 정도로 우수하여 저온 산화물로 구성된 식각 방지층이 제1 및 제2 희생층을 제거할 때 손상 받지 않으므로 그 하부의 액티브 매트릭스를 보호할 수 있다.According to the manufacturing method of the thin film type optical path control apparatus according to the present invention, when the first and second sacrificial layers are etched, by forming a etch stop layer using a low-temperature oxide, it is possible to prevent the underlying active matrix from being damaged. That is, when the etching prevention layer is formed using a low temperature oxide such as silicon dioxide or phosphorus pentoxide having excellent etching resistance to bromine fluoride or xenon fluoride, the low-temperature oxide: polycrystalline silicon constituting the first and second sacrificial layers The etching selectivity of bromine fluoride or xenon fluoride is about 8: 1 so that the etch stop layer made of low temperature oxide is not damaged when the first and second sacrificial layers are removed, thereby protecting the active matrix underneath.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 3은 본 발명에 따른 박막형 광로 조절 장치의 평면도를 도시한 것이며, 도 4는 도 3에 도시한 장치를 AA′선으로 자른 단면도를 도시한 것이다.3 is a plan view showing a thin film type optical path adjusting device according to the present invention, and FIG. 4 is a cross-sectional view taken along line AA ′ of the device shown in FIG. 3.

도 3 및 도 4를 참조하면, 본 발명에 따른 박막형 광로 조절 장치는 액티브 매트릭스(100), 액티브 매트릭스(100)의 상부에 형성된 액츄에이터(210) 그리고 액츄에이터(210)의 상부에 형성된 거울(230)을 포함한다.3 and 4, the thin film type optical path adjusting device according to the present invention includes an active matrix 100, an actuator 210 formed on the active matrix 100, and a mirror 230 formed on the actuator 210. It includes.

상기 액티브 매트릭스(100)는, 액티브 매트릭스(100)를 액티브 영역과 필드 영역으로 구분하기 위한 소자 분리막(120)과, 상기 액티브 영역에 게이트(115), 소오스(110) 및 드레인(105)을 갖고 형성된 M×N(M, N은 정수) 개의 P-MOS 트랜지스터를 포함한다. 또한, 상기 액티브 매트릭스(100)는 상기 MOS 트랜지스터의 상부에 적층되고 상기 소오스(110) 및 드레인(105)에 각각 접속되도록 패터닝된 제1 금속층(130), 제1 금속층(155)의 상부에 적층된 제1 보호층(135), 제1 보호층(135)의 상부에 적층된 제2 금속층(140), 제2 금속층(140)의 상부에 적층된 제2 보호층(145) 그리고 제2 보호층(145)의 상부에 적층된 식각 방지층(150)을 포함한다. 제1 금속층(130)은 상기 MOS 트랜지스터의 드레인(105)으로부터 연장되는 드레인 패드를 포함하며, 제2 금속층(140)은 티타늄(Ti)층 및 질화 티타늄(TiN)층으로 이루어진다.The active matrix 100 includes an isolation layer 120 for dividing the active matrix 100 into an active region and a field region, and a gate 115, a source 110, and a drain 105 in the active region. The formed MxN (M, N is an integer) P-MOS transistors are included. In addition, the active matrix 100 is stacked on top of the first metal layer 130 and the first metal layer 155 that are stacked on top of the MOS transistor and patterned to be connected to the source 110 and the drain 105, respectively. The first passivation layer 135, the second metal layer 140 stacked on the first passivation layer 135, the second passivation layer 145 stacked on the second metal layer 140, and the second passivation layer. And an etch stop layer 150 stacked on top of the layer 145. The first metal layer 130 includes a drain pad extending from the drain 105 of the MOS transistor, and the second metal layer 140 includes a titanium (Ti) layer and a titanium nitride (TiN) layer.

상기 액츄에이터(210)는, 상기 식각 방지층(150) 중 아래에 제1 금속층(130)의 드레인 패드가 형성된 부분에 일측이 접촉되며 타측이 에어 갭(160)을 개재하여 수평하게 형성된 지지층(165), 지지층(165)의 상부에 적층된 하부 전극(170), 하부 전극(170)의 상부에 적층된 변형층(175), 변형층(175)의 상부에 적층된 상부 전극(180) 그리고 상기 변형층(175)의 일측으로부터 변형층(175), 하부 전극(170), 지지층(165), 식각 방지층(150), 제2 보호층(145) 및 제1 보호층(135)을 통하여 상기 제1 금속층(130)의 드레인 패드까지 수직하게 형성된 비어 홀(185)의 내부에 상기 하부 전극(170)과 제1 금속층(130)의 드레인 패드가 서로 연결되도록 형성된 비어 컨택(190)을 포함한다. 바람직하게는, 상기 지지층(165)은‘T’자의 형상을 가지며, 하부 전극(170)은 사각형의 형상으로 지지층(165)의 중앙부 상에 형성된다. 상기 변형층(175)은 하부 전극(170)보다 작은 면적의 사각형의 형상을 가지며, 상부 전극(180)은 변형층(175)보다 작은 면적의 사각형의 형상을 가진다.The actuator 210 has a support layer 165 in which one side is in contact with a portion in which the drain pad of the first metal layer 130 is formed below the etch stop layer 150, and the other side is horizontally formed through the air gap 160. , A lower electrode 170 stacked on the support layer 165, a strain layer 175 stacked on the lower electrode 170, an upper electrode 180 stacked on the strain layer 175, and the strain The first layer may be formed from one side of the layer 175 through the strained layer 175, the lower electrode 170, the support layer 165, the etch stop layer 150, the second passivation layer 145, and the first passivation layer 135. The via contact 190 is formed to connect the lower electrode 170 and the drain pad of the first metal layer 130 to each other in the via hole 185 vertically up to the drain pad of the metal layer 130. Preferably, the support layer 165 has a 'T' shape, and the lower electrode 170 is formed on a central portion of the support layer 165 in a quadrangular shape. The strained layer 175 has a rectangular shape with a smaller area than the lower electrode 170, and the upper electrode 180 has a rectangular shape with a smaller area than the strained layer 175.

또한, 도 4를 참조하면, 상기 액츄에이터(210)는, 상기 비어 컨택(190)으로부터 하부 전극(170)까지 형성되어 비어 컨택(190)과 하부 전극(170)을 연결하는 하부 전극 연결 부재(170), 지지층(165)의 일측 상부에 형성된 공통 전극선(200) 그리고 상기 상부 전극(180)과 공통 전극선(200)을 연결하는 상부 전극 연결 부재(205)를 포함한다. 하부 전극(170)에는 외부로부터 상기 액티브 매트릭스(100)에 내장된 트랜지스터, 비어 컨택(190) 및 하부 전극 연결 부재(195)를 통하여 제1 신호(화상 신호)가 인가된다. 동시에 상부 전극(180)에 외부로부터 공통 전극선(200) 및 상부 전극 연결 부재(205)를 통하여 제2 신호(바이어스 신호)가 인가되면, 상부 전극(180)과 하부 전극(170) 사이에 전위차에 따른 전기장이 발생하여 이러한 전기장에 의해 변형층(175)이 변형을 일으킨다.In addition, referring to FIG. 4, the actuator 210 is formed from the via contact 190 to the lower electrode 170 to connect the lower electrode connecting member 170 to the via contact 190 and the lower electrode 170. ), A common electrode line 200 formed on one side of the support layer 165, and an upper electrode connection member 205 connecting the upper electrode 180 and the common electrode line 200. A first signal (image signal) is applied to the lower electrode 170 through the transistor, the via contact 190, and the lower electrode connection member 195 embedded in the active matrix 100 from the outside. At the same time, when a second signal (bias signal) is applied to the upper electrode 180 from the outside through the common electrode line 200 and the upper electrode connecting member 205, a potential difference between the upper electrode 180 and the lower electrode 170 is applied. As a result of the electric field, the strained layer 175 causes deformation by the electric field.

거울(230)은 상부 전극(200)의 일측에 형성된 포스트(220)에 의하여 그 하부가 지지되며 양측이 수평하게 형성된 사각형의 평판의 형상을 갖는다.The mirror 230 has a shape of a rectangular flat plate whose lower portion is supported by a post 220 formed at one side of the upper electrode 200 and both sides are formed horizontally.

이하, 본 발명에 따른 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the drawings.

도 5a 내지 도 5e는 도 4에 도시한 장치의 제조 공정도이다.5A to 5E are manufacturing process diagrams of the apparatus shown in FIG. 4.

도 5a를 참조하면, n형으로 도핑된 규소(Si)로 이루어진 액티브 매트릭스(100)를 준비한 후, 통상의 소자 분리 공정, 예들 들면, 실리콘 부분 산화법(LOCOS)을 이용하여 상기 액티브 매트릭스(100)에 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리막(120)을 형성한다. 이어서, 상기 액티브 영역의 상부에 불순물이 도핑된 다결정 규소와 같은 도전 물질로 이루어진 게이트(115)를 형성한 후, 이온 주입 공정으로 p⁺소오스(110) 및 드레인(105)을 형성함으로써, M×N(M, N은 정수) 개의 P-MOS 트랜지스터를 형성한다.Referring to FIG. 5A, after preparing an active matrix 100 made of silicon (Si) doped with n-type, the active matrix 100 using a conventional device isolation process, for example, silicon partial oxidation (LOCOS). An isolation layer 120 is formed in the active region and the field region. Subsequently, a gate 115 made of a conductive material such as polycrystalline silicon doped with impurities is formed on the active region, and then p ⁺ source 110 and drain 105 are formed by an ion implantation process. N (M, N is an integer) P-MOS transistors are formed.

상기 P-MOS 트랜지스터가 형성된 결과물의 상부에 산화물로 이루어진 절연막(125)을 형성한 후, 사진 식각 공정으로 상기 소오스(110) 및 드레인(105)의 일측 상부를 각각 노출시키는 개구부들을 형성한다. 이어서, 상기 개구부들이 형성된 결과물의 상부에 티타늄, 질화티타늄, 텅스텐 등과 같은 금속을 증착한 후 이를 패터닝하여 제1 금속층(130)을 형성한다. 상기와 같이 패터닝된 제1 금속층(130)은 상기 P-MOS 트랜지스터의 드레인(105)으로부터 액츄에이터(210)의 지지부인 앵커(182)까지 연장되는 드레인 패드를 포함한다.After forming the insulating layer 125 made of oxide on the top of the resultant P-MOS transistor is formed, openings for exposing the top of one side of the source 110 and the drain 105, respectively by a photolithography process. Subsequently, the first metal layer 130 is formed by depositing a metal such as titanium, titanium nitride, tungsten, or the like on the resultant material on which the openings are formed. The first metal layer 130 patterned as described above includes a drain pad extending from the drain 105 of the P-MOS transistor to an anchor 182 that is a support of the actuator 210.

상기 P-MOS 트랜지스터가 내장된 액티브 매트릭스(100)를 보호하기 위하여 제1 금속층(130)의 상부에는 제1 보호층(135)이 형성된다. 제1 보호층(135)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법을 이용하여 약 8000Å 정도의 두께를 가지도록 형성한다.A first protective layer 135 is formed on the first metal layer 130 to protect the active matrix 100 having the P-MOS transistor. The first passivation layer 135 is formed to have a thickness of about 8000 GPa by using the silicate glass (PSG) chemical vapor deposition (CVD) method.

제1 보호층(135)의 상부에는 티타늄층 및 질화티타늄 이루어진 제2 금속층(140)이 형성된다. 제2 금속층(140)을 형성하기 위하여, 먼저 티타늄을 스퍼터링하여 약 300Å 정도의 두께로 티타늄층을 형성한다. 이어서, 상기 티타늄층의 상부에 질화티타늄을 물리 기상 증착(PVD) 방법을 사용하여 적층하여 질화티타늄층을 형성한다. 상기 제2 금속층(140)은 입사광이 거울(230) 뿐만 아니라 거울(230)이 형성된 부분을 제외한 부분에도 입사됨으로 인하여, 액티브 매트릭스(100)에 광 누설 전류가 흘러 소자가 오동작을 일으키는 것을 방지한다. 그리고, 후속 공정에서 비어 컨택(190)이 형성될 위치를 고려하여 상기 제2 금속층(140) 중 제1 금속층(130)의 드레인 패드의 상부에 형성된 일부를 사진 식각 공정을 통해 식각하여 개구부(143)를 형성함으로써 제1 보호층(135)의 일부를 노출시킨다.A second metal layer 140 formed of a titanium layer and titanium nitride is formed on the first protective layer 135. In order to form the second metal layer 140, first, a titanium layer is formed by sputtering titanium to a thickness of about 300 μm. Subsequently, titanium nitride is deposited on the titanium layer using a physical vapor deposition (PVD) method to form a titanium nitride layer. Since the incident light is incident not only on the mirror 230 but also on a portion other than the portion where the mirror 230 is formed, the second metal layer 140 prevents a device from malfunctioning due to light leakage current flowing through the active matrix 100. . In addition, a portion of the second metal layer 140 formed on the drain pad of the first metal layer 130 is etched through the photolithography process in consideration of the position where the via contact 190 is to be formed in the subsequent process. By forming a portion of the first protective layer 135.

상기 노출된 제1 보호층(135) 및 제2 금속층(140)의 상부에는 제2 보호층(145)이 형성된다. 제2 보호층(145)은 인 실리케이트 유리를 사용하여 약 2000Å 정도의 두께를 갖도록 형성한다. 제2 보호층(145)은 후속하는 공정 동안 액티브 매트릭스(100) 및 액티브 매트릭스(100) 상에 형성된 상기 결과물들이 손상을 입게 되는 것을 방지한다.The second passivation layer 145 is formed on the exposed first passivation layer 135 and the second metal layer 140. The second protective layer 145 is formed to have a thickness of about 2000 GPa using phosphorus silicate glass. The second protective layer 145 prevents damage to the active matrix 100 and the results formed on the active matrix 100 during subsequent processing.

제2 보호층(145)의 상부에는 식각 방지층(150)이 형성된다. 식각 방지층(150)은 상기 제2 보호층(145) 등이 후속되는 식각 공정으로 인하여 식각되어 손상을 입는 것을 방지한다. 식각 방지층(125)은 이산화규소(SiO₂) 또는 오산화인(P₂O₅) 등의 저온 산화물(Low Temperature Oxide; LTO)을 저압 화학 기상 증착(LPCVD) 방법으로 증착하여 약 1000∼2000Å 정도의 두께를 가지도록 형성한다. 식각 방지층(150)은 350∼450℃ 정도의 온도, 바람직하게는, 약 400℃ 정도의 온도에서 형성된다. 이 경우, 상기 이산화규소는 실란(SiH₄)과 산소(O₂)를 반응시켜 생성된 것을 사용하며 오산화인은 인화수소(PH₃)와 산소(O₂)를 반응시켜 생성된 것을 사용한다.An etch stop layer 150 is formed on the second passivation layer 145. The etch stop layer 150 prevents the second protective layer 145 and the like from being etched and damaged by the subsequent etching process. The etch stop layer 125 is formed by depositing low temperature oxide (LTO) such as silicon dioxide (SiO ₂ ) or phosphorus pentoxide (P ₂ O ₅ ) by low pressure chemical vapor deposition (LPCVD). It is formed to have a thickness. The etch stop layer 150 is formed at a temperature of about 350 to 450 ° C, preferably about 400 ° C. In this case, the silicon dioxide is produced by reacting silane (SiH ₄ ) with oxygen (O ₂ ) and phosphorus pentoxide is used by reacting hydrogen phosphide (PH ₃ ) with oxygen (O ₂ ).

본 발명에 있어서, 저온 산화물 : 제1 희생층(155) 및 제2 희생층(215)을 구성하는 다결정 규소의 플루오르화 브롬 또는 플루오르화 크세논에 대해 약 8:1 정도의 우수한 식각 선택비를 갖는 저온 산화물로 구성된 식각 방지층(150)을 형성함으로써 후에 제1 희생층(155) 및 제2 희생층(215)을 제거할 때 식각 방지층(150)이 손상 받지 않게 된다. 따라서, 식각 방지층(150) 하부의 액티브 매트릭스(100) 및 액티브 매트릭스(100) 상에 형성된 결과물들이 제1 희생층(155) 및 제2 희생층(215)을 식각하는 동안 손상을 입는 것을 방지할 수 있다.In the present invention, the low-temperature oxide: has an excellent etching selectivity of about 8: 1 with respect to the brominated fluoride or xenon fluoride of polycrystalline silicon constituting the first sacrificial layer 155 and the second sacrificial layer 215. By forming the etch stop layer 150 made of a low temperature oxide, the etch stop layer 150 is not damaged when the first sacrificial layer 155 and the second sacrificial layer 215 are later removed. Accordingly, the active matrix 100 and the results formed on the active matrix 100 under the etch stop layer 150 may be prevented from being damaged during the etching of the first sacrificial layer 155 and the second sacrificial layer 215. Can be.

식각 방지층(150)의 상부에는 제1 희생층(155)이 형성된다. 제1 희생층(155)은 액츄에이터(210)를 형성하기 위한 박막들의 적층을 용이하게 하는 기능을 수행한다. 제1 희생층(155)은 다결정 규소를 약 600℃ 정도의 온도에서 저압 화학 기상 증착 방법으로 증착하여 형성한다. 제1 희생층(155)을 약 2.0∼3.0㎛ 정도의 두께로 증착한 후, 화학 기계적 연마(CMP) 방법을 이용하여 제1 희생층(155)이 약 1.0㎛ 정도의 두께가 되도록 표면을 연마함으로써 그 표면을 평탄화시킨다.The first sacrificial layer 155 is formed on the etch stop layer 150. The first sacrificial layer 155 serves to facilitate stacking of thin films for forming the actuator 210. The first sacrificial layer 155 is formed by depositing polycrystalline silicon by a low pressure chemical vapor deposition method at a temperature of about 600 ℃. After depositing the first sacrificial layer 155 to a thickness of about 2.0 to 3.0 μm, the surface is polished to have a thickness of about 1.0 μm using the chemical mechanical polishing (CMP) method. This makes the surface flat.

계속하여, 제1 희생층(155)의 상부에 제1 포토레지스트(도시되지 않음)를 도포하고 패터닝한 후, 상기 제1 포토레지스트를 마스크로 이용하여 제1 희생층(155) 중 아래에 제2 금속층(140)의 개구부(143)가 형성된 부분을(도 4 참조) 식각하여 식각 방지층(150)의 일부를 노출시킴으로써, 액츄에이터(210)의 지지부인 앵커(182)가 형성될 위치를 만든다. 이 경우, 상기 앵커(182) 부분의 모서리에 응력이 집중되어 액츄에이터(210)가 휘어지는 것을 방지하기 위하여 앵커(182) 부분의 모서리가 완만한 경사를 갖도록 제1 희생층(155)을 패터닝한다.Subsequently, after applying and patterning a first photoresist (not shown) on top of the first sacrificial layer 155, the first photoresist is used as a mask to form a lower portion of the first sacrificial layer 155. The portion where the opening 143 of the second metal layer 140 is formed (see FIG. 4) is etched to expose a portion of the etch stop layer 150, thereby forming a position at which the anchor 182, which is a support of the actuator 210, is formed. In this case, the first sacrificial layer 155 is patterned such that the corner of the anchor 182 has a gentle inclination in order to prevent stress from being concentrated at the corner of the anchor 182 and the actuator 210 is not bent.

도 5b를 참조하면, 상기 노출된 식각 방지층(150)의 상부 및 제1 희생층(155)의 상부에 제1 층(164)을 형성한다. 제1 층(164)은 질화물 또는 금속 등을 사용하여 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 제1 층(164)은 저압 화학 기상 증착 방법을 이용하여 형성한다. 이 경우, 저압의 반응 용기 내에서 반응성 가스의 비를 시간별로 변화시키면서 제1 층(164)을 형성함으로써 제1 층(164) 내부의 스트레스를 조절한다. 제1 층(164)은 후에‘T’자의 형상을 갖는 지지층(165)으로 패터닝된다.Referring to FIG. 5B, a first layer 164 is formed on the exposed etch stop layer 150 and on the first sacrificial layer 155. The first layer 164 is formed to have a thickness of about 0.1 μm to about 1.0 μm using nitride or metal. The first layer 164 is formed using a low pressure chemical vapor deposition method. In this case, the stress inside the first layer 164 is controlled by forming the first layer 164 while changing the ratio of the reactive gas by time in the reaction vessel of low pressure. The first layer 164 is later patterned into a support layer 165 having the shape of a 'T'.

이어서, 제1 층(164)의 상부에 스핀 코팅 방법을 이용하여 제2 포토레지스트(167)를 도포한 후, 제2 포토레지스트(167)를 패터닝하여 제1 층(164) 중 아래에 제2 금속층(140)의 개구부(143)가 형성된 부분 및 이와 인접한 부분을 제1 금속층(130)의 드레인 패드가 형성된 방향과 직교하는 방향을 따라 사각형의 형상으로 노출시킨다. 상기 노출된 제1 층(164)의 상부 및 제2 포토레지스트(167)의 상부에 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 하부 전극층(169)을 형성한 후, 후속하여 공통 전극선(200)이 형성될 위치를 고려하여 하부 전극층(169)을 패터닝함으로써 상기 노출된 제1 층(164)의 상부에 사각형의 형상을 갖는 하부 전극(170)이 형성되도록 한다. 따라서, 하부 전극(170)은 제1 층(164)의 중앙 상부에만 형성된다. 하부 전극층(169)은 전기 전도성을 갖는 백금(Pt), 탄탈륨(Ta) 또는 백금-탄탈륨(Pt-Ta) 등의 금속을 사용하여 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다.Subsequently, after applying the second photoresist 167 to the upper portion of the first layer 164 by using a spin coating method, the second photoresist 167 is patterned to form a second lower portion of the first layer 164. A portion where the opening 143 of the metal layer 140 is formed and a portion adjacent thereto are exposed in a quadrangular shape along a direction orthogonal to the direction in which the drain pad of the first metal layer 130 is formed. After the lower electrode layer 169 is formed on the exposed first layer 164 and the second photoresist 167 by using a sputtering method or a chemical vapor deposition method, the common electrode line 200 is subsequently formed. By patterning the lower electrode layer 169 in consideration of the position to be formed, the lower electrode 170 having a rectangular shape is formed on the exposed first layer 164. Accordingly, the lower electrode 170 is formed only at the center upper portion of the first layer 164. The lower electrode layer 169 is formed to have a thickness of about 0.1 μm to about 1.0 μm using a metal such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta) having electrical conductivity.

상기 하부 전극(170) 및 제2 포토레지스트(167)의 상부에는 제2 층(174)이 형성된다. 제2 층(174)은 압전 물질인 PZT 또는 PLZT를 졸-겔법, 화학 기상 증착 방법 또는 스퍼터링 방법을 이용하여 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 바람직하게는, 제2 층은 졸-겔법으로 제조된 PZT를 스퍼터링 방법을 이용하여 약 0.4㎛ 정도의 두께를 갖도록 형성한다. 이어서, 상기 제2 층(174)을 구성하는 압전 물질을 급속 열처리(RTA) 방법을 이용하여 열처리하여 상변이시킨다. 제2 층(174)은 후에 변형층(175)으로 패터닝된다.A second layer 174 is formed on the lower electrode 170 and the second photoresist 167. The second layer 174 is formed of PZT or PLZT, which is a piezoelectric material, to have a thickness of about 0.1 μm to 1.0 μm using a sol-gel method, a chemical vapor deposition method, or a sputtering method. Preferably, the second layer is formed of PZT prepared by the sol-gel method to have a thickness of about 0.4 μm using the sputtering method. Subsequently, the piezoelectric material constituting the second layer 174 is subjected to heat treatment using a rapid heat treatment (RTA) method to phase change. The second layer 174 is later patterned into the strained layer 175.

제2 층(174)의 상부에는 상부 전극층(179)이 형성된다. 상부 전극층(179)은 전기 전도성을 갖는 금속인 백금, 탄탈륨 또는 백금-탄탈륨을 사용하여 형성한다. 상부 전극층(179)은 스퍼터링 방법을 이용하여 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 상부 전극층(179)은 후에 제2 신호(바이어스 신호)가 인가되는 상부 전극(180)으로 패터닝된다.An upper electrode layer 179 is formed on the second layer 174. The upper electrode layer 179 is formed using platinum, tantalum, or platinum-tantalum, which is a metal having electrical conductivity. The upper electrode layer 179 is formed to have a thickness of about 0.1 to 1.0 μm using a sputtering method. The upper electrode layer 179 is later patterned with the upper electrode 180 to which a second signal (bias signal) is applied.

도 5c를 참조하면, 상부 전극층(179)의 상부에 제3 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포하고 패터닝한 후, 상기 제3 포토레지스트를 식각 마스크로 이용하여 상부 전극층(179)을 사각형의 형상을 갖는 상부 전극(180)으로 패터닝한다. 그 결과, 상기 상부 전극(180)은 상기 제1 층(164)의 중앙 상부에 형성된다.Referring to FIG. 5C, after applying and patterning a third photoresist (not shown) on the upper electrode layer 179 by spin coating, the upper electrode layer 179 using the third photoresist as an etch mask. Is patterned into an upper electrode 180 having a rectangular shape. As a result, the upper electrode 180 is formed on the center of the first layer 164.

제2 층(174)은 상부 전극층(179)을 패터닝하는 방법과 동일한 방법을 사용하여 상부 전극(180) 보다는 넓고 하부 전극(170)보다는 작은 면적의 사각형의 형상을 갖는 변형층(175)으로 패터닝되며, 동시에 제2 포토레지스트(167)는 제거된다. 이 때, 상기 상부 전극(180) 및 변형층(175) 중 앵커(182) 상에 형성된 부분은 하부 전극(170)보다 약간 돌출하도록 형성된다. 이와 같이 제2 포토레지스트(167)가 제거되면 하부 전극(170)과 인접한 부분에 제3 에어 갭(202)이 형성된다.The second layer 174 is patterned into a strained layer 175 having a rectangular shape that is wider than the upper electrode 180 and smaller than the lower electrode 170 using the same method as the patterning of the upper electrode layer 179. At the same time, the second photoresist 167 is removed. In this case, a portion formed on the anchor 182 of the upper electrode 180 and the deforming layer 175 is formed to slightly protrude from the lower electrode 170. As such, when the second photoresist 167 is removed, the third air gap 202 is formed at a portion adjacent to the lower electrode 170.

제1 층(164)도 상기와 같은 방법으로 지지층(165)으로 패터닝된다. 지지층(165)은 하부 전극(170)의 형상과는 달리‘T’자의 형상을 가지며, 하부 전극(170)은 지지층(165)의 중앙부 상에 형성된다. 이어서, 공통 전극선(200)을 지지층(165)의 일측 상에 형성한다. 즉, 지지층(165) 상에 제4 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포하고, 상기 제4 포토레지스트를 패터닝하여 상기 지지층(165)의 일측을 노출시킨 후, 백금, 탄탈륨, 백금-탄탈륨, 알루미늄 또는 은을 사용하여 공통 전극선(200)을 형성한다. 공통 전극선(200)은 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 0.5∼2.0㎛ 정도의 두께를 가지도록 형성한다. 이 경우, 공통 전극선(200)은 하부 전극(170)과는 소정의 거리만큼 이격된다. 계속하여, 상기 공통 전극선(200)과 동일한 물질 및 동일한 방법을 사용하여 공통 전극선(200)과 상부 전극(180) 중 하부 전극(170) 보다 돌출된 부분을 연결하는 상부 전극 연결 부재(205)를 형성한다. 따라서, 상부 전극 연결 부재(205)는 하부 전극(170)과는 제3 에어 갭(202)을 개재하여 소정의 거리만큼 이격되어 하부 전극(170)과 접촉되지 않는다.The first layer 164 is also patterned into the support layer 165 in the same manner as above. Unlike the shape of the lower electrode 170, the support layer 165 has a 'T' shape, and the lower electrode 170 is formed on the central portion of the support layer 165. Next, the common electrode line 200 is formed on one side of the support layer 165. That is, a fourth photoresist (not shown) is coated on the support layer 165 by spin coating, and the fourth photoresist is patterned to expose one side of the support layer 165, followed by platinum, tantalum, or platinum. Tantalum, aluminum or silver is used to form the common electrode line 200. The common electrode line 200 is formed to have a thickness of about 0.5 to 2.0 μm using a sputtering method or a chemical vapor deposition method. In this case, the common electrode line 200 is spaced apart from the lower electrode 170 by a predetermined distance. Subsequently, the upper electrode connecting member 205 connecting the protruding portion of the common electrode line 200 and the upper electrode 180 to the lower electrode 170 using the same material and the same method as that of the common electrode line 200 is formed. Form. Therefore, the upper electrode connecting member 205 is spaced apart from the lower electrode 170 by a predetermined distance through the third air gap 202 and does not contact the lower electrode 170.

또한, 상기 제4 포토레지스트를 패터닝할 때, 지지층(165) 중 아래에 제2 금속층(140)의 개구부(143)가 형성된 부분의 상부로부터 하부 전극(170)이 형성된 부분까지 노출시킨다. 그리고, 상기 지지층(165)으로부터 식각 방지층(150), 제2 보호층(145) 및 제1 보호층(135)을 식각하여 상기 제1 금속층(130)의 드레인 패드까지 수직하게 비어 홀(185)을 형성한 후, 비어 홀(185)의 내부에 상기 드레인 패드로부터 지지층(165)까지 비어 컨택(190)을 형성하며, 동시에 상기 하부 전극(170)으로부터 상기 비어 홀(185)까지 비어 컨택(190)과 연결되도록 하부 전극 연결 부재(195)를 형성한다. 그러므로, 상기 비어 컨택(190), 하부 전극 연결 부재(195) 및 하부 전극(170)은 서로 연결되어 도 4에 도시한 바와 같은 상부 전극(180), 변형층(175), 하부 전극(170) 및 지지층(165)을 포함하는 액츄에이터(210)가 형성된다. 상기 비어 컨택(190) 및 하부 전극 연결 부재(195)는 전기 전도성을 갖는 금속인 백금, 탄탈륨 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 형성된다. 이 경우, 하부 전극 연결 부재(195)는 0.5∼1.0㎛ 정도의 두께를 가지도록 형성된다. 따라서, 제1 신호는 외부로부터 상기 액티브 매트릭스(100)에 내장된 MOS 트랜지스터, 제1 금속층(130)의 드레인 패드, 비어 컨택(190) 및 하부 전극 연결 부재(195)를 통하여 하부 전극(170)에 인가된다.In addition, when the fourth photoresist is patterned, the fourth photoresist is exposed from the upper portion of the support layer 165 to the portion where the opening 143 of the second metal layer 140 is formed. The etch stop layer 150, the second passivation layer 145, and the first passivation layer 135 are etched from the support layer 165 to the drain pad of the first metal layer 130 vertically. The via contact 190 may be formed in the via hole 185 from the drain pad to the support layer 165, and at the same time, the via contact 190 may be formed from the lower electrode 170 to the via hole 185. ) Is formed to connect the lower electrode connecting member 195. Therefore, the via contact 190, the lower electrode connecting member 195, and the lower electrode 170 are connected to each other so that the upper electrode 180, the strain layer 175, and the lower electrode 170 as shown in FIG. 4. And an actuator 210 including a support layer 165. The via contact 190 and the lower electrode connecting member 195 are formed by sputtering or chemical vapor deposition of platinum, tantalum, or platinum-tantalum, which is a metal having electrical conductivity. In this case, the lower electrode connecting member 195 is formed to have a thickness of about 0.5 to 1.0 μm. Accordingly, the first signal is externally connected to the lower electrode 170 through the MOS transistor embedded in the active matrix 100, the drain pad of the first metal layer 130, the via contact 190, and the lower electrode connecting member 195. Is applied to.

도 5d를 참조하면, 제1 희생층(155)을 제거하지 않은 상태에서, 액츄에이터(210)의 상부에 제2 희생층(215)을 형성한다. 제2 희생층(215)은 액츄에이터(210) 완전히 덮도록 충분한 높이를 갖고 형성된다. 상기 제2 희생층(215)은 다결정 규소를 약 600℃ 정도의 온도에서 저압 화학 기상 증착 방법으로 증착하여 형성한다. 이어서, 화학 기계적 연마 방법을 이용하여 제2 희생층(215)이 상부 전극(180)을 기준으로 약 1.0㎛ 정도의 두께를 갖도록 표면을 연마하여 평탄화시킨다.Referring to FIG. 5D, the second sacrificial layer 215 is formed on the actuator 210 without removing the first sacrificial layer 155. The second sacrificial layer 215 is formed with a sufficient height to completely cover the actuator 210. The second sacrificial layer 215 is formed by depositing polycrystalline silicon by a low pressure chemical vapor deposition method at a temperature of about 600 ℃. Subsequently, the surface is polished and planarized so that the second sacrificial layer 215 has a thickness of about 1.0 μm based on the upper electrode 180 by using a chemical mechanical polishing method.

계속하여, 상기 제2 희생층(215)의 상부에 제5 포토레지스트(225)를 스핀 코팅 방법으로 도포한 후, 거울(230)을 지지하는 포스트(220)가 형성될 위치를 고려하여 제5 포토레지스트(225)를 패터닝한다. 이 경우, 앵커(182)와 마찬가지로 상기 제5 포토레지스트(225) 패턴이 완만한 경사를 갖도록 한다. 계속하여, 제5 포토레지스트(225) 패턴을 마스크로 이용하여 제2 희생층(215)을 패터닝함으로써 상부 전극(180)의 일측을 노출시킨후, 제5 포토레지스트(225)를 제거한다.Subsequently, after the fifth photoresist 225 is coated on the second sacrificial layer 215 by a spin coating method, the fifth photoresist 225 may be formed in consideration of the position where the post 220 supporting the mirror 230 is to be formed. The photoresist 225 is patterned. In this case, like the anchor 182, the fifth photoresist 225 pattern may have a gentle slope. Subsequently, one side of the upper electrode 180 is exposed by patterning the second sacrificial layer 215 using the fifth photoresist 225 pattern as a mask, and then the fifth photoresist 225 is removed.

도 5e를 참조하면, 상기 노출된 상부 전극(180)의 일측 및 제2 희생층(215)의 상부에 반사성을 갖는 금속인 알루미늄, 백금 또는 은, 바람직하게는, 알루미늄을 사용하여 포스트(220) 및 거울(230)을 형성한다. 포스트(220) 및 거울(230)은 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 형성한다. 광원(도시되지 않음)으로부터 입사되는 광을 반사하는 거울(230)은 0.7∼1.5㎛ 정도의 두께를 갖도록 형성된다. 상기 포스트(220)는 완만한 경사면을 갖는 제2 희생층(215) 패턴을 따라 역시 완만한 경사면을 갖게 되므로 거울(230) 및 포스트(220)의 형성 시 포스트(220)의 모서리 부분에 응력이 집중되어 이러한 모서리 부분으로부터 균열(crack)이 발생하는 것을 방지할 수 있다. 이어서, 거울(230)이 사각형의 형상을 갖도록 패터닝한 후, 제1 희생층(155) 및 제2 희생층(215)을 플루오르화 브롬(BF₃) 또는 플루오르화 크세논(XeF₂)을 사용하여 제거한다.Referring to FIG. 5E, the post 220 is made of aluminum, platinum, or silver, preferably aluminum, which is a reflective metal on one side of the exposed upper electrode 180 and on the second sacrificial layer 215. And a mirror 230. Post 220 and mirror 230 are formed using a sputtering method or a chemical vapor deposition method. The mirror 230 reflecting light incident from a light source (not shown) is formed to have a thickness of about 0.7 to 1.5 μm. Since the post 220 also has a gentle slope along the pattern of the second sacrificial layer 215 having a gentle slope, stress is applied to the edges of the post 220 when the mirror 230 and the post 220 are formed. Concentration can prevent cracking from occurring at these corner portions. Subsequently, after the mirror 230 is patterned to have a quadrangular shape, the first sacrificial layer 155 and the second sacrificial layer 215 are made of bromine fluoride (BF ₃ ) or xenon fluoride (XeF ₂ ). Remove

상기와 같이 제1 희생층(155) 및 제2 희생층(215)이 제거되면 식각 방지층(150)과 액츄에이터(210) 사이에 제1 에어 갭(160)이 형성되며 액츄에이터(210)와 거울(230) 사이에는 제2 에어 갭(250)이 형성된다. 그리고, 액츄에이터(210)가 형성된 액티브 매트릭스(100)를 세정 및 건조하여 AMA 소자를 완성한다.As described above, when the first sacrificial layer 155 and the second sacrificial layer 215 are removed, the first air gap 160 is formed between the etch stop layer 150 and the actuator 210, and the actuator 210 and the mirror ( The second air gap 250 is formed between the 230. The AMA device is completed by cleaning and drying the active matrix 100 in which the actuator 210 is formed.

상술한 본 발명에 따른 박막형 광로 조절 장치에 있어서, 외부로부터 전달된 제1 신호는 액티브 매트릭스(100)에 내장된 MOS 트랜지스터(105), 제1 금속층(130)의 드레인 패드, 비어 컨택(190) 및 하부 전극 연결 부재(195)를 통해 하부 전극(170)에 인가된다. 동시에, 상부 전극(180)에는 외부로부터 공통 전극선(200) 및 상부 전극 연결 부재(205)를 통하여 제2 신호가 인가된다. 따라서, 상부 전극(180)과 하부 전극(170) 사이의 전위차에 따른 전기장이 발생하게 된다. 이러한 전기장에 의하여 상부 전극(180)과 하부 전극(170) 사이에 형성된 변형층(175)이 변형을 일으킨다. 변형층(175)이 상기 전기장에 대하여 직교하는 방향으로 수축함에 따라 변형층(175)을 포함하는 액츄에이터(210)가 소정의 각도로 휘게된다. 광원으로부터 입사되는 빛을 반사하는 거울(230)은 포스트(220)에 의해 지지되어 액츄에이터(210)의 상부에 형성되어 있으므로 액츄에이터(210)와 함께 경사진다. 따라서, 거울(230)은 입사광을 소정의 각도로 반사하며, 반사된 광은 슬릿을 통과하여 스크린에 화상을 맺게 된다.In the above-described thin film type optical path control apparatus according to the present invention, the first signal transmitted from the outside is the MOS transistor 105 embedded in the active matrix 100, the drain pad of the first metal layer 130, and the via contact 190. And a lower electrode connecting member 195 to the lower electrode 170. At the same time, the second signal is applied to the upper electrode 180 through the common electrode line 200 and the upper electrode connecting member 205 from the outside. Therefore, an electric field is generated according to a potential difference between the upper electrode 180 and the lower electrode 170. Due to this electric field, the deformation layer 175 formed between the upper electrode 180 and the lower electrode 170 causes deformation. As the strained layer 175 shrinks in a direction perpendicular to the electric field, the actuator 210 including the strained layer 175 is bent at a predetermined angle. The mirror 230 reflecting light incident from the light source is inclined together with the actuator 210 because it is supported by the post 220 and is formed on the actuator 210. Accordingly, the mirror 230 reflects the incident light at a predetermined angle, and the reflected light passes through the slit to form an image on the screen.

상술한 바와 같이 본 발명에 의하면, 식각 방지층을 플루오르화 브롬 또는 플루오르화 크세논에 대하여 식각 저항성이 우수한 이산화 규소 또는 오산화인 등의 저온 산화물을 사용하여 형성한다. 저온 산화물로 이루어진 식각 방지층은 종래에 질화물로 구성된 형성된 식각 방지층에 비하여 플루오르화 브롬 또는 플루오르화 크세논에 대한 식각 저항성이 우수하기 때문에 제1 및 제2 희생층을 제거할 때 식각 방지층이 손상되지 않으므로 트랜지스터가 내장된 액티브 매트릭스 및 액티브 매트릭스 상에 형성된 금속층들 및 보호층들을 보호할 수 있다.As described above, according to the present invention, the etch stop layer is formed using a low temperature oxide such as silicon dioxide or phosphorus pentoxide, which has excellent etching resistance to bromine fluoride or xenon fluoride. Since the etch stop layer made of low temperature oxide has better etching resistance to bromine fluoride or xenon fluoride than the etch stop layer formed of nitride in the prior art, the etch stop layer is not damaged when the first and second sacrificial layers are removed. May protect the embedded active matrix and the metal layers and the protective layers formed on the active matrix.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims

Forming an etch stop layer using a low temperature oxide on top of an active matrix including M × N (M, N is an integer) MOS transistors and including drain pads extending from the drains of the MOS transistors. ;

Forming a first sacrificial layer on the etch stop layer;

After patterning the first sacrificial layer, forming an actuator including a support layer, a lower electrode, a strain layer, and an upper electrode on the patterned first sacrificial layer;

Forming a second sacrificial layer on top of the actuator;

Patterning the second sacrificial layer to expose a portion of the upper electrode;

Forming a post and a mirror over the exposed top electrode and the second sacrificial layer; And

And removing the first sacrificial layer and the second sacrificial layer using bromine fluoride (BrF ₃ ) or xenon fluoride (XeF ₂ ).

The method of claim 1, wherein the forming of the etch stop layer is performed at a temperature of about 350 ° C. to 450 ° C. 6.

The apparatus of claim 1, wherein the forming of the etch stop layer is performed using silicon dioxide (SiO ₂ ) generated by reacting silane (SiH ₄ ) with oxygen (O ₂ ). Manufacturing method.

The thin film type optical path of claim 1, wherein the forming of the etch stop layer is performed using phosphorus pentoxide (P ₂ O ₅ ) generated by reacting hydrogen phosphide (PH ₃ ) with oxygen (O ₂ ). Method of manufacturing the regulating device.