KR100256877B1

KR100256877B1 - Thin flim actuated mirror array

Info

Publication number: KR100256877B1
Application number: KR1019970078845A
Authority: KR
Inventors: 박해석
Original assignee: 전주범; 대우전자주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 2000-05-15
Also published as: KR19990058697A

Abstract

PURPOSE: A thin-film micromirror array-actuated(TMA) applies a signal to a top electrode through other paths even when one path of a lattice-structured common electrode line is short, thereby minimizing the line defect of pixels. CONSTITUTION: Common electrode supporting members(236) of the respective pixels connected to the head of a 'T'-shaped supporting layer(165) are arranged parallel to one another in the longitudinal direction of an actuator. The heads of the supporting layer(165) of the respective pixels are arranged parallel to one another in the width direction of the actuator. Thus, the common electrode supporting member(236) and the supporting layer(165) have the lattice structure together. A common electrode line(200) for applying the second signal to a top electrode(180) has the lattice structure because it is formed on the common electrode supporting member(236) and the head of the supporting layer(165). Therefore, the second signal is applied to top electrode(180) in the longitudinal direction and in the latitudinal direction through the common electrode line(200).

Description

Thin Film Type Light Path Regulator

본 발명은 AMA(Actuated Mirror Array)를 이용한 박막형 광로 조절 장치에 관한 것으로, 보다 상세하게는 공통 전극선을 바둑판 형상으로 형성하여 양방향에서 신호를 인가할 수 있도록 공통 전극선을 배열함으로써 화소의 선 결함(line defect)을 최소화할 수 있는 박막형 광로 조절 장치에 관한 것이다.The present invention relates to a thin film type optical path control apparatus using an Actuated Mirror Array (AMA), and more particularly, to form a common electrode line in a checkerboard shape and to arrange a common electrode line so that signals can be applied in both directions. The present invention relates to a thin-film optical path control device capable of minimizing defects.

광학 에너지(optical energy)를 스크린 상에 투영하기 위한 광로 조절 장치 또는 공간적 광 변조기(spatial light modulator)는 광통신, 화상 처리, 그리고 정보 디스플레이 장치와 같은 다양한 분야에 응용될 수 있다. 상기 광로 조절 장치 또는 공간적 광 변조기를 이용한 화상 처리 장치는 통상적으로 광학 에너지를 스크린 상에 표시하는 방법에 따라 직시형 화상 표시 장치(direct-view image display device)와 투사형 화상 표시 장치(projection-type image display device)로 구분된다.Optical path control devices or spatial light modulators for projecting optical energy onto a screen may be applied to various fields such as optical communication, image processing, and information display devices. The image processing apparatus using the optical path adjusting device or the spatial light modulator typically has a direct-view image display device and a projection-type image device according to a method of displaying optical energy on a screen. display device).

직시형 화상 표시 장치의 예로서는 CRT(Cathode Ray Tube)를 들 수 있는데, 이러한 CRT 장치는 소위 브라운관으로 불리는 것으로서 화질은 우수하나 화면의 대형화에 따라 그 중량과 용적이 증가하여 제조 비용이 상승하게 되는 문제가 있다. 투사형 화상 표시 장치로는 액정 표시 장치(Liquid Crystal Display : LCD), DMD(Deformable Mirror Device) 및 AMA를 들 수 있다. 이러한 투사형 화상 표시 장치는 다시 그들의 광학적 특성에 따라 2개의 그룹으로 나뉠 수 있다. 즉, LCD와 같은 장치는 전송 광 변조기(transmissive spatial light modulators)로 분류될 수 있는데 반하여, DMD와 AMA는 반사 광 변조기(reflective spatial light modulators)로 분류될 수 있다.An example of a direct-view image display device is a CRT (Cathode Ray Tube). The CRT device is called a CRT, which has excellent image quality but increases in weight and volume as the screen is enlarged, leading to an increase in manufacturing cost. There is. Projection type image display apparatuses include a liquid crystal display (LCD), a deformable mirror device (DMD), and an AMA. Such projection image display devices can be further divided into two groups according to their optical characteristics. That is, devices such as LCDs can be classified as transmissive spatial light modulators, while DMD and AMA can be classified as reflective spatial light modulators.

LCD와 같은 전송 광 변조기는 광학적 구조가 매우 간단하므로, 얇게 형성하여 중량을 가볍게 할 수 있으며 용적을 줄이는 것이 가능하다. 그러나, 빛의 극성으로 인하여 광효율이 낮으며, 액정 재료에 고유하게 존재하는 문제, 예를 들면 응답 속도가 느리고 그 내부가 과열되기 쉬운 단점이 있다. 또한, 현존하는 전송 광 변조기의 최대 광효율은 1 내지 2% 범위로 한정되며, 수용 가능한 디스플레이 품질을 제공하기 위해서 암실 조건을 필요로 한다. 따라서, 상술한 문제점들을 해결하기 위하여 DMD 및 AMA와 같은 광 변조기가 개발되었다.Transmission optical modulators, such as LCDs, have a very simple optical structure, which makes them thinner, lighter in weight, and smaller in volume. However, due to the polarity of the light, the light efficiency is low, there is a problem inherent in the liquid crystal material, for example, there is a disadvantage that the response speed is slow and the inside is easy to overheat. In addition, the maximum light efficiency of existing transmission light modulators is limited to a range of 1-2%, requiring dark room conditions to provide acceptable display quality. Therefore, optical modulators such as DMD and AMA have been developed to solve the above problems.

DMD는 5％ 정도의 비교적 양호한 광효율을 나타내지만, DMD에 채용된 힌지 구조물에 의해서 심각한 피로 문제가 발생할 뿐만 아니라, 매우 복잡하고 값비싼 구동 회로가 요구된다는 단점이 있다. AMA는 그 내부에 설치된 각각의 거울들이 광원으로부터 입사되는 빛을 소정의 각도로 반사하고, 상기 반사된 빛이 슬릿(slit)이나 핀홀(pinhole)과 같은 개구(aperture)를 통과하여 스크린에 투영되어 화상을 맺도록 광속을 조절할 수 있는 장치이다. 따라서, 그 구조와 동작 원리가 간단하며, LCD나 DMD에 비해 높은 광효율(10% 이상의 광효율)을 얻을 수 있다. 또한, 스크린에 투영되는 화상의 콘트라스트가 향상되어 밝고 선명한 화상을 얻을 수 있다.Although DMD shows a relatively good light efficiency of about 5%, the hinge structure employed in the DMD not only causes serious fatigue problems, but also requires a very complicated and expensive driving circuit. In the AMA, each of the mirrors installed therein reflects light incident from the light source at a predetermined angle, and the reflected light is projected on the screen through an aperture such as a slit or a pinhole. It is a device that can adjust the speed of light to form an image. Therefore, its structure and operation principle are simple, and high light efficiency (more than 10% light efficiency) can be obtained compared to LCD or DMD. In addition, the contrast of the image projected on the screen is improved to obtain a bright and clear image.

AMA의 각 액츄에이터는 인가되는 전기적인 화상 신호 및 바이어스 신호에 의하여 발생되는 전기장에 따라 변형을 일으킨다. 상기 액츄에이터가 변형을 일으킬 때 그 상부에 장착된 각각의 거울들이 경사지게 된다. 따라서, 상기 경사진 거울들은 광원으로부터 입사된 빛을 소정의 각도로 반사시켜 스크린 상에 화상을 맺을 수 있도록 한다. 상기 각각의 거울들을 구동하는 액츄에이터로서 PZT(Pb(Zr, Ti)O₃) 또는 PLZT((Pb, La)(Zr, Ti)O₃) 등의 압전 물질이 이용된다. 또한, PMN(Pb(Mg, Nb)O₃) 등의 전왜 물질로서 상기 액츄에이터를 구성할 수도 있다.Each actuator of the AMA generates a deformation in accordance with the electric field generated by the applied electric picture signal and the bias signal. As the actuator deforms, each of the mirrors mounted thereon is tilted. Accordingly, the inclined mirrors reflect light incident from the light source at a predetermined angle to form an image on the screen. Piezoelectric materials such as PZT (Pb (Zr, Ti) O ₃ ) or PLZT ((Pb, La) (Zr, Ti) O ₃ ) are used as actuators for driving the respective mirrors. The actuator may also be configured as a warping material such as PMN (Pb (Mg, Nb) O ₃ ).

이러한 AMA 장치는 크게 벌크형(bulk type)과 박막형(thin film type)으로 구분된다. 상기 벌크형 광로 조절 장치는 Gregory Um 등에게 허여된 미합중국 특허 제5,085,497호에 개시되어 있다. 벌크형 광로 조절 장치는 다층 세라믹을 얇게 절단하여 내부에 금속 전극이 형성된 세라믹 웨이퍼를 트랜지스터가 내장된 액티브 매트릭스(active matrix)에 장착한 후, 쏘잉 방법을 이용하여 가공하고 그 상부에 거울을 설치함으로써 이루어진다. 그러나, 벌크형 광로 조절 장치는 설계 및 제조에 있어서 매우 높은 정밀도가 요구되며, 변형층의 응답이 느리다는 단점이 있다.These AMA devices are largely divided into bulk type and thin film type. The bulk optical path control device is disclosed in US Pat. No. 5,085,497 to Gregory Um et al. The bulk optical path control device is made by thinly cutting a multilayer ceramic to mount a ceramic wafer having a metal electrode therein into an active matrix in which a transistor is built, and then processing by using a sawing method and installing a mirror on the top. . However, the bulk optical path control device requires very high precision in design and manufacturing, and has a disadvantage in that the response of the strained layer is slow.

이에 따라, 반도체 제조 공정을 이용하여 제조할 수 있는 박막형 광로 조절 장치가 개발되었다. 상기 박막형 광로 조절 장치는 본 출원인이 1996년 12월 11일 대한민국 특허청에 특허 출원한 특허 출원 제96-64440호(발명의 명칭: 박막형 광로 조절 장치의 제조 방법)에 개시되어 있다.Accordingly, a thin film type optical path control apparatus that can be manufactured using a semiconductor manufacturing process has been developed. The thin film type optical path control device is disclosed in Korean Patent Application No. 96-64440 (name of the invention: a method of manufacturing a thin film type optical path control device) filed by the applicant of the Korean Patent Office on December 11, 1996.

도 1은 상기 선행 출원에 기재된 박막형 광로 조절 장치의 단면도를 도시한 것이다.Figure 1 shows a cross-sectional view of the thin film type optical path control device described in the preceding application.

도 1을 참조하면, 상기 박막형 광로 조절 장치는 액티브 매트릭스(1), 액츄에이터(25), 그리고 거울(29)을 포함한다. 내부에 M×N(M, N은 정수)개의 MOS 트랜지스터가 내장되고 상기 트랜지스터의 드레인으로부터 연장되는 드레인 패드(7)가 형성된 상기 액티브 매트릭스(1)는, 상기 액티브 매트릭스(1) 및 드레인 패드(7)의 상부에 적층된 보호층(3)과 보호층(3)의 상부에 적층된 식각 방지층(5)을 포함한다.Referring to FIG. 1, the thin film type optical path adjusting device includes an active matrix 1, an actuator 25, and a mirror 29. The active matrix 1 in which M x N (M, N is an integer) MOS transistors and a drain pad 7 extending from the drain of the transistor is formed. The active matrix 1 and the drain pad ( 7) a protective layer 3 stacked on top of the protective layer 3 and an etch stop layer 5 stacked on the protective layer 3.

상기 액츄에이터(25)는, 상기 식각 방지층(5) 중 아래에 드레인 패드(7)가 형성된 부분에 일측이 접촉되며 타측이 에어 갭(11)을 개재하여 수평하게 형성된 멤브레인(13), 멤브레인(13)의 상부에 적층된 하부 전극(15), 하부 전극(15)의 상부에 적층된 변형층(17), 변형층(17)의 상부에 적층된 상부 전극(19), 그리고 변형층(140)의 일측으로부터 변형층(17), 하부 전극(15), 멤브레인(13), 식각 방지층(5) 및 보호층(3)을 통하여 상기 드레인 패드(7)까지 수직하게 형성된 비어 홀(21) 내에 상기 하부 전극(15)과 드레인 패드(7)가 서로 전기적으로 연결되도록 형성된 비어 컨택(23)을 포함한다. 상기 거울(29)은 일측이 직각으로 구부러져 상기 상부 전극(19)에 접촉되며 타측이 수평하게 형성된다. 상기 거울(29)은‘ㄱ’자의 형상을 갖는다.The actuator 25 has a membrane 13 and a membrane 13 in which one side is in contact with a portion where the drain pad 7 is formed in the lower portion of the etch stop layer 5, and the other side is horizontally formed through the air gap 11. ), The lower electrode 15 stacked on top of the bottom electrode 15, the strained layer 17 stacked on top of the lower electrode 15, the upper electrode 19 stacked on top of the strained layer 17, and the strained layer 140. In the via hole 21 formed perpendicularly to the drain pad 7 through the strained layer 17, the lower electrode 15, the membrane 13, the etch stop layer 5, and the protective layer 3 from one side of the The lower electrode 15 and the drain pad 7 include a via contact 23 formed to be electrically connected to each other. The mirror 29 has one side bent at a right angle to contact the upper electrode 19 and the other side is formed horizontally. The mirror 29 has the shape of a 'b'.

이하 상술한 박막형 광로 조절 장치의 제조 방법을 설명한다. 도 2a 내지 도 2d는 도 1에 도시한 장치의 제조 공정도이다.Hereinafter, the manufacturing method of the above-mentioned thin film type optical path control apparatus will be described. 2A to 2D are manufacturing process diagrams of the apparatus shown in FIG. 1.

도 2a를 참조하면, M×N 개의 MOS 트랜지스터(도시되지 않음)가 내장되고 드레인 패드(7)가 형성된 액티브 매트릭스(1)의 상부에 인 실리케이트 유리(PSG)를 사용하여 보호층(3)을 적층한다. 보호층(3)은 화학 기상 증착(CVD) 방법을 이용하여 1．0㎛ 정도의 두께를 가지도록 형성한다. 상기 보호층(3)은 후속하는 공정 동안 상기 트랜지스터가 내장된 액티브 매트릭스(1)를 보호한다.Referring to FIG. 2A, a protective layer 3 is formed by using silicate glass PSG on top of an active matrix 1 having M × N MOS transistors (not shown) and having a drain pad 7 formed therein. Laminated. The protective layer 3 is formed to have a thickness of about 1.0 μm using a chemical vapor deposition (CVD) method. The protective layer 3 protects the active matrix 1 in which the transistor is embedded during subsequent processing.

상기 보호층(3)의 상부에는 질화물로 구성된 식각 방지층(5)이 적층된다. 식각 방지층(5)은 저압 화학 기상 증착(LPCVD) 방법을 이용하여 1000∼2000Å 정도의 두께를 가지도록 형성한다. 식각 방지층(5)은 후속하는 식각 공정 동안 보호층(3) 및 액티브 매트릭스(1) 등이 식각되는 것을 방지한다. 상기 식각 방지층(5)의 상부에는 제1 희생층(9)이 적층된다. 제1 희생층(9)은 인(P)의 농도가 높은 인 실리케이트 유리(PSG)를 대기압 화학 기상 증착(APCVD) 방법을 이용하여 1．0∼3．0㎛ 정도의 두께를 가지도록 형성한다. 이 경우, 제1 희생층(9)은 상기 트랜지스터가 내장된 액티브 매트릭스(1)의 상부를 덮고 있으므로 그 표면의 평탄도가 매우 불량하다. 따라서, 제1 희생층(9)의 표면을 스핀 온 글래스(SOG)를 사용하는 방법 또는 화학 기계적 연마(CMP) 방법을 이용하여 평탄화시킨다. 이어서, 제1 희생층(9) 중 아래에 드레인 패드(7)가 형성되어 있는 부분을 식각하여 상기 식각 방지층(5)의 일부를 노출시킴으로써 액츄에이터(25)의 지지부가 형성될 위치를 만든다.An etch stop layer 5 made of nitride is stacked on the passivation layer 3. The etch stop layer 5 is formed to have a thickness of about 1000 to 2000 kPa using a low pressure chemical vapor deposition (LPCVD) method. The etch stop layer 5 prevents the protective layer 3, the active matrix 1, and the like from being etched during the subsequent etching process. The first sacrificial layer 9 is stacked on the etch stop layer 5. The first sacrificial layer 9 is formed of phosphorous silicate glass (PSG) having a high concentration of phosphorus (PG) to have a thickness of about 1.0 to 3.0 µm by using an atmospheric chemical vapor deposition (APCVD) method. . In this case, since the first sacrificial layer 9 covers the upper portion of the active matrix 1 in which the transistor is embedded, the flatness of the surface thereof is very poor. Accordingly, the surface of the first sacrificial layer 9 is planarized by using spin on glass (SOG) or chemical mechanical polishing (CMP). Subsequently, a portion of the first sacrificial layer 9 in which the drain pad 7 is formed is etched to expose a portion of the etch stop layer 5 to form a position where the support portion of the actuator 25 is to be formed.

도 2b를 참조하면, 멤브레인(13)은 상기 노출된 식각 방지층(5)의 상부 및 제1 희생층(9)의 상부에 0．1∼1．0㎛ 정도의 두께로 적층된다. 상기 멤브레인(13)은 질화물을 저압 화학 기상 증착(LPCVD) 방법을 이용하여 형성된다. 이 때, 저압의 반응 용기 내에서 반응 가스의 비(ratio)를 변화시키면서 상기 멤브레인(13)을 형성하여 멤브레인(13) 내의 스트레스(stress)를 조절한다.Referring to FIG. 2B, the membrane 13 is stacked on the exposed etch stop layer 5 and on the first sacrificial layer 9 to a thickness of about 0.01 to 1.0 μm. The membrane 13 is formed using a low pressure chemical vapor deposition (LPCVD) method. At this time, the membrane 13 is formed while varying the ratio of the reaction gas in the low pressure reaction vessel to control the stress in the membrane 13.

상기 멤브레인(13)의 상부에는 백금(Pt), 탄탈륨(Ta), 또는 백금-탄탈륨(Pt-Ta) 등의 금속으로 구성된 하부 전극(15)이 적층된다. 하부 전극(15)은 스퍼터링 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 가지도록 형성한다. 하부 전극(15)에는, 외부로부터 액티브 매트릭스(1)에 내장된 트랜지스터를 통하여 제1 신호(화상 신호)가 인가된다.The lower electrode 15 made of a metal such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta) is stacked on the membrane 13. The lower electrode 15 is formed to have a thickness of about 0.01 to 1.0 µm using a sputtering method. A first signal (image signal) is applied to the lower electrode 15 through a transistor built in the active matrix 1 from the outside.

상기 하부 전극(15)의 상부에는 PZT 또는 PLZT 등의 압전 물질로 구성된 변형층(17)이 적층된다. 변형층(17)은 졸-겔법을 이용하여 0．1∼1．0㎛, 바람직하게는 0．4㎛ 정도의 두께를 가지도록 형성한 후, 급속 열처리(RTA) 방법으로 열처리하여 상변이시킨다. 변형층(17)은 상부 전극(19)에 제2 신호(바이어스 신호)가 인가되고 하부 전극(15)에 제1 신호가 인가되어 상부 전극(19)과 하부 전극(15) 사이의 전위차에 따라 발생하는 전기장에 의하여 변형을 일으킨다.A deformation layer 17 made of a piezoelectric material such as PZT or PLZT is stacked on the lower electrode 15. The strained layer 17 is formed to have a thickness of about 0.1 to 1.0 탆, preferably about 0.4 탆 using a sol-gel method, followed by heat treatment by rapid thermal treatment (RTA) to phase change. . In the strained layer 17, a second signal (bias signal) is applied to the upper electrode 19, and a first signal is applied to the lower electrode 15, according to a potential difference between the upper electrode 19 and the lower electrode 15. It is deformed by the generated electric field.

상부 전극(19)은 변형층(17)의 상부에 적층된다. 상부 전극(19)은 알루미늄 또는 백금 등의 전기 전도성이 우수한 금속을 스퍼터링 방법을 이용하여 0．1∼1．0㎛ 정도의 두께를 가지도록 형성한다. 상부 전극(19)에는 외부로부터 공통 전극선(도시되지 않음)을 통하여 제2 신호가 인가된다.The upper electrode 19 is stacked on top of the strained layer 17. The upper electrode 19 is formed of a metal having excellent electrical conductivity such as aluminum or platinum so as to have a thickness of about 0.01 to 1.0 탆 using a sputtering method. The second signal is applied to the upper electrode 19 through a common electrode line (not shown) from the outside.

도 2c를 참조하면, 상기 상부 전극(19), 변형층(17), 그리고 하부 전극(15)을 각기 소정의 화소 형상을 갖도록 패터닝한 후, 변형층(17)의 일측으로부터 드레인 패드(7)까지 변형층(17), 하부 전극(15), 멤브레인(13), 식각 방지층(5), 및 보호층(3)을 순차적으로 식각하여 상기 변형층(17)으로부터 드레인 패드(7)까지 수직하게 비어 홀(21)을 형성한다. 이어서, 상기 비어 홀(21) 내에 텅스텐, 백금, 또는 티타늄 등의 금속을 스퍼터링 방법을 이용하여 상기 드레인 패드(7)와 하부 전극(15)이 전기적으로 연결되도록 비어 컨택(23)을 형성한다. 따라서, 비어 컨택(23)은 상기 비어 홀(21) 내에서 상기 하부 전극(15)으로부터 드레인 패드(7)까지 수직하게 형성된다. 그러므로, 제1 신호는 외부로부터 액티브 매트릭스(1)에 내장된 트랜지스터, 드레인 패드(7) 및 비어 컨택(23)을 통하여 하부 전극(15)에 인가된다. 이어서, 백금-탄탈륨(Pt-Ta)을 스퍼터링 방법을 이용하여 액티브 매트릭스(1)의 하단에 증착시켜 오믹 컨택(도시하지 않음)을 형성한다. 계속하여, 제1 희생층(9)을 플루오르화 수소(HF) 증기로 식각하여 제1 희생층(9)의 위치에 에어 갭(11)을 형성함으로서 액츄에이터(25)를 완성한다.Referring to FIG. 2C, after patterning the upper electrode 19, the strained layer 17, and the lower electrode 15 to have a predetermined pixel shape, the drain pad 7 is formed from one side of the strained layer 17. The strained layer 17, the lower electrode 15, the membrane 13, the etch stop layer 5, and the protective layer 3 are sequentially etched so as to be perpendicular from the strained layer 17 to the drain pad 7. The via hole 21 is formed. Subsequently, a via contact 23 is formed in the via hole 21 so that the drain pad 7 and the lower electrode 15 are electrically connected by sputtering a metal such as tungsten, platinum, or titanium. Thus, the via contact 23 is vertically formed from the lower electrode 15 to the drain pad 7 in the via hole 21. Therefore, the first signal is applied from the outside to the lower electrode 15 through the transistor, the drain pad 7 and the via contact 23 embedded in the active matrix 1. Subsequently, platinum-tantalum (Pt-Ta) is deposited on the bottom of the active matrix 1 using a sputtering method to form an ohmic contact (not shown). Subsequently, the actuator 25 is completed by etching the first sacrificial layer 9 with hydrogen fluoride (HF) vapor to form an air gap 11 at the position of the first sacrificial layer 9.

도 2d를 참조하면, 전술한 바와 같이 에어 갭(11)을 형성한 후, 상기 결과물의 전면에 제2 희생층(27)을 형성한다. 제2 희생층(27)은 유동성을 가지는 폴리머 등을 스핀 코팅 방법을 이용하여 형성하며, 상기 에어 갭(11)을 완전히 채우면서 액츄에이터(25)를 완전히 덮도록 형성된다. 이어서, 상기 제2 희생층(27)을 패터닝함으로서 상기 상부 전극(19)의 일측에 거울(29)이 형성될 포스트를 만든다. 따라서, 상부 전극(19)의 일측이 노출된다. 계속하여, 포스트가 형성된 제2 희생층(27) 및 노출된 상부 전극(19)의 상부에 스퍼터링 방법을 이용하여 반사성을 가지는 알루미늄(Al)이나 은(Ag)을 0．1∼1．0㎛ 정도의 두께로 증착시켜 거울(29)을 형성한다. 상기 거울(29)은‘ㄱ’자 형상을 가지며, 일측이 직각으로 구부러져 상기 상부 전극(19)에 접촉되며, 타측이 상부 전극(19)에 대하여 수평하게 형성된다. 그리고, 상기와 같이 거울(29)을 형성한 후, 제2 희생층(27)을 플루오르화 수소 또는 산소 플라즈마(O₂plasma)를 사용하여 제거하고 헹굼 및 건조 처리를 수행하여 도 1에 도시한 바와 같은 박막형 AMA 소자를 완성한다.Referring to FIG. 2D, after forming the air gap 11 as described above, the second sacrificial layer 27 is formed on the entire surface of the resultant product. The second sacrificial layer 27 is formed by using a spin coating method of a polymer having fluidity, and is formed to completely cover the actuator 25 while completely filling the air gap 11. Subsequently, the second sacrificial layer 27 is patterned to form a post in which the mirror 29 is formed on one side of the upper electrode 19. Thus, one side of the upper electrode 19 is exposed. Subsequently, aluminum (Al) or silver (Ag) having reflectivity was formed on the upper portion of the second sacrificial layer 27 and the exposed upper electrode 19 on which the posts were formed by 1.0 to 1.0 µm. The mirror 29 is formed by depositing to a thickness of a degree. The mirror 29 has a '-' shape, one side is bent at a right angle to contact the upper electrode 19, the other side is formed horizontally with respect to the upper electrode 19. After the mirror 29 is formed as described above, the second sacrificial layer 27 is removed using hydrogen fluoride or an oxygen plasma (O ₂ plasma), and rinsing and drying are performed as shown in FIG. 1. A thin film type AMA device as described above is completed.

상술한 박막형 광로 조절 장치에 있어서, 하부 전극(15)에 제1 신호가 인가되고 상부 전극(19)에 제2 신호가 인가되면, 상부 전극(19)과 하부 전극(15) 사이에 전위차에 따른 전기장이 발생하게 된다. 이러한 전기장에 의하여 상부 전극(19)과 하부 전극(15) 사이에 형성된 변형층(17)이 변형을 일으키게 되며, 변형층(17)은 상기 전기장에 직교하는 방향으로 수축한다. 이에 따라, 변형층(17)을 포함하는 액츄에이터(25)가 소정의 각도로 휘어지고, 액츄에이터(25)의 상부 전극(19)의 상부에 장착된 거울(29)은 휘어진 상부 전극(19)에 의해 그 축이 움직여서 경사지게 되어 광원으로부터 입사되는 광을 반사한다. 상기 거울(29)에 의하여 반사된 광은 슬릿을 통하여 스크린에 투영됨으로서 화상을 맺게 된다.In the above-described thin film type optical path adjusting device, when the first signal is applied to the lower electrode 15 and the second signal is applied to the upper electrode 19, the potential difference between the upper electrode 19 and the lower electrode 15 depends on the potential difference. Electric field is generated. The deformed layer 17 formed between the upper electrode 19 and the lower electrode 15 causes deformation by the electric field, and the deformed layer 17 contracts in a direction perpendicular to the electric field. Accordingly, the actuator 25 including the deformation layer 17 is bent at a predetermined angle, and the mirror 29 mounted on the upper electrode 19 of the actuator 25 is attached to the bent upper electrode 19. This causes the axis to move and incline to reflect light incident from the light source. The light reflected by the mirror 29 is projected onto the screen through the slit to form an image.

그러나, 상술한 박막형 광로 조절 장치에 있어서, 상부 전극에 제2 신호를 인가하기 위한 공통 전극선의 배열이 새로 또는 가로의 한쪽 방향으로만 제공되기 때문에, 증착 공정 동안 발생하는 파티클(particle) 또는 그 하부의 단차로 인하여 공통 전극선의 일부에 단락(failure)이 발생할 경우 그 열 이후의 상부 전극에는 신호가 인가되지 못하여 단락이 발생한 열 이후의 액츄에이터가 동작하지 않는 문제가 발생한다. 또한, 하나의 화상 신호에 의하여 액츄에이팅된 액츄에이터에 다음 화상 신호를 인가하기 위해서는 액츄에이터를 디스차아징(discharging)하는 것이 요구되지만, 상기와 같이 공통 전극선의 일부가 단락되면 그 열 이후의 상부 전극에 액츄에이터를 원래의 위치로 되돌리기 위한 신호를 인가하지 못하게 되어 다음의 화상 신호가 인가되어도 그 열 이후의 액츄에이터가 동작을 일으키지 않거나 오동작을 일으키는 문제점이 있다. 이와 같이 원인으로 인하여 결국 공통 전극선에 단락이 발생한 이후 열의 화소에 선 결함이 발생하게 된다.However, in the above-described thin film type optical path adjusting device, since the arrangement of the common electrode lines for applying the second signal to the upper electrode is provided only in one direction of the new or the horizontal, the particles or the lower part generated during the deposition process. When a short circuit occurs in a part of the common electrode line due to the step difference, a signal is not applied to the upper electrode after the column, which causes a problem in that the actuator after the short circuit occurs. In addition, discharging the actuator is required to apply the next image signal to the actuator actuated by one image signal. However, if a part of the common electrode line is shorted as described above, the upper electrode after the column Since the signal for returning the actuator to the original position cannot be applied to the actuator, even if the next image signal is applied, the actuators after the column do not operate or cause malfunction. As a result, after the short circuit occurs in the common electrode line, line defects occur in the pixels in the column.

따라서, 본 발명의 목적은 공통 전극선을 바둑판 형상으로 형성함으로써 공통 전극선 일부에 단락이 발생하더라도 다른 경로를 통하여 신호가 상부 전극에 인가되도록 하여 화소의 선 결함을 최소화할 수 있는 박막형 광로 조절 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a thin film type optical path control apparatus that can form a common electrode line in the form of a checkerboard to minimize the line defects of pixels by applying a signal to the upper electrode through another path even if a short circuit occurs in a part of the common electrode line. It is.

도 1은 본 출원인의 선행 출원에 기재된 박막형 광로 조절 장치의 단면도이다.1 is a cross-sectional view of a thin film type optical path adjusting device described in the applicant's prior application.

도 2a 내지 도 2d는 도 1에 도시한 장치의 제조 공정도이다.2A to 2D are manufacturing process diagrams of the apparatus shown in FIG. 1.

도 3은 본 발명에 따른 박막형 광로 조절 장치의 평면도이다.3 is a plan view of a thin film type optical path control apparatus according to the present invention.

도 4는 도 3에 도시한 장치를 확대한 사시도이다.4 is an enlarged perspective view of the apparatus shown in FIG. 3.

도 5는 도 4에 도시한 장치를 C-C' 선으로 자른 단면도이다.FIG. 5 is a cross-sectional view of the apparatus shown in FIG. 4 taken along line C-C '.

도 6a 내지 6f는 도 5에 도시한 장치의 제조 공정도이다.6A to 6F are manufacturing process diagrams of the apparatus shown in FIG.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

100 : 액티브 매트릭스 130 : 제1 금속층100: active matrix 130: first metal layer

135 : 제1 보호층 140 : 제2 금속층135: first protective layer 140: second metal layer

145 : 제2 보호층 150 : 식각 방지층145: second protective layer 150: etch stop layer

155 : 제1 희생층 160 : 제1 에어 갭155: first sacrificial layer 160: first air gap

165 : 지지층 170 : 하부 전극165 support layer 170 lower electrode

175 : 변형층 180 : 상부 전극175 strain layer 180 upper electrode

185 : 비어 홀 190 : 비어 컨택185: Beer Hall 190: Beer Contact

195 : 하부 전극 연결 부재 200 : 공통 전극선195: lower electrode connecting member 200: common electrode line

205 : 상부 전극 연결 부재 210 : 액츄에이터205: upper electrode connecting member 210: actuator

215 : 제2 희생층 220 : 포스트215: second sacrificial layer 220: post

230 : 거울 236 : 공통 전극 지지 부재230: mirror 236: common electrode support member

상술한 목적을 달성하기 위하여 본 발명은, M×N(M, N은 정수) 개의 MOS 트랜지스터가 내장되고 상기 트랜지스터의 드레인으로부터 연장되는 드레인 패드를 갖는 제1 금속층을 포함하는 액티브 매트릭스; 상기 액티브 매트릭스의 상부에 형성된 식각 방지층; 상기 식각 방지층의 상부에 형성되며, ⅰ) 상기 드레인 패드가 형성된 부분에 일측이 접촉되며 타측이 에어 갭을 개재하여 수평하게 형성된 지지층, ⅱ) 상기 지지층의 상부에 형성된 하부 전극, ⅲ) 상기 하부 전극의 상부에 형성된 변형층, 그리고 ⅳ) 상기 변형층의 상부에 형성된 상부 전극을 포함하는 액츄에이터; 상기 식각 방지층의 상부에, 하나의 화소만큼의 간격을 갖고 상기 지지층의 일측과 직교하는 방향으로 형성된 공통 전극 지지 부재; 상기 공통 전극 지지 부재 및 상기 지지층의 일측의 일부 상에 형성된 공통 전극선; 그리고 상기 액츄에이터의 상부에 형성된 거울을 포함하는 박막형 광로 조절 장치를 제공한다.In order to achieve the above object, the present invention provides an active matrix comprising a first metal layer having M x N (M, N is an integer) MOS transistors and having drain pads extending from the drains of the transistors; An etch stop layer formed on the active matrix; A support layer formed on an upper portion of the etch stop layer, iii) a support layer having one side contacting a portion where the drain pad is formed and the other side being horizontally formed through an air gap, ii) a lower electrode formed on the support layer, iii) the lower electrode An actuator comprising a strained layer formed on top of the strained layer, and iii) an upper electrode formed on the strained layer; A common electrode support member formed on the etch stop layer in a direction orthogonal to one side of the support layer with an interval of one pixel; A common electrode line formed on the common electrode support member and a portion of one side of the support layer; And it provides a thin film type optical path control device including a mirror formed on the actuator.

상술한 본 발명에 따른 박막형 광로 조절 장치에 있어서, 외부로부터 전달된 제1 신호는 액티브 매트릭스에 내장된 MOS 트랜지스터, 제1 금속층의 드레인 패드 및 비어 컨택을 통해 하부 전극에 인가된다. 동시에, 상부 전극에는 외부로부터 제2 신호가 인가되어 상기 상부 전극과 하부 전극 사이에 전위차에 따른 전기장이 발생하게 된다. 이러한 전기장에 의하여 상부 전극과 하부 전극 사이에 형성된 변형층이 변형을 일으킨다. 변형층은 상기 전기장에 대하여 직교하는 방향으로 수축하게 되며, 이에 따라 액츄에이터는 소정의 각도로 휘게 된다. 거울은 액츄에이터의 상부에 형성되어 있으므로 액츄에이터와 같은 각도를 가지고 틸팅된다. 그러므로, 상기 거울은 광원으로부터 입사되는 빛을 소정의 각도로 반사하며, 반사된 빛은 슬릿을 통과하여 스크린에 투영되어 화상을 맺게 된다.In the above-described thin film type optical path control apparatus according to the present invention, the first signal transmitted from the outside is applied to the lower electrode through the MOS transistor embedded in the active matrix, the drain pad of the first metal layer and the via contact. At the same time, a second signal is applied to the upper electrode from the outside to generate an electric field according to the potential difference between the upper electrode and the lower electrode. Due to this electric field, the strain layer formed between the upper electrode and the lower electrode causes deformation. The strained layer contracts in a direction orthogonal to the electric field, thereby causing the actuator to bend at a predetermined angle. The mirror is formed on top of the actuator so that it is tilted at the same angle as the actuator. Therefore, the mirror reflects the light incident from the light source at a predetermined angle, and the reflected light passes through the slit and is projected onto the screen to form an image.

본 발명에 의하면, 서로 직교하며 함께 바둑판의 형상을 이루는 공통 전극 지지 부재 및 지지층의 일측 상부에 바둑판의 형상을 갖고 형성된 공통 전극선을 통하여 제2 신호가 상부 전극에 인가되게 된다. 이와 같이, 바둑판 형상의 배열을 갖는 공통 전극선을 통하여 제2 신호는 세로 방향뿐만 아니라 가로 방향으로도 상부 전극에 인가될 수 있다. 그러므로, 공통 전극선의 일부분에 단락이 발생하더라도 다른 방향을 통하여 단락이 발생한 부분 이후의 상부 전극에 신호를 인가할 수 있으므로 화소의 선 결함을 최소화할 수 있다.According to the present invention, the second signal is applied to the upper electrode through the common electrode support member which is orthogonal to each other and forms the shape of the checker plate, and the common electrode line formed on the upper side of one side of the support layer. As described above, the second signal may be applied to the upper electrode not only in the vertical direction but also in the horizontal direction through the common electrode line having the checkered array. Therefore, even if a short circuit occurs in a part of the common electrode line, a signal can be applied to the upper electrode after the short circuit part through the other direction, thereby minimizing the line defect of the pixel.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 3은 본 발명에 따른 박막형 광로 조절 장치의 평면도를 도시한 것이며, 도 4는 도 3에 도시한 장치를 확대한 사시도이며, 도 5는 도 4의 장치를 C-C'선으로 자른 단면도를 도시한 것이다.Figure 3 is a plan view of a thin film type optical path control apparatus according to the present invention, Figure 4 is an enlarged perspective view of the device shown in Figure 3, Figure 5 is a cross-sectional view taken along the line C-C 'of the device of FIG. It is shown.

도 3 내지 도 5를 참조하면, 본 발명에 따른 박막형 광로 조절 장치는, 액티브 매트릭스(100), 액티브 매트릭스(100)의 상부에 형성된 액츄에이터(210), 그리고 액츄에이터(210)의 상부에 형성된 거울(230)을 포함한다.3 to 5, the thin film type optical path adjusting apparatus according to the present invention includes an active matrix 100, an actuator 210 formed on the active matrix 100, and a mirror formed on the actuator 210. 230).

상기 액티브 매트릭스(100)는, 액티브 매트릭스(100)를 액티브 영역과 필드 영역으로 구분하기 위한 소자 분리막(120)과, 상기 액티브 영역에 게이트(115), 소오스(110) 및 드레인(105)을 갖고 형성된 M×N(M, N은 정수) 개의 P-MOS 트랜지스터를 포함한다. 또한, 상기 액티브 매트릭스(100)는 상기 MOS 트랜지스터의 상부에 적층되고 상기 소오스(110) 및 드레인(105)에 각각 접속되도록 패터닝된 제1 금속층(130), 제1 금속층(155)의 상부에 적층된 제1 보호층(135), 제1 보호층(135)의 상부에 적층된 제2 금속층(140), 제2 금속층(140)의 상부에 적층된 제2 보호층(145), 그리고 제2 보호층(145)의 상부에 적층된 식각 방지층(150)을 포함한다. 제1 금속층(130)은 상기 MOS 트랜지스터의 드레인(105)으로부터 연장되는 드레인 패드를 포함하며, 제2 금속층(140)은 티타늄(Ti)층 및 질화 티타늄(TiN)층으로 이루어진다.The active matrix 100 includes an isolation layer 120 for dividing the active matrix 100 into an active region and a field region, and a gate 115, a source 110, and a drain 105 in the active region. The formed MxN (M, N is an integer) P-MOS transistors are included. In addition, the active matrix 100 is stacked on top of the first metal layer 130 and the first metal layer 155 that are stacked on top of the MOS transistor and patterned to be connected to the source 110 and the drain 105, respectively. The first protective layer 135, the second metal layer 140 stacked on the first protective layer 135, the second protective layer 145 stacked on the second metal layer 140, and the second The anti-etching layer 150 may be stacked on the passivation layer 145. The first metal layer 130 includes a drain pad extending from the drain 105 of the MOS transistor, and the second metal layer 140 includes a titanium (Ti) layer and a titanium nitride (TiN) layer.

상기 액츄에이터(210)는, 상기 식각 방지층(150) 중 아래에 제1 금속층(130)의 드레인 패드가 형성된 부분에 일측이 접촉되며 타측이 에어 갭(160)을 개재하여 수평하게 형성된 지지층(165), 지지층(165)의 상부에 적층된 하부 전극(170), 하부 전극(170)의 상부에 적층된 변형층(197), 변형층(175)의 상부에 적층된 상부 전극(180), 그리고 변형층(175)의 일측으로부터 변형층(175), 하부 전극(170), 지지층(165), 식각 방지층(150), 제2 보호층(145) 및 제1 보호층(135)을 통하여 제1 금속층(130)의 드레인 패드까지 수직하게 형성된 비어 홀(185)의 내부에 하부 전극(170)과 제1 금속층(130)의 드레인 패드가 서로 연결되도록 형성된 비어 컨택(190)을 포함한다.The actuator 210 has a support layer 165 in which one side is in contact with a portion in which the drain pad of the first metal layer 130 is formed below the etch stop layer 150, and the other side is horizontally formed through the air gap 160. , The lower electrode 170 stacked on the support layer 165, the strain layer 197 stacked on the lower electrode 170, the upper electrode 180 stacked on the strain layer 175, and the strain The first metal layer is formed from one side of the layer 175 through the strained layer 175, the lower electrode 170, the support layer 165, the etch stop layer 150, the second protective layer 145, and the first protective layer 135. The via contact 190 is formed to connect the lower electrode 170 and the drain pad of the first metal layer 130 to each other in the via hole 185 vertically up to the drain pad of the 130.

상기 지지층(165)은 선행 출원에 기재된 박막형 광로 조절 장치 중 액츄에이터를 지지하는 멤브레인의 기능을 수행한다. 바람직하게는, 상기 지지층(165)은 'T'자의 형상을 가지며, 하부 전극(170)은 사각형의 형상을 갖고 지지층(165)의 중앙부 상에 형성된다. 변형층(175)은 하부 전극(170)보다 작은 면적의 사각형의 형상을 가지며, 상부 전극(180)은 변형층(175)보다 작은 면적의 사각형의 형상을 가진다.The support layer 165 functions as a membrane supporting the actuator of the thin film type optical path adjusting device described in the previous application. Preferably, the support layer 165 has a 'T' shape, and the lower electrode 170 has a quadrangular shape and is formed on a central portion of the support layer 165. The strained layer 175 has a rectangular shape with a smaller area than the lower electrode 170, and the upper electrode 180 has a rectangular shape with a smaller area than the strained layer 175.

도 3 및 도 4를 참조하면, 본 발명에 따른 박막형 광로 조절 장치는, 식각 방지층(150)의 상부에 형성된 공통 전극 지지 부재(236)를 포함한다. 공통 전극 지지 부재(236)는 상기 액츄에이터(210)의 길이 방향에 대하여 하나의 화소의 간격을 갖도록 수평하게 형성되어 상기 'T'자 형상의 지지층(165)의 머리 부분과 연결된다. 따라서, 각 화소의 공통 전극 지지 부재(236)는 액츄에이터(210)의 길이 방향으로 서로 나란하게 형성되고 각 화소의 지지층(165)의 머리 부분은 액츄에이터(210)의 폭 방향으로 서로 나란하게 형성되어, 각 화소의 공통 전극 지지 부재(236) 및 지지층(165)은 함께 바둑판의 형상을 이룬다.3 and 4, the thin film type optical path control apparatus according to the present invention includes a common electrode support member 236 formed on the etch stop layer 150. The common electrode support member 236 is horizontally formed to have a distance of one pixel with respect to the length direction of the actuator 210, and is connected to the head of the 'T' shaped support layer 165. Accordingly, the common electrode support member 236 of each pixel is formed to be parallel to each other in the longitudinal direction of the actuator 210 and the head portion of the support layer 165 of each pixel is formed to be parallel to each other in the width direction of the actuator 210. The common electrode support member 236 and the support layer 165 of each pixel form a checker board together.

상부 전극(180)에 제2 신호(바이어스 신호)를 전달하는 공통 전극선(200)은 상기 공통 전극 지지 부재(236) 및 지지층(165)의 머리 부분에 형성되므로 역시 바둑판의 형상을 갖는다.The common electrode line 200 that transmits the second signal (bias signal) to the upper electrode 180 is formed on the head of the common electrode support member 236 and the support layer 165, and thus has a shape of a checkerboard.

또한, 도 4 및 도 5를 참조하면, 상기 액츄에이터(210)는, 상기 비어 컨택(190)으로부터 하부 전극(170)까지 형성되어 비어 컨택(190)과 하부 전극(170)을 연결하는 하부 전극 연결 부재(170) 그리고 상부 전극(180)과 공통 전극선(200)을 연결하는 상부 전극 연결 부재(205)를 포함한다. 하부 전극(170)에는 외부로부터 상기 액티브 매트릭스(100)에 내장된 MOS 트랜지스터, 비어 컨택(190) 및 하부 전극 연결 부재(195)를 통하여 제1 신호(화상 신호)가 인가된다. 동시에 상부 전극(180)에 외부로부터 공통 전극선(200) 및 상부 전극 연결 부재(205)를 통하여 제2 신호(바이어스 신호)가 인가되면, 상부 전극(180)과 하부 전극(170) 사이에 전기장이 발생하여 변형층(175)이 변형을 일으키게 된다.4 and 5, the actuator 210 is formed from the via contact 190 to the lower electrode 170 to connect the lower electrode connecting the via contact 190 and the lower electrode 170. The member 170 and the upper electrode connecting member 205 connecting the upper electrode 180 and the common electrode line 200 are included. A first signal (image signal) is applied to the lower electrode 170 through the MOS transistor, the via contact 190, and the lower electrode connection member 195 embedded in the active matrix 100 from the outside. At the same time, when the second signal (bias signal) is applied to the upper electrode 180 from the outside through the common electrode line 200 and the upper electrode connecting member 205, an electric field is generated between the upper electrode 180 and the lower electrode 170. The strained layer 175 causes deformation.

상기 거울(230)은 상부 전극(200)의 일측에 형성된 포스트(post)(220)에 의하여 그 하부가 지지되며 양측이 수평하게 형성된 사각형의 평판의 형상을 갖는다.The mirror 230 has a lower shape supported by a post 220 formed on one side of the upper electrode 200 and has a rectangular flat plate formed on both sides of the mirror 230.

이하, 본 발명에 따른 박막형 광로 조절 장치의 제조 방법을 도면을 참조하여 상세하게 설명한다.Hereinafter, a method of manufacturing a thin film type optical path control device according to the present invention will be described in detail with reference to the drawings.

도 6a 내지 도 6f는 도 5에 도시한 장치의 제조 공정도이다. 도 6a 내지 도 6f에 있어서, 도 5와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.6A to 6F are manufacturing process diagrams of the apparatus shown in FIG. 6A to 6F, the same reference numerals are used for the same members as in FIG.

도 6a를 참조하면, n형으로 도핑된 실리콘(Si) 웨이퍼인 액티브 매트릭스(100)를 준비한 후, 통상의 소자 분리 공정, 예컨대 실리콘 부분 산화법(LOCOS)을 이용하여 상기 액티브 매트릭스(100)에 액티브 영역 및 필드 영역을 구분하기 위한 소자 분리막(120)을 형성한다. 이어서, 상기 액티브 영역의 상부에 불순물이 도핑된 폴리실리콘과 같은 도전 물질로 이루어진 게이트(115)를 형성한 후, 이온 주입 공정으로 p^＋소오스(110) 및 드레인(105)을 형성함으로써, M×N(M, N은 정수) 개의 P-MOS 트랜지스터를 형성한다.Referring to FIG. 6A, an active matrix 100, which is an n-type doped silicon (Si) wafer, is prepared and then active in the active matrix 100 using a conventional device isolation process, for example, silicon partial oxidation (LOCOS). An isolation layer 120 is formed to distinguish between the region and the field region. Subsequently, a gate 115 made of a conductive material such as polysilicon doped with impurities is formed on the active region, and then a p ⁺ source 110 and a drain 105 are formed by an ion implantation process. N (M, N is an integer) P-MOS transistors are formed.

상기 P-MOS 트랜지스터가 형성된 결과물의 상부에 산화물로 이루어진 절연막(125)을 형성한 후, 사진 식각 공정으로 상기 소오스(110) 및 드레인(105)의 일측 상부를 각각 노출시키는 개구부들을 형성한다. 이어서, 상기 개구부들이 형성된 결과물의 상부에 티타늄, 질화 티타늄, 텅스텐 등과 같은 금속을 증착한 후 이를 패터닝하여 제1 금속층(130)을 형성한다. 상기와 같이 패터닝된 제1 금속층(130)은, 상기 P-MOS 트랜지스터의 드레인(105)으로부터 상기 액츄에이터(210)의 지지부인 앵커(anchor)(182)까지 연장되는 드레인 패드를 포함한다.After forming the insulating layer 125 made of oxide on the top of the resultant P-MOS transistor is formed, openings for exposing the top of one side of the source 110 and the drain 105, respectively by a photolithography process. Subsequently, the first metal layer 130 is formed by depositing a metal such as titanium, titanium nitride, tungsten, or the like on the resultant material on which the openings are formed. The first metal layer 130 patterned as described above includes a drain pad extending from the drain 105 of the P-MOS transistor to an anchor 182 that is a support of the actuator 210.

상기 P-MOS 트랜지스터가 내장된 액티브 매트릭스(100)를 보호하기 위하여 제1 금속층(130)의 상부에 제1 보호층(135)을 형성한다. 제1 보호층(135)은 인 실리케이트 유리(PSG)를 화학 기상 증착(CVD) 방법을 이용하여 약 8000Å 정도의 두께를 가지도록 형성한다.A first protective layer 135 is formed on the first metal layer 130 to protect the active matrix 100 having the P-MOS transistor. The first passivation layer 135 is formed to have a thickness of about 8000 GPa by using the silicate glass (PSG) chemical vapor deposition (CVD) method.

상기 제1 보호층(135)의 상부에는 티타늄층 및 질화 티타늄층으로 이루어진 제2 금속층(140)이 형성된다. 제2 금속층(140)을 형성하기 위하여, 먼저 티타늄(Ti)을 스퍼터링하여 약 300Å 정도의 두께로 티타늄층을 형성한다. 이어서, 상기 티타늄층의 상부에 질화 티타늄을 물리 기상 증착(PVD) 방법을 사용하여 적층하여 질화 티타늄층을 형성한다. 제2 금속층(140)은 광원으로부터 입사되는 거울(230) 뿐만 아니라 거울(230)이 형성된 부분을 제외한 부분에도 입사됨으로 인하여, 액티브 매트릭스(100)에 광 누설 전류가 흘러 소자가 오동작을 일으키는 것을 방지한다. 그리고, 후속 공정에서 비어 컨택(190)이 형성될 위치를 고려하여 제2 금속층(140) 중 제1 금속층(130)의 드레인 패드의 상부에 형성된 부분을 사진 식각 공정을 통해 식각하여 제2 금속층(140)에 개구부(143)를 형성함으로써 제1 보호층(135)의 일부를 노출시킨다.A second metal layer 140 including a titanium layer and a titanium nitride layer is formed on the first passivation layer 135. In order to form the second metal layer 140, first, a titanium layer is formed by sputtering titanium (Ti) to a thickness of about 300 μm. Subsequently, titanium nitride is deposited on the titanium layer using physical vapor deposition (PVD) to form a titanium nitride layer. Since the second metal layer 140 is incident not only to the mirror 230 incident from the light source but also to a portion other than the portion where the mirror 230 is formed, light leakage current flows into the active matrix 100 to prevent the device from malfunctioning. do. In addition, in consideration of a position where the via contact 190 is to be formed in a subsequent process, a portion of the second metal layer 140 formed on the drain pad of the first metal layer 130 is etched through a photolithography process to form a second metal layer ( A portion of the first passivation layer 135 is exposed by forming the opening 143 in the 140.

상기 노출된 제1 보호층(135) 및 제2 금속층(140)의 상부에는 제2 보호층(145)이 형성된다. 제2 보호층(145)은 인 실리케이트 유리(PSG)를 사용하여 약 2000Å 정도의 두께를 갖도록 형성한다. 상기 제2 보호층(145)은 후속하는 공정 동안 상기 액티브 매트릭스(100) 및 상기 액티브 매트릭스(100) 상에 형성된 결과물들이 손상을 입게 되는 것을 방지한다.The second passivation layer 145 is formed on the exposed first passivation layer 135 and the second metal layer 140. The second passivation layer 145 is formed to have a thickness of about 2000 GPa using in-silicate glass (PSG). The second protective layer 145 prevents damage to the active matrix 100 and the results formed on the active matrix 100 during subsequent processes.

상기 제2 보호층(145)의 상부에는 식각 방지층(150)이 형성된다. 식각 방지층(150)은 상기 제2 보호층(145) 등이 후속되는 식각 공정으로 인하여 식각되어 손상을 입는 것을 방지한다. 상기 식각 방지층(150)은 질화물을 저압 화학 기상 증착(LPCVD) 방법으로 증착하여 약 1000∼2000Å 정도의 두께를 가지도록 형성한다.An etch stop layer 150 is formed on the second passivation layer 145. The etch stop layer 150 prevents the second protective layer 145 and the like from being etched and damaged by the subsequent etching process. The etch stop layer 150 is formed by depositing nitride by low pressure chemical vapor deposition (LPCVD) to have a thickness of about 1000 to 2000 kPa.

상기 식각 방지층(150)의 상부에는 제1 희생층(155)이 형성된다. 제1 희생층(155)은 액츄에이터(210)를 형성하기 위한 박막들의 적층을 용이하게 하는 기능을 수행하며, 상기 액츄에이터(210)의 적층이 완료된 후에는 플루오르화 수소(HF) 증기에 의해서 제거된다. 상기 제1 희생층(155)은 인 실리케이트 유리(PSG)를 대기압 화학 기상 증착(APCVD) 방법으로 ２.0∼３.0㎛ 정도의 두께로 형성한다. 이 경우, 제1 희생층(155)은 상기 P-MOS 트랜지스터가 내장된 액티브 매트릭스(100)의 상부를 덮고 있으므로 그 표면의 평탄도가 매우 불량하다. 따라서, 스핀 온 글래스(SOG)를 사용하는 방법 또는 화학 기계적 연마(CMP) 방법을 이용하여 상기 제1 희생층(155)이 1.1㎛ 정도의 두께가 되도록 상기 제1 희생층(155)의 표면을 연마함으로써 평탄화시킨다.The first sacrificial layer 155 is formed on the etch stop layer 150. The first sacrificial layer 155 facilitates the stacking of thin films for forming the actuator 210, and is removed by hydrogen fluoride (HF) vapor after the stacking of the actuator 210 is completed. . The first sacrificial layer 155 is formed of a silicate glass (PSG) to a thickness of about 2.0 ~ 3.0㎛ by the atmospheric pressure chemical vapor deposition (APCVD) method. In this case, since the first sacrificial layer 155 covers the upper portion of the active matrix 100 in which the P-MOS transistor is embedded, the surface flatness is very poor. Accordingly, the surface of the first sacrificial layer 155 is formed to have a thickness of about 1.1 μm by using spin on glass (SOG) or chemical mechanical polishing (CMP). Plane by polishing.

계속하여, 상기 제1 희생층(155)을 패터닝하여, 제1 희생층(155) 중 아래에 제1 금속층(130)의 드레인 패드가 형성된 방향 및 이와 직교하는 방향을 따라 그 하부의 식각 방지층(150)을 노출시킨다. 도 6b는 상기 제1 희생층(155)이 패터닝된 상태를 나타내는 평면도이다. 도 6b를 참조하면, 하나의 화소만큼의 간격을 두고 제1 희생층(155)을 세로 및 가로 방향으로 패터닝하여 제1 희생층(155) 하부의 식각 방지층(150)이 바둑판의 형상으로 노출되도록 한다. 상기와 같이, 세로 방향으로 노출된 식각 방지층(150) 상에는 공통 전극 지지 부재(236)가 형성되며, 가로 방향으로 노출된 식각 방지층(150) 상에는 지지층(165)의 일측이 형성되어 액츄에이터(210)를 지지하는 앵커(182)가 된다.Subsequently, the first sacrificial layer 155 is patterned to form a lower anti-etching layer below the first sacrificial layer 155 along the direction in which the drain pad of the first metal layer 130 is formed and orthogonal thereto. 150). 6B is a plan view illustrating a state in which the first sacrificial layer 155 is patterned. Referring to FIG. 6B, the first sacrificial layer 155 is patterned in the vertical and horizontal directions at intervals of one pixel so that the etch stop layer 150 under the first sacrificial layer 155 is exposed in the shape of a checkerboard. do. As described above, the common electrode support member 236 is formed on the etch stop layer 150 exposed in the vertical direction, and one side of the support layer 165 is formed on the etch stop layer 150 exposed in the horizontal direction. Anchor 182 supporting the.

도 6c를 참조하면, 상기와 같이 가로 및 세로 방향으로 노출된 식각 방지층(150)의 상부 및 제1 희생층(155)의 상부에 제1 층(164)을 형성한다. 제1 층(164)은 경질의 물질, 예를 들면 질화물, 또는 금속 등을 사용하여 0.1∼1.0㎛ 정도의 두께를 갖도록 형성한다. 제1 층(164)은 저압 화학 기상 증착(LPCVD) 방법을 이용하여 형성한다. 이 경우, 저압의 반응 용기 내에서 반응성 가스의 비(ratio)를 시간별로 변화시키면서 제1 층(164)을 형성함으로써 제1 층(164) 내부의 스트레스(stress)를 조절한다. 제1 층(164)은 후에 지지층(165) 및 공통 전극 지지 부재(236)로 패터닝된다.Referring to FIG. 6C, the first layer 164 is formed on the upper portion of the etch stop layer 150 and the first sacrificial layer 155 exposed in the horizontal and vertical directions as described above. The first layer 164 is formed to have a thickness of about 0.1 μm to about 1.0 μm using a hard material such as nitride or metal. The first layer 164 is formed using a low pressure chemical vapor deposition (LPCVD) method. In this case, the stress inside the first layer 164 is controlled by forming the first layer 164 while changing the ratio of the reactive gas by time in the low pressure reaction vessel. The first layer 164 is later patterned with a support layer 165 and a common electrode support member 236.

상기 제1 층(164)의 상부에 스핀 코팅(spin coating) 방법을 이용하여 제1 포토레지스트층(167)을 형성한 후, 제1 포토레지스트층(167)을 패터닝하여 제1 층(164) 중 아래에 제2 금속층(140)의 개구부(143)가 형성된 부분과 인접한 부분을 제1 금속층(130)의 드레인 패드가 형성된 방향과 직교하는 방향을 따라 사각형의 형상으로 노출시킨다. 이 때, 제1 층(164)의 노출된 부분은 후에 형성되는 공통 전극 지지 부재(236) 및 지지층(165)의 일측이 이루는 바둑판 형상의 가운데 부분에 해당된다. 이어서, 상기 노출된 제1 층(164)의 상부 및 제1 포토레지스트(167)의 상부에 스퍼터링 방법 또는 화학 기상 증착 방법을 이용하여 하부 전극층(169)을 형성한 후, 후속하여 공통 전극선(200)이 형성될 위치를 고려하여 상기 하부 전극층(169)을 패터닝함으로써 상기 노출된 제1 층(164)의 상부에 사각형의 형상을 갖는 하부 전극(170)이 형성되도록 한다. 상기 하부 전극(170)은 전기 전도성을 갖는 백금(Pt), 탄탈륨(Ta), 또는 백금-탄탈륨(Pt-Ta) 등의 금속을 사용하여 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다.After the first photoresist layer 167 is formed on the first layer 164 by using a spin coating method, the first photoresist layer 167 is patterned to form the first layer 164. A portion adjacent to a portion where the opening 143 of the second metal layer 140 is formed below is exposed in a quadrangular shape along a direction orthogonal to a direction in which the drain pad of the first metal layer 130 is formed. In this case, the exposed portion of the first layer 164 corresponds to a middle portion of a checkerboard shape formed by one side of the common electrode support member 236 and the support layer 165 formed later. Subsequently, the lower electrode layer 169 is formed on the exposed first layer 164 and on the first photoresist 167 by using a sputtering method or a chemical vapor deposition method, and then the common electrode line 200. The lower electrode layer 169 is patterned in consideration of the position at which the bottom electrode is to be formed so that the lower electrode 170 having a rectangular shape is formed on the exposed first layer 164. The lower electrode 170 is formed to have a thickness of about 0.1 μm to about 1.0 μm using a metal such as platinum (Pt), tantalum (Ta), or platinum-tantalum (Pt-Ta) having electrical conductivity.

상기 하부 전극(170) 및 제1 포토레지스트(167)의 상부에는 제2 층(174)이 형성된다. 제2 층(174)은 졸-겔(sol-gel)법, 스퍼터링 방법, 또는 화학 기상 증착(CVD) 방법을 이용하여 0.1∼1.0㎛ 정도의 두께, 바람직하게는 0.4㎛ 정도의 두께를 가지도록 형성한다. 제2 층(174)은 압전 물질인 ZrO₂, PZT, 또는 PLZT를 사용하여 형성한다. 이어서, 상기 제2 층(174)을 구성하는 압전 물질을 급속 열처리(RTA) 방법을 이용하여 열처리하여 상변이시킨다. 제2 층(174)은 후에 변형층(175)으로 패터닝된다.A second layer 174 is formed on the lower electrode 170 and the first photoresist 167. The second layer 174 may have a thickness of about 0.1 to 1.0 μm, preferably about 0.4 μm, using a sol-gel method, sputtering method, or chemical vapor deposition (CVD) method. Form. The second layer 174 is formed using piezoelectric material ZrO ₂ , PZT, or PLZT. Subsequently, the piezoelectric material constituting the second layer 174 is subjected to heat treatment using a rapid heat treatment (RTA) method to phase change. The second layer 174 is later patterned into the strained layer 175.

제2 층(174)의 상부에는 상부 전극층(179)이 형성된다. 상부 전극층(179)은 전기 전도성을 갖는 금속인 알루미늄(Al), 백금(Pt), 또는 탄탈륨(Ta)을 사용하여 형성한다. 상부 전극층(179)은 스퍼터링 방법을 이용하여 0.1∼1.0㎛ 정도의 두께를 가지도록 형성한다. 상부 전극층(179)은 후에 제2 신호가 인가되어 전기장을 발생시키는 상부 전극(180)으로 패터닝된다.An upper electrode layer 179 is formed on the second layer 174. The upper electrode layer 179 is formed using aluminum (Al), platinum (Pt), or tantalum (Ta), which is a metal having electrical conductivity. The upper electrode layer 179 is formed to have a thickness of about 0.1 to 1.0 μm using a sputtering method. The upper electrode layer 179 is later patterned with an upper electrode 180 that is applied with a second signal to generate an electric field.

도 6d를 참조하면, 상기 상부 전극층(179)의 상부에 제2 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 코팅한 후, 상기 제2 포토레지스트를 식각 마스크로 이용하여 상부 전극층(179)을 사각형의 형상을 갖는 상부 전극(180)으로 패터닝한다. 그 결과, 상부 전극(180)은 상기 제1 층(164)의 중앙 상부인 하부 전극(170) 상부에만 형성된다.Referring to FIG. 6D, after the second photoresist (not shown) is coated on the upper electrode layer 179 by a spin coating method, the upper electrode layer 179 is used by using the second photoresist as an etching mask. Patterning is performed by the upper electrode 180 having a rectangular shape. As a result, the upper electrode 180 is formed only on the lower electrode 170, which is the upper center of the first layer 164.

제2 층(174)은 상부 전극층(179)을패터닝하는 방법과 동일한 방법을 사용하여 상부 전극(180) 보다 넓은 면적의 사각형의 형상을 갖는 변형층(175)으로 패터닝된다. 이 때, 상기 변형층(175)은 이미 형성된 하부 전극(170)보다는 작은 면적을 가지며, 이와 함께 제1 포토레지스트(167)도 제거되어 변형층(175)의 일측이 하부 전극(170) 보다 돌출된다. 따라서, 제2 에어 갭(168)이 돌출된 변형층(175)의 하부 및 제1 층(164) 사이에 형성된다.The second layer 174 is patterned into a strained layer 175 having a rectangular shape having a larger area than the upper electrode 180 using the same method as the patterning of the upper electrode layer 179. In this case, the strained layer 175 has a smaller area than the lower electrode 170 already formed, and at the same time, the first photoresist 167 is also removed so that one side of the strained layer 175 protrudes from the lower electrode 170. do. Accordingly, a second air gap 168 is formed between the lower portion of the protruding strain layer 175 and the first layer 164.

제1 층(164)도 상기와 같은 방법으로 지지층(165) 및 공통 전극 지지 부재(236)로 패터닝된다. 지지층(165)은 하부 전극(170)의 형상과는 달리 'T'자의 형상을 가지며, 하부 전극(170)은 상기 지지층(165)의 중앙부 상에 형성된다. 공통 전극 지지 부재(235)는 상기 'T'자의 형상을 갖는 지지층(165)의 일측과 직교하는 방향으로 연결되어 각 화소의 공통 전극 지지 부재(236) 및 지지층(165)의 일측은 도 4에 도시한 바와 같은 바둑판의 형상을 이루게 된다.The first layer 164 is also patterned into the support layer 165 and the common electrode support member 236 in the same manner. Unlike the shape of the lower electrode 170, the support layer 165 has a 'T' shape, and the lower electrode 170 is formed on a central portion of the support layer 165. The common electrode support member 235 is connected in a direction orthogonal to one side of the support layer 165 having the 'T' shape, so that one side of the common electrode support member 236 and the support layer 165 of each pixel is illustrated in FIG. 4. The shape of the checkerboard as shown is formed.

이어서, 공통 전극선(200)을 상기 공통 전극 지지 부재(236) 및 지지층(165)의 일측 상에 형성한다. 즉, 공통 전극 지지 부재(236) 및 지지층(165) 상에 제3 포토레지스트(도시되지 않음)를 스핀 코팅 방법으로 도포하고 패터닝한 후, 상기 제3 포토레지스트를 마스크로 이용하여 공통 전극 지지 부재(236) 및 지지층(165)의 일측의 일부를 노출시킨 후, 백금, 탄탈륨, 백금-탄탈륨, 알루미늄, 또는 은을 사용하여 공통 전극선(200)을 형성한다. 공통 전극선(200)은 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 0.5∼2.0㎛ 정도의 두께를 가지도록 형성한다. 따라서, 공통 전극선(200)은 공통 전극 지지 부재(236) 및 지지층(165)의 일측의 배열과 동일한 형상인 바둑판의 형상을 갖게 된다. 이와 동시에, 상기 공통 전극선(200)과 동일한 물질 및 동일한 방법을 사용하여 공통 전극선(200)과 상부 전극(180)을 연결하는 상부 전극 연결 부재(205)를 형성한다. 따라서, 상부 전극 연결 부재(205)는 제2 에어 갭(168)을 개재하여 하부 전극(170)과는 소정의 거리만큼 이격되어 하부 전극(170)과 접촉되지 않는다.Next, the common electrode line 200 is formed on one side of the common electrode support member 236 and the support layer 165. That is, after applying and patterning a third photoresist (not shown) on the common electrode support member 236 and the support layer 165 by a spin coating method, the common electrode support member using the third photoresist as a mask. After exposing 236 and a portion of one side of the support layer 165, the common electrode line 200 is formed using platinum, tantalum, platinum-tantalum, aluminum, or silver. The common electrode line 200 is formed to have a thickness of about 0.5 to 2.0 μm using a sputtering method or a chemical vapor deposition method. Therefore, the common electrode line 200 has a shape of a checker board having the same shape as the arrangement of one side of the common electrode support member 236 and the support layer 165. At the same time, the upper electrode connecting member 205 connecting the common electrode line 200 and the upper electrode 180 is formed using the same material and the same method as the common electrode line 200. Therefore, the upper electrode connecting member 205 is spaced apart from the lower electrode 170 by a predetermined distance through the second air gap 168 and does not contact the lower electrode 170.

또한, 상기 제3 포토레지스트를 패터닝할 때, 상기 지지층(165)의 일측 중 아래에 제2 금속층(140)의 개구부(143)가 형성된 부분의 상부로부터 하부 전극(170)이 형성된 부분까지 동시에 노출시킨다. 이어서, 상기 지지층(165)으로부터 식각 방지층(150), 제2 보호층(145) 및 제1 보호층(135)을 식각하여 제1 금속층(130)의 드레인 패드까지 수직하게 비어 홀(185)을 형성한 후, 비어 홀(185)의 내부에 상기 드레인 패드로부터 지지층(165)까지 비어 컨택(190)을 형성한다. 동시에 상기 하부 전극(170)으로부터 상기 비어 홀(185)까지 비어 컨택(190)과 연결되도록 하부 전극 연결 부재(195)를 형성한다(도 4 참조). 따라서, 상기 비어 컨택(190), 하부 전극 연결 부재(195) 및 하부 전극(170)은 서로 연결된다. 상기 비어 컨택(190) 및 하부 전극 연결 부재(195)는 전기 전도성을 갖는 금속인 백금, 탄탈륨 또는 백금-탄탈륨을 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 형성한다. 이 경우, 상기 하부 전극 연결 부재(195)는 0.5∼1.0㎛ 정도의 두께를 가지도록 형성된다. 따라서, 제1 신호는 외부로부터 상기 액티브 매트릭스(100)에 내장된 MOS 트랜지스터, 제1 금속층(130)의 드레인 패드, 비어 컨택(190) 및 하부 전극 연결 부재(195)를 통하여 하부 전극(170)에 인가된다. 계속하여, 상기 제3 포토레지스트 및 상기 제1 희생층(155)을 제거함으로써, 상부 전극(180), 변형층(175), 하부 전극(170) 및 지지층(165)을 포함하는 액츄에이터(210)를 형성한다.In addition, when patterning the third photoresist, exposure is simultaneously performed from an upper portion of a portion where the opening 143 of the second metal layer 140 is formed to a portion where the lower electrode 170 is formed at a lower side of one side of the support layer 165. Let's do it. Subsequently, the via hole 185 is vertically etched from the support layer 165 to the drain pad of the first metal layer 130 by etching the etch stop layer 150, the second passivation layer 145, and the first passivation layer 135. After forming, a via contact 190 is formed in the via hole 185 from the drain pad to the support layer 165. At the same time, the lower electrode connecting member 195 is formed to be connected to the via contact 190 from the lower electrode 170 to the via hole 185 (see FIG. 4). Thus, the via contact 190, the lower electrode connecting member 195, and the lower electrode 170 are connected to each other. The via contact 190 and the lower electrode connecting member 195 form platinum, tantalum, or platinum-tantalum, which is a metal having electrical conductivity, using a sputtering method or a chemical vapor deposition method. In this case, the lower electrode connecting member 195 is formed to have a thickness of about 0.5 to 1.0㎛. Accordingly, the first signal is externally connected to the lower electrode 170 through the MOS transistor embedded in the active matrix 100, the drain pad of the first metal layer 130, the via contact 190, and the lower electrode connecting member 195. Is applied to. Subsequently, by removing the third photoresist and the first sacrificial layer 155, the actuator 210 including the upper electrode 180, the strain layer 175, the lower electrode 170, and the support layer 165. To form.

도 6e를 참조하면, 상기와 같이 제1 희생층(155)이 제거되어 제1 에어 갭(160)이 형성된 액츄에이터(210)의 상부에 아몰퍼스 실리콘, 폴리 실리콘, 또는 폴리머 등을 사용하여 제2 희생층(215)을 형성한다. 제2 희생층(215)은 상부 전극(180)을 완전히 덮도록 스핀 코팅 방법을 사용하여 형성한다. 이어서, 상기 제2 희생층(215)의 상부에 제4 포토레지스트(225)를 스핀 코팅 방법으로 도포한 후, 거울(230)의 포스트(220)가 형성될 위치를 고려하여 상기 제4 포토레지스트(225)를 패터닝한다. 계속하여, 상기 제4 포토레지스트(225) 패턴을 식각 마스크로 이용하여 제2 희생층(215)을 패터닝함으로써 상부 전극(180)의 일측을 노출시킨다. 그리고, 상기 제4 포토레지스트(225)를 제거한다.Referring to FIG. 6E, the first sacrificial layer 155 is removed as described above, and the second sacrificial layer is formed by using amorphous silicon, polysilicon, or polymer on the actuator 210 having the first air gap 160. Form layer 215. The second sacrificial layer 215 is formed using a spin coating method to completely cover the upper electrode 180. Subsequently, after the fourth photoresist 225 is coated on the second sacrificial layer 215 by a spin coating method, the fourth photoresist is considered in consideration of the position where the post 220 of the mirror 230 is to be formed. Pattern 225. Subsequently, one side of the upper electrode 180 is exposed by patterning the second sacrificial layer 215 using the fourth photoresist 225 pattern as an etching mask. In addition, the fourth photoresist 225 is removed.

도 6f를 참조하면, 상기 노출된 상부 전극(180)의 일측 및 제2 희생층(215)의 상부에 반사성을 갖는 금속인 알루미늄, 백금, 또는 은 등을 사용하여 포스트(220) 및 거울(230)을 동시에 형성한다. 포스트(220) 및 거울(230)은 스퍼터링 방법 또는 화학 기상 증착 방법을 사용하여 형성한다. 바람직하게는, 광원(도시되지 않음)으로부터 입사되는 광을 반사하는 상기 거울(230)은 0.1∼1.0㎛ 정도의 두께를 갖는다. 이어서, 상기 거울(230)이 사각형의 형상을 갖도록 패터닝한 후, 제2 희생층(215)을 플루오르화 크세논(XeF₂) 또는 플루오르화 브롬(BrF₂) 등을 사용하여 제거하고, 세정 및 건조하여 박막형 광로 조절 장치를 완성한다.Referring to FIG. 6F, the post 220 and the mirror 230 may be made of aluminum, platinum, silver, or the like having a reflective metal on one side of the exposed upper electrode 180 and on the second sacrificial layer 215. ) At the same time. Post 220 and mirror 230 are formed using a sputtering method or a chemical vapor deposition method. Preferably, the mirror 230 reflecting light incident from a light source (not shown) has a thickness of about 0.1 to 1.0 μm. Subsequently, after the mirror 230 is patterned to have a quadrangular shape, the second sacrificial layer 215 is removed using xenon fluoride (XeF ₂ ), bromine fluoride (BrF ₂ ), or the like, followed by cleaning and drying. To complete the thin film optical path control device.

상술한 본 발명에 따른 박막형 광로 조절 장치에 있어서, 외부로부터 전달된 제1 신호는 액티브 매트릭스(100)에 내장된 MOS 트랜지스터, 제1 금속층(130)의 드레인 패드 및 비어 컨택(190)을 통해 하부 전극(170)에 인가된다. 동시에, 상부 전극(180)에는 외부로부터 제2 신호가 인가되어 상기 상부 전극(180)과 하부 전극(170) 사이에 전위차에 따른 전기장이 발생하게 된다. 이러한 전기장에 의하여 상부 전극(180)과 하부 전극(170) 사이에 형성된 변형층(175)이 변형을 일으킨다. 변형층(175)은 상기 전기장에 대하여 직교하는 방향으로 수축하게 되며, 이에 따라 상기 액츄에이터(210)는 소정의 각도로 휘게 된다. 거울(230)은 액츄에이터(210)의 상부에 형성되어 있으므로 액츄에이터(210)와 같은 각도를 가지고 틸팅된다. 그러므로, 상기 거울(230)은 광원으로부터 입사되는 빛을 소정의 각도로 반사하며, 반사된 빛은 슬릿을 통과하여 스크린에 투영되어 화상을 맺게 된다.In the above-described thin film type optical path control apparatus according to the present invention, the first signal transmitted from the outside is lowered through the MOS transistor embedded in the active matrix 100, the drain pad of the first metal layer 130, and the via contact 190. Is applied to the electrode 170. At the same time, a second signal is applied to the upper electrode 180 from the outside to generate an electric field according to the potential difference between the upper electrode 180 and the lower electrode 170. Due to this electric field, the deformation layer 175 formed between the upper electrode 180 and the lower electrode 170 causes deformation. The strained layer 175 contracts in a direction orthogonal to the electric field, whereby the actuator 210 is bent at a predetermined angle. Since the mirror 230 is formed on the actuator 210, the mirror 230 is tilted at the same angle as the actuator 210. Therefore, the mirror 230 reflects the light incident from the light source at a predetermined angle, and the reflected light passes through the slit and is projected onto the screen to form an image.

상술한 바와 같이 본 발명에 의하면, 서로 직교하며 함께 바둑판의 형상을 이루는 공통 전극 지지 부재 및 지지층의 일측 상부에 바둑판의 형상을 갖고 형성된 공통 전극선을 통하여 제2 신호가 상부 전극에 인가되게 된다. 이와 같이, 바둑판 형상의 배열을 갖는 공통 전극선을 통하여 제2 신호는 세로 방향뿐만 아니라 가로 방향으로도 상부 전극에 인가될 수 있다. 그러므로, 공통 전극선의 일부분에 단락이 발생하더라도 다른 방향을 통하여 단락이 발생한 부분 이후의 상부 전극에 신호를 인가할 수 있어 화소의 선 결함을 최소화할 수 있다.As described above, according to the present invention, the second signal is applied to the upper electrode through the common electrode support member which is orthogonal to each other and forms the shape of the checker board and the common electrode line formed on the upper side of the support layer. As described above, the second signal may be applied to the upper electrode not only in the vertical direction but also in the horizontal direction through the common electrode line having the checkered array. Therefore, even if a short circuit occurs in a portion of the common electrode line, a signal can be applied to the upper electrode after the portion in which the short circuit occurs through the other direction, thereby minimizing the line defect of the pixel.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art various modifications and variations of the present invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.

Claims

An active matrix (100) comprising a M × N (M, N is an integer) first metal layer (130) having a MOS transistor embedded therein and having a drain pad extending from the drain 105 of the transistor;

An etch stop layer 150 formed on the active matrix 100;

A support layer 165 formed on top of the etch stop layer 150, and iii) one side of the drain pad is formed in contact with the other, and the other side of which is horizontally formed via the air gap 160, ii) the support layer 165. An actuator including a lower electrode 170 formed on an upper portion of the deformable layer 175, and iii) an upper electrode 180 formed on an upper portion of the deformable layer 175. 210;

A common electrode support member 236 formed on the etch stop layer 150 in a direction orthogonal to one side of the support layer 165 with an interval of one pixel;

A common electrode line 200 formed on a portion of one side of the common electrode support member 236 and the support layer 165; And

Thin film type optical path control device, characterized in that it comprises a mirror 230 formed on the actuator (210).

The apparatus of claim 1, wherein one side of the common electrode support member (236) and the support layer (165) of each pixel has a shape of a checker board.

The apparatus of claim 2, wherein the common electrode line has a shape of a checkerboard.

The apparatus of claim 1, wherein the common electrode support member (236) and the support layer (165) are formed using the same material.