KR100263402B1 - 가변 게이트 전압을 이용한 메모리의 상태의 감지방법 및 장치 - Google Patents

가변 게이트 전압을 이용한 메모리의 상태의 감지방법 및 장치 Download PDF

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피터 엔. 데트킨
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Abstract

본 발명은 메모리 배열(214)내의 플로팅 게이트 메모리셀의 상태를 감지하기 위한 방법 및 장치에 관련된다. 감지장치(220)는 그것의 안정성과 정확성 때문에 복수-비트 플로팅 게이트 메모리셀의 상태를 감지하는 데에 이용될 수도 있다.메모리셀의 상태는 플로팅 게이트 메모리셀의 상위 게이트에 가변 게이트 전압을 인가하고 기준전류를 고정된 기준전류와 비교함으로써 감지된다. 하나의 회로는 셀전류가 기준전류와 동등한 시기를 검출한다. 그 전류들이 동등한 경우에 가변 게이트 전압의 값은 메모리셀의 상태를 지시한다. 일 실시예에 있어서, 아날로그/디지털 변환기(210)는 상기 가변 게이트 전압을 상기 전류들이 동등한 경우에 래칭된 디지털 값으로 변환시킨다. 그 래칭된 디지털 값은 메모리셀의 상태를 지시한다. 그 실시예에서, 가변 게이트 전압으로서 램프형 또는 다른 적절한 타입의 가변전압이 이용될 수 있다. 다른 실시예에서는, 가변 게이트 전압을 발생시키기 위하여 디지털/아날로그 변환기가 이용될 수 있다.

Description

가변 게이트 전압을 이용한 메모리의 상태의 감지 방법 및 장치{SENSING STATE OF A MEMORY BY VARIABLE GATE VOLTAGE}
소거가능 프로그램가능 판독전용메모리(EPROM), 전기적 소거가능 프로그램가능 판독전용메모리(EEPROM)와 플래쉬 전기적 소거가능 프로그램가능 판독전용메모리(flash EEPROM) 등과 같은 다양한 타입의 종래의 플로팅 게이트 메모리가 알려져 있다.종래의 플래쉬 메모리 기술로서는 인텔사(미합중국, 캘리포니아, 산타클라라)의 ETOXTMⅡ 기술이 있다. 도 1a는 인텔사의 종래의 ETOXTMⅡ 플래쉬 메모리셀을 도시한다. 종래의 플래쉬 메모리셀(10)은 상위 게이트(12; top gate), 플로팅 게이트(14), 소스(16)와 드레인(18)을 구비하고 있다. 소스(16)와 드레인(18)은 기판(20)내에 존재한다. 기판(20)은 접지상태(grounded)에 있다. 플래쉬 메모리(10)는 단일 트랜지스터로 구성된다. 도 1b는 회로도에서 플래쉬 메모리셀(10)을 표현하는 데에 사용하는 플래쉬 메모리셀(10)의 상징적 기호이다.
도 1a를 참조하면, 플로팅 게이트(14)는 전하축적을 위해 이용된다. 플래쉬 메모리셀(10)의 논리상태는 플로팅 게이트(14)상에 축적된 전하량에 의해 결정된다. 프로그래밍 프로세스중에 열전자주입(hot electron injection)으로 알려진 메카니즘에 의해 전자는 플로팅 게이트(14)상에 위치하게 된다. 소거 프로세서 중에 터널링으로 알려진 메카니즘에 의해 전자는 플로팅 게이트로부터 제거된다. 소스(16)는 상위 n+ 영역과 하위 n 영역으로 구성되며, 그것들은 소거중에 고 소스전압(높은 소스전압)을 견딜 수 있는 경사접합(graded junction)을 형성한다.
도 1c는 플래쉬 메모리셀(10)의 어떤 전류-전압 특성을 나타낸다.곡선(32)은 플로팅 게이트(14)에 전하축적이 거의 또는 완전히 없는 경우(즉 상기 셀이 소거상태인 경우)의 플래쉬 메모리셀의 I-V 특성곡선이다. 이러한 상태에 있는 플래쉬 메모리셀(10)은 논리 1을 기억하고 있다고 한다. 곡선(34)은 플로팅 게이트가 상당한 전하를 축적하고 있는 경우의 플래쉬 메모리의 I-V 특성곡선이다. 이러한 상태에 있는 플래쉬 메모리셀(10)은 논리 0을 기억하고 있다고 한다. 곡선(32, 34)은 플로팅 게이트(14)상에 축적된 전하가 메모리셀(10)의 I-V 특성을 우측으로 쉬프트시키고 있음을 나타내고 있다. 다시말하면, 플로팅 게이트(14)상에 축적된 전하는 플래쉬 메모리셀(1c)의 임계전압을 증가시킨다.
임의의 메모리셀의 논리상태는 판독동작 또는 검사동작(verify operation)중에 감지된다(또는 검출된다). 판독동작에서는, 다른 장치로 전송되기 위해 기억된 데이터를 판독한다. 검사동작에서는, 상기 셀이 적절한 상태로 프로그래밍되었는지를 검사하기 위하여 프로그래밍후에 상기 셀에 기억된 데이터를 판독한다. 감지 프로세스는 메모리셀의 논리상태(또는 그 셀에 기억된 데이터)를 판정하는 프로세스이다. 기준곡선(36)은 플래쉬 메모리셀(10)의 상태를 감지하기 위하여 사용될 수 있는 플래쉬 기준셀의 I-V 특성곡선이다. 만약 플래쉬 메모리셀(10)의 드레인 전류가(기준곡선(36)의 좌측에 있는 플래쉬 메모리셀(10)의 I-V 특성곡선에 대응하는) 플래쉬 메모리셀의 드레인 전류보다 크면, 논리 1이 감지된다. 만약 플래쉬 메모리셀(10)의 드레인 전류가(기준곡선(36)의 우측에 있는 플래쉬 메모리셀(10)의 I-V 특성곡선에 대응하는) 플래쉬 메모리셀의 드레인 전류보다 작으면, 논리 0이 감지된다. 종래의 전형적인 상용 플래쉬 메모리 소자(device)는 2개의 논리상태(즉, 논리 0과 논리 1)만을 기억한다. 이것은 부분적으로 플로팅 게이트(14)상의 전류량의 순간값을 정확히 프로그래밍하거나 감지하는 데에 어려움이 있기 때문이다.
도 1a는 플래쉬 메모리셀(10)의 논리상태를 감지하기 위한 종래의 구성을 도시한다. 감지 프로세스를 위하여, 드레인 전압(VD)은 약 1.0볼트로 세트되고 소스(16)는 접지되고, 상위 게이트 전압(VTG)은 5.0볼트 오더의 고정전압으로 세트된다.전형적으로 전원전압(VCC)은 고정전압으로서 이용된다.드레인 전류를 감지함으로써, 플래쉬 메모리셀(10)이 논리 0 또는 논리 1을 기억하는지를 판정한다. 고 드레인 전류(높은 드레인 전류)(플로팅 게이트(14)상에 전하가 거의 또는 완전히 없는 상태)는 논리 1을 나타내고, 반면에 저 드레인 전류(낮은 드레인 전류)(플로팅 게이트(14)상에 상당한 전하가 있는 상태)는 논리 0을 나타낸다.
도 2a는 플래쉬 메모리셀(48)의 논리상태를 감지하기 위한 종래의 감지회로(40)를 나타낸다. 플래쉬 메모리셀(48)은 복수의 플래쉬 메모리셀의 배열중의 하나의 셀이다. 감지회로(40)는 부하 트랜지스터(42), 캐스케이드 트랜지스터(44)와 열선택 트랜지스터(46; column select transistor)로 구성된 제1 직렬 연결 n형 트랜지스터 체인을 포함한다. 제1 트랜지스터 체인의 종단은 플래쉬 메모리 배열의 적절한 행/열 선택라인으로 감지하기 위하여 선택된 플래쉬 메모리셀(48)이다. 캐스케이드 트랜지스터(44)와 귀환 인버터(45)를 포함하는 드레인 바이어스 회로(47)는 선택된 플래쉬 메모리셀(48)로부터 부하 트랜지스터(42)를 분리시키고, 플래쉬 메모리셀(48)의 드레인에서 약 1.0V의 일정한 드레인 바이어스 전압을 형성한다. 약 5.0V의 고정전압(VCC)은 플래쉬 메모리셀(48)의 상위 게이트에 인가되어, 전류(I1)를 플래쉬 메모리셀(48)로 흘러 제1 트랜지스터 체인을 관통하게 한다. 전류(I1)의 크기는 플래쉬 메모리셀(48)의 논리상태에 대한 함수(플래쉬 메모리셀(48)의 플로팅 게이트상에 축적된 전하량에 대한 함수)이다. 전류(I1)는 도 2b에 도시된 부하 트랜지스터(42)의 I-V 특성곡선에 따라 노드 SEN1(50)의 전압을 형성한다.
도 2a를 참조하면, 노드 SEN1의 전압(VSEN1)은 노드 REF(60)에서 제2 트랜지스터 체인에 의해 형성된 기준전압(VREF)과 비교된다. 제2 직렬 연결 n형 트랜지스터 체인은 부하 트랜지스터(52), 캐스케이드 트랜지스터(54)와 기준 선택 트랜지스터(56)를 포함한다. 이들은 각각 제1 트랜지스터 체인의 대응하는 트랜지스터들과 매칭한다. 플래쉬 기준셀(58)은 제2 트랜지스터 체인의 종단에 결합되어 있고, 전형적으로 도 1c의 기준곡선(36)과 유사한 기준특성을 갖도록 충전된다. 캐스케이드 트랜지스터(54)와 귀환 인버터(55)를 포함하는 드레인 바이어스 회로(57)는 플래쉬 기준셀(58)로부터 무한 트랜지스터를 분리하고, 플래쉬 기준셀(58)의 드레인에서 약 1.0V의 일정한 드레인 바이어스 전압을 형성한다.플래쉬 기준셀(58)내의 전류는 노드 REF(60)에서 기준전압(VREF)으로 변환된다. 차동 증폭기(62)는 플래쉬 메모리셀(48)의 상태를 판정하기 위하여 VSEN1과 VREF를 비교한다. VSEN1이 VREF보다 크다고 검출되면 논리상태는 0이다. VSEN1이 VREF보다 작다고 검출되면 논리상태는 1이다.
종래의 감지회로(40)는 폭넓게 분리된 상태를 신속히 감지하는 데는 적당하지만, 미세하게 분리된 상태를 감지하는 경우에는 심각한 문제가 있다. VSEN1의 전압범위는 전형적으로 약 1.5∼3.0볼트로 지정된다. 노드 SEN1(50)의 전압하한값은 차동증폭기(60)를 동작범위내 유지하고 플래쉬 메모리셀(48)의 일정한 드레인 바이어스 전압을 유지하는 데에 실제적인 문제에 의해 제한된다. 노드 SEN1(50)의 전압상한값은 VCC, 부하 트랜지스터(42)의 Vt전압강하, 및 차동증폭기의 공통모드저지(rejection)에 의하여 제한된다. 도 2b는 노드 SEN1(50)에서 전압(VSEN1)을 전류(I1)의 함수로 나타낸다. 전형적인 2상태(즉, 1비트) 메모리셀은 전류(I1)에 대응하여 논리상태를 정의하고 그 그래프에서의 수(1과 4)에 대응하여 VSEN1을 정의한다. 2상태에 있어서, 수(1과 3)에 대응하는 VSEN1전압의 전압차는 비교적 크다. 4상태(즉, 2비트) 메모리셀은 수(1 내지 4)에 대응하여 4개의 논리상태(11, 10, 01 및 00과 같은)를 정의할 수 있다. 4상태에 있어서, 인접한 VSEN1전압의 전압차는 훨씬 작게 되며, 논리상태감지를 더욱 어렵게 만든다.
메모리셀의 배열에 있어서, 그 메모리셀내에 복수의 비트가 기억되는 경우에는 종래의 감지회로(40)를 이용하여 논리상태를 감지하는 데에 어려움을 가중시키는 다른 문제들이 있었다. 전형적인 상용 플래쉬 메모리 소자는 하나의 메모리 배열내에 수백만개의 플래쉬 메모리셀을 가지고 있다. 제조중의 비이상적인 공정조건으로 인하여, 상기 배열에 걸쳐있는 개개의 메모리셀들은 서로 다른 특성을 갖는다. 셀의 특성의 변화, 전원전압의 변동(fluctuation), 배열내의 온도 민감도의 변화, 배열내의 전달전도도(transconductance)의 변화등으로 인하여 VSEN1전압은 이상적인 값으로 부터 변화된다. 이러한 변화를 고려하여, 각각의 상태에는 어떤 범위를 갖는 값이 달성된다. 다시말하면, 각각의 상태는 감지에 영향을 주는 상기 변화들을 고려하여 어떤 상태폭을 갖는다. 이러한 상태폭에 의해 어떤 면에서는 메모리가 기억할 수 있는 상태수를 판정할 수 있게 한다.
상태폭에 기여하는 하나의 인자는 전원전압의 변동이다. 전원전압은 시간에 대하여 어떤 지정된 허용오차범위내에서 변한다. 예를들면, 5.0±5% 전원전압은 시간에 대하여 4.75와 5.25볼트 사이에서 변동할 수 있다. 만약 프로그래밍중에 전원전압이 일 메모리셀의 감지중의 전원전압과 다르다면, 그 감지된 상태는 이상적인 값으로부터 벗어날 것이다.
상태폭에 기여하는 다른 인자는 메모리 배열내의 온도민감도에 있어서 셀과셀간의 차이이다. 온도가 증가함에 따라, 전자이동도(μe)는 감소하고 임계전압(VtFG)도 감소한다. 개개의 플래쉬 메모리셀들에 있어서 온도의 순간적 변화는 수학식 1을 검토함으로써 이해될 수 있다.
Figure pct00001
전원전압에 매우 근접한 상태(즉, 플로팅 게이트가 거의 전원전압까지 충전되어 있는 상태)에 있어서, (VFG-VtFG)는 매우 작고 따라서 VtFG의 변화는 온도영향에 있어 지배적이다. 그래서 이 경우에 온도의 상승은 VtFG를 감소시키고 ID를 증가시킨다. 전원전압으로부터 떨어져 있는 상태에서는 (VFG-VtFG)가 크기 때문에 온도영향을 μe에 의해 지배된다. 따라서, 이 경우에 온도의 상승은 ID를 증가시킨다. 다시말하면, 온도상승은 감지 프로세스동안에 고 드레인 전류를 가진 셀들내의 드레인 전류를 감소키기지만, 감지 프로세스동안에 저 드레인 전류를 가진 셀들내의 드레인 전류를 상승시킨다. 그래서, 종래의 감지 기법에 있어서, 온도는 배열의 셀들이 그들의 프로그램된 상태에 따라 다르게 의존하도록 영향을 준다. 또한, 동일한 상태로 프로그램된 셀들에 있어서도 온도변화에 대한 민감도의 셀과 셀간의 차이가 존재한다. 그래서 온도영향의 차이는 상기 상태폭에 기여한다.
상태폭에 기여하는 다른 인자는 메모리 배열에 걸쳐서 셀의 전달전도도의 차이이다. 플래쉬 메모리셀과 같은 전계효과소자의 전달전도도는 수학식 2로 정의된다.
Figure pct00002
제조중의 비 이상적인 공정조건으로 인하여, (전형적인 메모리 배열내의 수백만개의) 개개의 셀들의 폭과 길이(Zeff와 Leff)는 차이가 있다. 결과적인 전달전도도는 배열내의 개개의 셀들이 서로 다른 I-V 특성을 갖게 한다.
요약하면, 전원전압변화, 온도효과, 온도효과의 차이와 전달전도도의 차이 등의 인자는 그 각각이 상기 상태폭에 영향을 준다. 이러한 인자들은 상당히 큰 상태폭을 요구하고 종래의 감지회로(40)는 감지노드 SEN1(50)에서 1.5∼30볼트의 매우 좁은 감지범위를 갖기 때문에, 종래의 감지회로(40)로는 복수 비트메모리셀을 감지하는 데에 어려움이 있었다.
발명의 요약 및 목적
본 발명의 하나의 목적은 임의의 플로팅 게이트 메모리셀에 가변 게이트 전압을 인가하고 상기 셀의 전류가 고정된 기준전류와 동등하게 된 때에 상기 셀의 상태를 감지함으로써, 상기 셀의 상태를 감지하기 위한 방법 및 장치를 제공하는 것이다.
본 발명의 다른 목적은 거의 동일한 셀조건하에서 메모리셀내의 개개의 메모리셀의 상태를 감지하는 것, 즉, 거의 동일한 셀전류와 유효게이트전압(유효 VG-Vt)에서 개개의 메모리셀을 감지하는 것이다.
본 발명의 다른 목적은 온도, 전원 및 전달전도도의 변화에 따른 메모리셀 상태의 민감도를 감소시키는 것이다.
본 발명의 다른 목적은 복수의 비트의 메모리셀의 상태들을 감지하는 것이다.
복수의 상태중의 하나에 프로그램된 일 메모리셀의 일 상태를 판정하기 위한 장치가 설명된다. 상기 장치는 상기 메모리셀에 일 가변전압을 인가하는 회로를 포함한다. 상기 메모리셀은 상기 가변전압에 비례하는 셀전류를 발생시킨다. 다른 회로는 고정기준전류를 발생시킨다. 셀전류와 고정기준전류는 셀전류가 고정기준전류와 거의 동등하게 되는 시점을 검출하는 회로에 입력된다. 또다른 회로는 셀전류가 고정기준전류와 거의 동등하게 되는 시점에 상기 가변 게이트 전압값에 따라 메모리셀의 상태를 판정한다.
본 발명의 목적, 구성, 효과는 첨부도면과 하기의 상세한 설명에 의해 분명해질 것이다.
본 발명은 일반적으로 임의의 메모리 배열내의 메모리셀의 상태를 감지하는 데에 관련된다. 특히, 본 발명은 복수의 셀의 복수의 게이트에 하나의 가변 게이트 전압을 인가하고 고정된(fixed) 기준전류와 동등한 셀전류를 발생시키는 게이트 전압을 검출함으로써 단위셀당 복수의 비트를 기억하는 복수의 플래쉬 메모리의 상태를 감지하는 데에 관련된다.
도 1a는 감지중에 있는 종래의 플래쉬 메모리셀의 단면도,
도 1b는 도 1의 플래쉬 메모리셀과 같은 플로팅 게이트 메모리셀에 대한 회로도상의 기호,
도 1c는 도 1의 플래쉬 메모리셀의 어떤 전류-전압특성곡선을 나타내는 그래프,
도 2a는 종래의 감지회로의 개략적 회로도,
도 2b는 도 2a의 회로의 전류(I1)의 함수로서 노드 SEN1(50)의 전압을 나타내는 그래프,
도 3a는 상태폭에 영향을 주는 인자들을 나타내는 도,
도 3b는 플로팅 게이트 메모리셀의 I-V 특성을 4개의 상태(상태0, 상태1, 상태2, 상태4)로 구분한 도,
도 4a는 가변 게이트 전압을 인가함으로써 메모리셀들의 상태를 감지하는 회로의 개략적 회로도,
도 4b는 도 4a의 감지회로(88)의 전류(I2)의 함수로서 노드 SEN2(82)의 전압을 나타내는 그래프,
도 5a는 가변 게이트 전압(VGV)을 발생시키기 위하여 디지털/아날로그(D/A) 변환기를 이용하는 감지회로를 나타내는 블록도,
도 5b는 D/A 변환기에 의해 생성된 계단전압을 나타내는 그래프,
도 6은 가변 게이트 전압을 인가함으로써 메모리셀들의 상태를 감지하는 다른 회로의 개략적 회로도,
도 7a는 램프전압과 아날로그/디지털(A/D) 변환기를 이용하는 감지회로를 나타내는 블럭도,
도 7b는 전형적인 램프전압을 나타내는 그래프,
도 8은 도 7a의 감지회로(180)의 일부로서 이용될 수 있는 A/D 변환기를 나타내는 회로도,
도 9는 가변 게이트 전압을 인가함으로써 플로팅 게이트 메모리셀의 상태를 감지하는 방법을 나타내는 흐름도.
플래쉬 메모리 소자와 같은 플로팅 게이트 비휘발성 메모리 소자의 기억 밀도를 증가시키는 하나의 방법은 단일 메모리셀내에 복수의 비트를 기억시키는 것이다. 플로팅 게이트는 넓은 범위의 전하값(일 전자의 전하량에 의해 양자화됨)을 축적할 수 있기 때문에 다른 전하량은 메모리셀에서 다른 상태를 대표하는 데에 이용될 수 있다. 이러한 서로 다른 상태들은 복수비트기억소자를 형성하는 비트패턴으로 동일시될 수 있다. 예로서, 16상태(플로팅 게이트상의 16개의 고유한 전하값)는 2진 데이터의 4개의 비트를 대표하는 데에 이용될 수도 있다. 이러한 장치가 하나의 4비트 메모리셀이 되는 것이다.
실제적인 면을 고려하면, 신뢰성있게 프로그램될 수 있고 플로팅 게이트 메모리셀에서 감지될 수 있는 상태수를 제한한다.다양한 비이상적인 인자를 고려하기 위하여, 각각의 상태에는 어떤 범위를 갖는 값(즉, 상태폭)이 할당된다. 도 3a는 감지기법의 상태폭에 기여할 수 있는 여러 가지 인자를 나타낸다.도 3a의 상태폭은 상태위치 폭(state placement width), 교환 메카니즘, 전원 및 gm변화, 온도효과, 기준시간오차 및 감지오차 등의 인자를 포함한다. 상태위치폭은 노이즈, 전원전압의 변동등으로 인하여 상태를 프로그래밍하는데 있어서 발생하는 오차이다. 교란 메카니즘은 배열셀 또는 기준셀의 플로팅 게이트로부터 그것으로의 전자의 누설로 인한 오차를 의미한다. 전원과 gm변동은 감지오차를 발생시키는 전원전압과 셀들의 전달전도도 변동을 의미한다. 온도효과는 셀 드레인 전류의 온도의존성으로 인한 오차를 의미한다. 기준시간오차는 기준셀의 값들을 트리밍(또는 세팅)하는데 있어서의 오차를 의미한다. 마지막으로, 감지오차는 감지회로의 옵셋과 부정확도로 인한 오차이다.
감지에 있어서, 정의된 영역에 대해 복수의 상태가 할당되어야 한다. 윈도우 버짓(window budget)은 개입상태(intervening state)에 대한 상태 윈도우의 할당(즉, 소거상태(플로팅 게이트에 전하가 없는 상태)와 최고 프로그래밍 상태의 차이)이다.정확하고 신뢰성있는 감지를 위해 요구되는 상태폭 및 상태 윈도우의 폭은 얼마나 많은 상태가 윈도우 버킷에서 정의될 수 있는지를 부분적으로 판정한다. 그래서, 상태폭과 상태 윈도우는 얼마나 많은 비트가 메모리셀당 신뢰성있게 프로그래밍되고 감지될 수 있는 지를 부분적으로 판정한다.
도 3b는 단위셀당 2개의 비트의 기억을 제공하기 위하여 4개의 상태(상태 0∼3)에 대한 플래쉬 메모리셀의 I-V 특성을 할당한 것을 나타낸다. 주목할 것은, 하나의 플래쉬 메모리셀의 플로팅 게이트상에의 전자를 충전시키는 것의 효과는 주어진 게이트 전압에 대해 너 낮은 전류쪽(우측)으로 셀의 I-V 특성곡선을 쉬프트시키는 것이다. I-V 특성(64, 66, 68)은 감지하는 데에 이용되는 3개의 플래쉬 기준셀의 특성을 대표하는 셀들이다.검은 영역(69)은 각각의 상태에 대한 상태위치폭을 정의한다. 갭(65)은 기준특성과 인접한 상태위치지정폭 사이의 최소의 분리를 정의한다. 갭(65)은 상태위치지정을 제외하고는 상기 설명된 상태에 대응한다.
감지 프로세스 중에, 감지되는 플래쉬 메모리셀의 특성은 셀의 상태를 판정하기 위하여 기준특성(64, 66, 68)과 비교된다. 종래의 하나의 감지기법에 있어서, 플래쉬 메모리셀의 상태를 판정하기 위하여 셀에 대해 고정 게이트 전압을 가하고 드레인 전류를 감지한다. 이러한 종래 기법과는 달리, 본 발명의 감지기법에 있어서는 셀에 대해 가변 게이트 전압(VGV; variable gate voltage)을 인가하고 기준전류(IREF)와 동등한 셀전류를 발생시키는 게이트 전압을 검출한다. 상기 검출된 게이트 전압은 감지 플래쉬 메모리셀의 상태를 가시한다.감지가 일어나는 기준전압과 상기 검출된 게이트 전압의 상태의 중요성은 수평 IREF전류선(67)과 상태 0∼3에 대응하는 상위 게이트 전압 4개의 범위로써 도 3b에 도시되어 있다. 주목할 것은, 본 발명의 감지기법에 있어서, 모든 셀은 동등한 조건(즉, 동일한 드레인 전류와 유효 게이트 전압(유효 VG-Vt))에서 감지된다.
도 4a는 가변 게이트 전압을 인가함으로써 플로팅 게이트 메모리셀의 상태를 감지하는 감지회로의 개략적 회로도를 나타낸다. 감지회로(88)는 p형 트랜지스터(70), 드레인 바이어스 회로(71)와 플래쉬 셀(72)로 구성된 기준전류 발생기 회로(87)를 포함한다. p형 트랜지스터(70)의 소스는 전원전압(VCC)에 결합되어 있고 그것의 게이트는 그것의 드레인에 결합되어 있다. p형 트랜지스터(70)의 드레인은 드레인 바이어스 회로(71)에 결합되어 있다. 드레인 바이어스 회로(71)는 플래쉬 셀(72)의 드레인에 결합되어 있다. 플래쉬 셀(71)의 게이트는 고정된 기준전압(VREF)에 결합되어 있고, 그것의 소스는 접지되어 있다. 이러한 방식으로 결합된 기준전류 발생기 회로는 고정된 기준전류(IREF)를 발생시킨다. 플래쉬 셀(72)의 플로팅 게이트에 축적된 전하는 IREF전류를 특정값으로 트리밍하기 위하여 조절될 수 있다.
감지회로(88)는 또한 4개의 직렬 연결된 트랜지스터(즉 p형 부하 트랜지스터(74), n형 캐스케이드 트랜지스터(76), n형 열선택 트랜지스터(78), 감지를 위해 선택된 플래쉬 메모리셀(80))를 포함한다. 부하 트랜지스터(74)의 소스는 전원전압(VCC)에 결합되어 있고, 플래쉬 메모리셀(80)의 소스는 접지되어 있다. 부하 트랜지스터(74)의 게이트는 트랜지스터(70)의 드레인에서 기준전류 발생기 회로(87)에 결합되어 있다. 부하 트랜지스터(74)의 드레인은 노드 SEN2(82)에 결합되어 있다. 일 실시예에 있어서, 트랜지스터(70, 74)와 플래쉬 셀(72, 80)은 각각 매칭하는 특성을 갖도록 지정된다.
캐스케이드 트랜지스터(76) 및 귀환 인버터(75)를 포함하는 드레인 바이어스 회로(77)는 선택된 플래쉬 메모리셀(80)로부터 부하 트랜지스터(74)를 분리시키고, 플래쉬 메모리셀(80)의 드레인에서 약 1.0볼트의 일정한 드레인 바이어스 전압을 형성한다. 트랜지스터(78)의 게이트는 감지를 위하여 플래쉬 메모리 배열의 특정한 열을 선택하는 열선택신호에 결합되어 있다. 행선택소자(도시되지 않음)는 선택된 열에서 특정한 플래쉬 메모리셀을 선택한다.
가변 게이트 전압(VGV)은 플래쉬 메모리셀(80)내의 전류(I2)를 발생시키는 플래쉬 메모리셀(80)의 게이트에 인가된다. 일 실시예에 있어서, 제로볼트로부터 증가하는 가변 게이트 전압이 사용된다. 다른 실시예에 있어서는, 다른 타입의 가변 게이트 전압이 사용된다. 전류(I2)는 또한 도 4b의 I-V 특성에 따라 노드 SEN2(82)에서 전압(VSEN2)을 발생시키는 부하 트랜지스터(74)를 관통하여 흐른다. 도 4b에 도시된 바와 같이, 가변 게이트 전압이 전류(I2)가 거의 기준전류(IREF)와 동등한 경우의 전압인 때에는, 노드 SEN2(82)에서 첨예한 전압천이가 발생한다.
도 4a를 참조하면, 노드 SNE2(82)는 래치(86)의 인에이블 입력에 인버터의 출력이 결합되는 인버터(84)의 입력에 결합된다. 래치(86)는, 셀전류(I2)가 기준전류(IREF)와 거의 동등한 경우에 발생하는 노드 SEN2(82)상에서의 전압천이에 대응하여 가변 게이트 전압의 디지털 값을 래칭한다. 래칭된 디지털 값은 메모리셀(80)의 감지된 상태를 나타낸다.
감지회로(88)의 동작을 요약하면 다음과 같다. 고정된 기준전류(IREF)가 발생한다. 가변 게이트 전압은 셀(80)내에 전류(I2)를 형성하는 플래쉬 메모리셀(80)의 게이트에 인가된다. 전류(I2)는 도 4b의 특성에 따라 노드 SEN2(82)에서 전압을 형성하는 부하 트랜지스터(74)를 관통하여 흐른다. 셀전류(I2)가 기준전류(IREF)와 거의 동등한 경우에, 대략 VCC(전형적으로 5.0볼트)로부터 약 0.0볼트로의 매우 급격한 전압천이가 노드 SEN2(82)에서 발생한다. 상기 전압천이는 래치(86)가 가변 게이트 전압의 디지털값을 래칭하도록 하게 한다. 래치(86)내에 기억된 디지털 VGV 값 플래쉬 메모리셀(80)의 상태를 나타낸다.
감지회로(88)는 상태감지의 정확도를 향상시키는 데에 이점이 있다.기준전류가 검출되는 때에 발생하는 급격한 전압천이는 동일한 조건에서 셀에 대한 정확한 감지를 제공한다. 감지회로(88)에 의해 제공되는 상기 정확한 감지는 더욱 좁은 상태폭을 허락한다.
감지회로(88)의 다른 이점은, 상태감지가 발생하는 기준전류(IREF)는 온도에 매우 무관하도록 선택될 수 있고, 그럼으로써 거의 온도에 무관한 감지를 제공한다. 플래쉬 메모리셀과 같은 전계효과소자에 대한 배경지식으로서 설명하면, 온도를 상승시키는 저 드레인 전류는 드레인 전류가 증가되도록 하지만, 고 드레인 전류에서 온도상승은 드레인 전류가 감소되도록 한다. 순간적 드레인 전류에 있어서, 상기 반대적 온도효과들은 메모리셀 특성을 온도에 거의 무관하게 만들도록 서로 상쇄시킨다. 일 실시예에서, 감지회로(88)의 기준전류는 셀 드레인 전류가 온도에 거의 무관한 경우에 감지가 시작되도록 선택된다. 일 실시예에서, 약 10∼20㎂의 기준전류(IREF)는 온도에 거의 무관한 감지를 제공하도록 형성된다. 온도에 무관한 감지는 온도효과를 최소화하기 때문에 상태폭이 감소되도록 한다.
감지회로(88)의 또다른 이점은, 전원전압의 변동에 대한 민감도를 최소화하는 데에 도움을 준다. 부하 트랜지스터(74)의 전달전도도는 상당히 작고, 그것은 더 작은 전달전도도에 의해서도 전원 전압의 변화가 커진다는 것을 의미한다.
또한, 감지가 일어나는 기준전압은 전달전도도 변동의 효과를 최소화하도록 선택될 수 있다. 그래서 상태폭을 감소시키면서도 전달전도도에 대한 염려를 줄일 수 있다.
감지회로(88)에 의해 제공되는 향상된 감지 정확도, 온도에 무관한 감지, 최소화된 전달전도도 효과는 각각 요구되는 상태폭으로 감소시키는데에 도움을 준다. 그래서, 감지회로(88)는 상태 윈도우내에 더욱 많은 상태를 제공할 수 있는 능력을 주며, 그럼으로써 각각의 메모리셀에 더욱 많은 비트가 기억될 수 있게 한다.
도 5a는 가변 게이트 전압을 발생시키기 위하여 디지털/아날로그(D/A) 변환기를 이용하는 감지회로(90)의 블럭도이다. 계수기(108)는 복수의 래치(106) 및 디지털/아날로그(D/A) 변환기(110)에 입력되는 디지털 계수값을 발생시킨다. D/A 변환기(110)는 디지털 계수값에 대응하여 가변 게이트 전압을 발생시킨다. 일 실시예에서, 디지털 계수값은 순차적으로 증가되며, 그래서 계단형 가변 게이트 전압(도 5b에 도시됨)이 발생된다.다른 실시예에서, 계수기(108)는 소정의 가변 게이트 전압을 생성하기 위하여 소정의 디지털 값을 발생시킨다.
도 5a를 참조하면, 가변 게이트 전압은 감지를 위해 선택되었던 배열(100)내의 메모리셀의 게이트에 가변 게이트 전압을 인가하는 단어선 구동기(wordline driver)(112)에 입력된다. 일 실시예에서, 메모리셀(100)은 플래쉬 메모리셀이다. 감지를 위해 선택된 각각의 메모리셀은 고정된 기준전압과 동등한 셀 전류가 그 메모리셀내에 발생된 경우에 검출을 하는 감지 증폭기(102)에 결합되어 있다. 기준전류 발생기(104)는 감지 증폭기(102)에게 상기 고정된 기준전압을 제공한다.
감지 증폭기(102)는 복수의 래치(106)의 인에이블 입력에 결합되어 있고, 그래서 대응하는 감지증폭기(102)가 고정된 기준전류를 검출하는 경우에 래치(106)는 디지털 계수값을 래칭한다. 래칭된 디지털 계수값은 대응하는 감지된 메모리셀의 상태를 지시한다. 래치(106)의 출력은 배열(100)의 감지된 메모리셀내에 기억된 디지털 데이터를 제공하기 위하여 판독된다.
도 6은 플래쉬 메모리 배열(156) 및 관계되는 감기회로의 회로도이다. 행전압 계수기(150)는 클럭신호(CLK) 및 제어신호(CONTROL)에 응답하여 디지털 계수값을 발생시킨다. 아날로그/디지털(A/D) 변환기(152)는 디지털 계수값에 응답하여 가변 게이트 전압(153)을 발생시킨다. 행 디코드 블록(154)은 행 어드레스에 대응하여 플래쉬 메모리셀 배열(156)내의 복수의 행중의 하나에 상기 가변 게이트 전압(153)을 인가한다. 플래쉬 메모리셀 배열(156)은 행과 열로 구성된 개별적인 플래쉬 메모리셀들을 포함한다. 배열(156)의 열은 감지하기 위하여 배열(156)의 특정한 열을 선택하는 열선택 트랜지스터(158)에 결합되어 있다.
복수의 캐스케이드 트랜지스터(160) 감지를 위해 선택된 각각의 메모리셀의 드레인상의 약 1.0V 전압을 형성시키기 위한 열선택 트랜지스터(158)에 결합되어 있다. 선충전 트랜지스터(162)는 감지를 시작하기 전에 약 1.0볼트로 열들을 미리 충전하기 위하여 캐스케이드 장치(160)에 결합되어 있다. 복수의 p형 부하 트랜지스터(164)는 감지를 위해 선택된 각 메모리셀에 대한 부하 트랜지스터를 제공하기 위해 캐스캐이드 트랜지스터(160)에 결합되어 있다. 부하 트랜지스터(164)는 기준전류발생기(170)에 결합되어 있다.기준전류발생기(170)는 고정기준전류(IREF)를 발생시키는데, 이 고정기준전류는 감지가 일어나는 셀전류를 결정한다. 각각의 부하 트랜지스터(169)의 드레인은 인버터(166)에 결합된다.인버터(166)의 출력부는 복수의 래치(168)의 인에이블 입력부에 결합되어 있다. 래치(168)의 데이터 입력부는 행전압계수기(150)에 의해 발생된 디지털 카운터값을 수신하도록 결합되어 있다.
도 7a는 램프형 전압 발생기(202)와 아날로그/디지털(A/D) 변환기(198)를 이용하는 감지회로(180)의 블록도이다. 램프형 전압 발생기(202)는 가변게이트 전압으로서 램프형 전압을 발생시킨다. 램프형 전압은 선형적으로 증가하거나 감소하는 전압이다. 가변 게이트 램프형 전압(204)의 일례가 도 7b에 도시되어 있다.도 7a를 다시 참조하면, 가변 게이트 전압은 가변 게이트 전압의 디지털 값을 발생시키는 A/D 변환기(198)에 입력된다.
가변 게이트 전압은 감지를 위해 선택되었던 배열(190)내의 메모리셀의 게이트에 가변 게이트 전압을 인가하는 단어선 구동기(200)에 입력된다. 감지를 위해 선택된 각각의 메모리셀은 고정된 기준전압과 동등한 셀 전류가 그 메모리셀내에 발생된 경우에 검출을 하는 감지 증폭기(192)에 결합되어 있다. 기준전류 발생기(194)는 감지 증폭기(192)에게 상기 고정된 기준전압을 제공한다.
감지 증폭기(192)는 대응하는 감지증폭기(192)가 고정된 기준전류를 검출하는 경우에 디지털 계수값을 래칭하는 복수의 래치(196)의 인에이블 입력에 결합되어 있다. 래칭된 디지털 계수값은 대응하는 감지된 메모리셀의 상태를 지시한다. 래치(196)의 출력은 배열(190)의 감지된 메모리셀내에 기억된 디지털 데이터를 제공하기 위하여 판독된다.
도 8은 도 7a의 실시예를 위한 A/D 변환기로서 유용하게 이용되는 플래쉬 방식 아날로그/디지털 변환기(10)의 회로도이다. 램프형 전압 발생기(224)는 가변 게이트 전압으로서 램프형 전압을 발생시킨다. 가변 게이트 전압은 플래쉬 기준셀(226, 228, 230)의 게이트에 인가된다. 플래쉬 기준셀(226, 228, 230)은 임계 전압(Vt1, Vt2, Vt3)을 각각 갖도록 프로그래밍된다(즉, 충전됨). 여기서 Vt1 ＜ Vt2 ＜ Vt3이다.
복수의 캐스케이드 트랜지스터(216)는 플래쉬 기준셀(214)의 드레인 상에 약 1.0V의 전압을 제공하도록 각각의 플래쉬 기준셀(214)에 직렬로 결합되어 있다. 복수의 p형 부하 트랜지스터(218)중의 하나는 각각의 캐스케이드 트랜지스터(216)에 직렬로 결합되어 있다. 기준전류 발생기(212)는 고정된 기준전류(IREF)를 발생시킨다. 기준전류 발생기(212)는 부하 트랜지스터(218)의 게이트에 결합되어 있다. 각각의 부하 트랜지스터(218)의 드레인은 복수의 인버터(220)중의 하나에의 입력에 결합되어 있다.
플래쉬 기준셀(226, 228, 230)에 결합된 인버터는 각각 신호(S0, S1, S2)를 발생시킨다. 디코딩 논리(222)는 S0, S1, S2 신호를 수신하고 비트1과 비트0 신호를 발생시키기 위하여 그들을 디코딩한다. 디코딩 논리(222)는 조합논리로 구성된다. 비트1 및 비트0은 가변 게이트 전압 입력의 2비트 디지털 변환 값을 제공한다. A/D 변환기(210)의 동작은 표 1에서 더욱 상세히 설명한다.
셀 게이트 전압 S0 S1 S2 비트1 비트0
Vg ＜ Vt1 0 0 0 0 0
Vt1 ＜ Vg ＜ Vt2 1 0 0 0 1
Vt2 ＜ Vg ＜ Vt3 1 1 0 1 0
Vg ＞ Vt3 1 1 1 1 1
A/D 변환기(210)는 가변입력전압 2진 비트의 다른 수로 변환하도록 변형될 수도 있다. n-비트 변환에 있어서, 2n개의 아날로그 레벨을 구별하기 위하여 (2n-1)개의 기준셀이 필요하다.
디코딩 논리(222)는 (2n-1)개의 신호를 디코딩하도록 변형될 수 있다. 물론, 상기 기준전류 발생기가 이용된다.
도 9는 플로팅 게이트 메모리셀의 상태를 감지하는 방법(250)의 흐름도이다. 메모리 소자의 동작중에, 그들의 상태를 판정하기 위한 메모리셀의 감지는 메모리셀내에 기억된 데이터에 대한 요구(즉, 판독동작)에 응답하여 프로그래밍중의 동작중에 일어난다. 감지방법(250)은 메모리셀이 감지를 위해 선택되는 때에 단계(252)로부터 시작한다. 감지를 위한 특정된 메모리셀들의 선택은 메모리 소자의 행선택회로 및 열선택회로에 의해 수행된다.
선택후에, 단계(254)에서 가변 게이트 전압이 상기 선택된 메모리셀의 게이트에 인가된다. 가변 게이트 전압은 계단형 전압, 램프형 전압 또는 그밖의 적절한 타입의 가변전압이 될 수 있다.
가변전압이 인가되면서, 단계(256)에서 상기 감지된 셀중의 어떤 것에 대한 결과적 셀전류(ID)가 기준전류(IREF)와 동등한 지를 판정한다. 만약 그렇지 않다면, 방법(250)은 단계(258)로 진행한다. 만약 그렇다면, 방법(250)은 단계(260)로 진행한다.
일 실시예에서, 단계(258)는 가변 게이트 전압을 상승시킨다. 다른 실시예에서, 가변 게이트 전압은 하강된다. 또다른 실시예에서, 가변 게이트 전압은 소정의 방식으로 변경된다. 가변 게이트 전압을 변화시킨 후, 방법(250)은 셀 전류를 기준전류와 다시 비교하기 위하여 단계(256)로 진행한다.
만약 어떤 하나의 셀 전류라도 기준전류와 동등하다면, 단계(260)에서 가변 게이트 전압은 디지털 값으로 변환된다. 일 실시예에서, 디지털 변환은 A/D 변환기에 의해 수행된다. 다른 실시예에서, D/A 변환기에의 입력은 상기 변환된 디지털 값을 제공한다. 가변 게이트 전압의 디지털 값은 셀 전류가 기준전류와 매칭하는 셀들의 상태를 나타낸다. 기준전류와 매칭하는 셀 전류를 가진 각각의 셀에 대하여 단계(262)에서 가변 게이트 전압의 상기 변환된 디지털 값은 그들 셀에 대응하여 래치들에서 래칭된다.
단계(264)에서는, 감지를 위해 선택되었던 모든 셀에 대하여 감지가 완료되었는지 여부를 판정한다. 서로 다른 셀은 서로 다른 상태를 기억할 수도 있기 때문에, 개개의 셀들에 대한 상태감지가 다른 시간에서 일어날 수도 있다. 만약 감지가 완료되지 않았다면, 방법(250)은 가변 게이트 전압을 변화시키고 나머지 선택된 셀의 감지를 계속하기 위하여 단계(258)로 다시 돌아간다. 만약 모든 선택된 셀이 감지되었다면, 방법(250)은 단계(266)로 진행하여 상기 래칭된 디지털 값을 상기 선택된 메모리셀에 기억된 데이터로서 제공한다.
상술한 명세서에서, 본 발명은 특정한 실시예 참조하여 예시적으로 설명하였다. 청구의 범위에 기재된 본 발명의 범위와 사상을 벗어나지 않고도 많은 변경과 변형이 가능하다는 것은 분명할 것이다. 본 명세서와 도면은 제한적 의미로 해석되지 아니하고 예시적 의미로 해석된다.

Claims (5)

  1. 복수의 상태중의 하나의 상태로 프로그래밍되는 메모리셀의 상태를 판정하기 위한 장치에 있어서,
    가변전압에 비례하는 셀전류를 발생시키는 메모리셀에 상기 가변전압을 인가하기 위한 전압회로;
    상기 메모리셀에 결합되고, 고정된 기준전류를 제공하기 위한 기준전류회로;
    상기 메모리셀에 결합되고, 상기 셀전류가 상기 고정된 기준전류와 거의 동등한 시기를 검출하기 위한 전류비교회로; 및
    상기 메모리셀에 결합되고, 상기 셀전류가 상기 고정된 기준전류와 거의 동등한 경우에 상기 가변전압에 따라 상기 메모리셀의 상기 상태를 감지하기 위한 상태감지회로로 구성되는 것을 특징으로 하는 장치.
  2. 플로팅 게이트를 가지고, 상위 게이트, 소스 및 드레인을 가지고, 상기 플로팅 게이트상에 축적된 전하량에 대응하는 복수의 상태중의 하나에 프로그래밍되는 메모리셀;
    상기 메모리셀에 결합되고, 상기 메모리셀의 상기 소스와 드레인에 걸쳐 고정된 전압을 형성하기 위한 바이어스 회로;
    가변전압에 비례하는 셀 전류를 발생시키는 상기 메모리셀의 상기 상위 게이트에 상기 가변전압을 인가하기 위한 가변전압회로;
    상기 메모리셀에 결합되고, 거의 일정한 기준전류를 제공하기 위한 기준전류회로;
    상기 기준전류회로와 상기 메모리셀에 결합되고, 상기 셀전류가 상기 기준전류와 거의 동등한 시기를 지시하기 위한 감지회로;
    상기 가변전압회로에 결합되고, 상기 가변전압의 값에 대응하여 디지털 값을 발생시키기 위한 제1 회로; 및
    상기 제1 회로에 결합되고, 상기 감지회로에 응답하고, 상기 셀 전류가 상기 기준전류와 거의 동등한 경우에 상기 메모리셀의 상기 상태를 나타내는 래칭된 디지털 값으로 래칭하기 위한 래치로 구성되는 것을 특징으로 하는 장치.
  3. 복수의 상태중의 하나의 상태로 프로그래밍되는 메모리셀의 상태를 판정하기 위한 장치에 있어서,
    가변전압에 비례하는 셀전류를 발생시키는 메모리셀에 상기 가변전압을 인가하기 위한 수단;
    상기 메모리셀에 결합되고, 고정된 기준전류를 제공하기 위한 수단;
    상기 메모리셀에 결합되고, 상기 셀전류가 상기 고정된 기준전류와 거의 동등한 시기를 검출하기 위한 수단; 및
    상기 메모리셀에 결합되고, 상기 셀전류가 상기 고정된 기준전류와 거의 동등한 경우에 상기 가변전압의 값에 따라 상기 메모리셀의 상기 상태를 판정하기 위한 수단으로 구성되는 것을 특징으로 하는 장치.
  4. 복수의 상태중의 하나의 상태로 프로그래밍되는 메모리셀의 상태를 감지하기 위한 방법에 있어서,
    가변전압에 비례하는 셀전류를 발생시키는 메모리셀에 상기 가변전압을 인가하는 단계;
    고정된 기준전류를 제공하는 단계;
    상기 셀전류가 상기 고정된 기준전류와 거의 동등한 시기를 검출하는 단계; 및
    상기 메모리셀에 결합되고, 상기 셀전류가 상기 고정된 기준전류와 거의 동등한 경우에 상기 가변전압의 값에 따라 상기 메모리셀의 상기 상태를 판정하는 단계로 구성되는 것을 특징으로 하는 방법.
  5. 메모리셀의 상태를 감지하기 위한 방법에 있어서,
    감지된 메모리셀을 선택하는 단계,
    가변 게이트 전압에 비례하는 셀전류를 발생시키는 메모리셀에 상기 가변 게이트 전압을 인가하는 단계;
    고정된 기준전류를 제공하는 단계;
    상기 셀전류가 상기 고정된 기준전류와 거의 동등한지 여부를 판정하는 단계;
    상기 셀전류가 상기 고정된 기준전류와 거의 동등한 경우에 상기 가변전압의 값에 따라 디지털 값을 제공하는 단계; 및
    상기 셀전류가 상기 고정된 기준전류와 거의 동등한 경우에 상기 메모리셀의 상기 상태를 나타내는 래칭된 디지털 값을 래칭하는 단계로 구성되는 것을 특징으로 하는 방법.
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