KR100263001B1

KR100263001B1 - 중재자

Info

Publication number: KR100263001B1
Application number: KR1019920022802A
Authority: KR
Inventors: 이. 다이크 챨스
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1991-12-04
Filing date: 1992-11-30
Publication date: 2000-08-01
Also published as: DE69226011D1; TW208099B; DE69226011T2; JPH05257874A; KR930015431A; EP0545482B1; EP0545482A1; US5404540A

Abstract

다중-입력 중재자는 먼저 전체적인 우선순위를 획득하게될 후보인 적어도 하나의 입력 신호를 포함하는 특정 그룹을 식별하기 위해 입력 신호들의 그룹들을 상호 관련시킨다. 그에 따라 우선순위의 해당 신호(priority winner)가 상기 특정 그룹에서 결정된다. 그러한 계층 처리(hierarchical processing)는 그룹들의 처리가 균일한 논리 블록들의 캐스케이드 레벨들에 의해 실행되는 구조에 적합하다. 균일한 논리 블록들의 분해는 아주 많은 입력 신호들을 처리하는 중재자들의 디자인을 상당히 간략화시킨다.

Description

중재자

제 1 도는 본 발명에 따른 중재자 블록도.

제 2 도는 본 발명의 중재자에 대하여,하기에 "4-블록"으로 규정된 기본 디코드 논리 블록의 예를 도시하는 도면.

제 3 도는 본 발명에 따른 8-입력 중재자의 상세한 예를 도시하는 도면.

* 도면의 주요 부분에 대한 부호의 설명

20,30,40 : 상관 유닛 50,60 : OR 게이트 장치

70 : AND 게이트 장치

[발명의 상세한 설명]

본 발명은 중재자 입력(arbiter input)에 수신된 다수의 입력 신호들 중 특정 신호와 관련하는 우선순위 신호(priority signal)를 중재자 출력에 제공하는 중재자(arbiter)에 관한 것이다. 특히,본 발명은 비동기 중재자(asynchronous arbiter)에 관한 것이다.

중재자는,입력 신호들에 대한 처리 시퀀스(processing sequence)를 결정하기 위하여 다수의 입력 신호들로부터 선택된 특정 입력 신호에 우선순위를 지정함으로써 통신 프로토콜을 제어하는,널리 공지된 인터페이스 회로이다. 상기 우선 순위 지정은,예컨대 중재자 입력에 도착하는 순서와 같은,신호의 시간적인 관점( temporal aspects)에 기초할 수 있다. 특정 입력 신호에 우선순위(priority)를 지정하는 것은,특정 입력 신호를 다른 입력 신호들의 시간적인 특성들에 대한 시간적인 특성에 기초하여 선택하는 것으로 이해할 수 있으며,예컨대,특정 입력 신호는 도착한 첫 번째 신호가 되고 그 이후 처리를 결정한다. 전형적으로,중재자는 버스 시스템을 통하여 상호 접속된 송신 스테이션들 및 수신 스테이션들 간의 통신을 제어하는데 이용된다.

다이크 등에 의해 발표된 미국 특허 4,835,422 는 다수의 입력 신호들을 수신할 때 상대적 우선순위 신호들을 제공하는 입력부를 가진 전자 중재자 회로(electronic arbiter circuit)를 기술하고 있다. 각각의 상대적 우선순위 신호는 각 쌍의 입력 신호들 중 어느 신호가 다른 입력 신호에 우선하는 우선순위를 가졌는지를 특정한다. 모든 쌍들의 입력 신호들과 관련하는 상대적 우선순위 신호들은 디코드 논리 회로에 공급된다. 디코드 논리 회로는 입력 신호들 중 특정 신호의 절대적 우선순위를 특정하는 출력 신호들을 공급하기 위하여 상대적 우선순위 신호들에 작용한다. 즉,출력 신호들은 입력 신호들 중 어느 신호가 모든 다른 입력 신호들에 우선하는 우선순위를 가졌는지를 나타낸다.

부가하여,디코드 논리 회로는 상대적 우선순위 신호들의 레벨에서 발생할 수 있는 우선순위 충돌을 처리한다. 우선순위 충돌은,예컨대 셋 또는 그 이상의 입력 신호들이,전자 회로 및 수반되는 지연 경로의 분해능(resolution)내에 거의 동시에 도착하는 경우이다. 그러한 경우는 부정합(inconsisteces)을 발생시킨다. 예컨대,상대적 우선순위 신호들을, 제1, 제 2 및 제 3 입력 단자들에서의 각각의 입력 신호들이 제 2,제 3 및 제 1 입력 단자들에서의 입력 신호들보다 우선 순위를 획득했다는 것을 나타낼 수 있다. 이러한 입력 신호들 중 한 신호가 실제로 전체 중에서 첫 번째로 도착했다고 가정하면,그러한 순환적인 관계에서는 명확한 절대 우선순위의 해당 신호(absolute priority winner)를 제공하지 못하게 된다. 디코드 논리 회로는 충돌을 일으켰던 입력 신호들 중 하나를 절대 우선순위의 해당 신호(priority winner)로 소정의 방법으로 선택함으로써 충돌을 해결하도록 설계되어진다.

종래의 중재자용 디코드 논리 회로의 디자인은 입력 신호들의 수가 증가했을때 빠르게 점점 더 복잡하게 된다. 이러한 것은 무엇보다도 가능한 모든 우선순위 충돌을 예상할 때 고려되어져야 할 입력 신호들의 논리 조합들의 수가 증가하기 때문이다.

본 발명의 목적은 공지된 중재자들에 비해 보다 간단한 디자인을 가지며,때문에 제조하기도 간단한 중재자를 제공하는 것이다. 더욱이,본 발명의 목적은 다중 입력 중재자들의 구조에 대한 통상 개념을 제공하는 것이다.

본 발명은 다수의 입력 신호들을 수신하는 입력과,다수의 입력 신호들 중 특정 신호에 지정된 우선순위를 특정한 출력 신호를 공급하는 출력을 가지는 중재자(arbiter)를 제공한다.

본 발명의 중재자는 입력 신호 그룹들 중 특정 그룹을 선택하도록 입력 신호 그룹들을 상호 관련시키는 제 상관 수단(first correlating means)을 구비한다. 상기 특정 그룹은 다른 그룹들의 입력 신호들보다 우선순위를 갖는 적어도 하나의 특정 입력 신호를 포함하는 그룹이 된다. 상기 중재자는 또한 입력 신호들 중 특정 신호를 선택하도록 특정 그룹의 입력 신호들을 상호 관련시키는 제 2 상관 수단을 구비한다. 상기 특정 입력 신호는 동일 특정 그룹의 다른 입력 신호 또는 신호들보다 우선 순위를 가지며,자연히 다른 그룹들의 입력 신호들보다 우선순위를 갖는다.

본 발명의 중재자는,먼저 전체에 걸친 우선순위를 얻게 되는 후보자인 적어도 하나의 입력 신호를 포함하는 특정 그룹을 식별키 위해 입력 신호들의 그룹들을 상호 관련시킨다. 그 후,우선순위의 해당 신호(priority winner)는 그러한 특정 그룹에서 결정된다. 하기에,디코드 논리 회로가 분포되어 있는 그러한 계층 구조가 중재자의 논리 구조를 상당히 간략화 시킨다는 것을 설명한다. 계층 구조는 바람직하게 다수의 균일하고 간단한 디코드 논리 블록들로 실행될 수 있다.

[정의]

하기의 설명에 있어서는 다음의 표기를 사용한다. 표시 "Sp" 는 첨자 부호 "p" 로 식별되는 입력 신호에 대한 속기이다. 표시 "p/q" 는 입력 신호 Sp가 입력 신호 Sq에 대해 우선순위를 갖는 것을 나타낸다. 표시 "P/{k,l,m}"은 논리 관계 p/k AND p/l AND p/m 을 나타낸다. 즉,Sp 는 입력 신호들 S_k,S_l,및 Sm 세트 보다 우선순위를 갖는다. 유사하게,"{p,q}/{k,l,m}"은 p/{k,l,m,q} OR q/{k,l,m,p}를 나타낸다. 즉,Sp 가 Sq,S_k,S_l및 Sm 보다 우선순위를 가지거나 또는 Sq 가 Sp,S_k,S_l및 Sm 보다 우선순위를 갖는다.

N-블록은,신호: 1/2. 1/3,...,1/N,2/1,2/3,...,2/N,...,(N-2)/(N-1),(N-2)/N,(N-1)/N 에 작용하여,출력 신호: 1/{2,3,...,N},2/{1,3,...,N},...,N/{1,2,...,(N-1)}을 공급하는 기능으로 규정된다.

다시 말해서,N-블록은 신호들의 쌍들 중 상호의 상대적 우선순위를 특정하는 정보에 작용하여 상기 신호들 중에 유일한 우선순위의 해당 신호(a unique priority winner)에 관련하는 정보를 공급하는 기능이다. N-블록의 실행은 본 발명 중재자의 디코드 회로에 대한 기본적인 빌딩 블록이다.

본 발명에 따른 중재자의 구조는,입력 신호들을 분해하는데 있어 각각의 연속하는 레벨에서 두 배의 세트 사이즈와 동일한 사이즈의 서브-세트들(때문에 세트들의 수가 반으로 됨)로 입력 신호들을 분포시킴으로서 입력 신호들을 분해하는데 기초한다. 중간의 분해 레벨들에 있어서,세트들의 우선순위 관계는 입력 신호들의 우선순위 관계가 제 1 레벨에 디코드되는 방법과 유사한 방법으로 디코드된다. 이러한 계층 분해하는 하기에 설명된다.

[분석]

실례로,16-입력 중재자(16-input arbiter)에 의해 처리되는 16 개의 입력 신호들 S₁- S₁₆의 세트 중에서,입력 신호 S₅가 모두에 우선하는 해당 신호(winner)라고 가정한다.

상기의 규정들에 따라,그 표현은:

i) 5/{1,2,3,4,6,7,8,9,10,11,12,13,14,15,16}이 유효하게 되며,이는 다음과 등가가 된다.

ii) {1,2,3,4,5,6,7,8}/{9,10,,2,13,14,15,16} AND{5,6,7,8}/{1,2,3,4} AND {5,6}/{7,8} AND 5/6.

표시 ii)의 항이 p/q 형태의 상호 우선순위 신호들로 개시함으로써 어떻게 발생되는지 하기에 설명된다. 상호 우선순위 신호들 p/q 는 입력 신호들 S₁-S_N을 쌍으로 상호 배타적 소자들에 공급함으로써 발생된다. 다수의 N 입력 신호들은 N²/2 상호 배타적 소자들을 필요로 한다. 전자식 중재자의 그러한 상호 배타적 소자들의 예는 상기 언급된 미국 특허 4,835,422 에 기술되어 있다. 간략함을 위하여,신호 경로들 중 단지 한 경로만을 설명한다. 다른 신호들에 포함된 신호 처리는 하기에 설명되는 것과 유사하다.

먼저,상호 우선순위 신호들이 발생되어 병렬로 동작하는 4-블록(4-block)들의 제 1 레벨에서 4-블록에 의해 그룹으로 처리된다. 실례로,상호 우선순위 신호들은 다음과 같다.

iii) 5/6; 6/5; 5/7; 7/5; 5/8; 8/5; 6/7; 7/6; 6/8; 8/6; 7/8 and 8/7,는 그 결과가,

iv) 5/{6,7,8}; 6/{5,7,8}; 7/{5,6,8} and 8/{5,6,7} 로 귀착된다.

각 4-블록에 대하여,관련된 결과들은 두 OR 게이트에 쌍으로 공급된다.

iv)의 결과에 대하여,다음의 결과가 OR 게이트의 출력에 공급된다.

v) 5/{6,7,8} OR 6/{5,7,8} = {5,6}/{7,8} 및

vi) 7/{5,6,8} OR 8/{5,6,7} = {7,8}/{5,6}.

제 1 레벨의 다른 4-블록들과 관련되는 OR 게이트들의 출력 신호들 중에서,모두가 동일한 방법으로 발생되는 다음의 결과가 역시 제공된다.

vii) {7,8}/{9,10}; {9,10}/{7,8}; {5,6}/{9,10}; {9,10}/{5,6};

{7,8}/{11,12}; {11,12}/{7,8}; {5,6}/{11,12}; {11,12}/{5,6};

{9,10}/{11,12}; 및 {11,12}/{9,10}.

{5,6}/{7,8} 및 {7,8}/{5,6}과 함께, vii)에 따른 결과는 제 2 레벨에서 또 다른 4-블록으로 공급된다. 또 다른 4-블록의 출력에서는 다음의 네 개의 조합들이 나타나게 된다.

viii) {5,6}/{7,8,9,10,11,12} {7,8}/{5,6,9,10,11,12} {9,10}/{5,6,7,8,11,12} {11,12}/{5,6,7,8,9,10}

viii)에 따른 조합들의 쌍을 한 쌍의 OR 게이트들에 공급하여 다음의 엔티티들을 제공한다.

ix) {5,6}/{7,8,9,10,11,12} OR {7,8}/{5,6,9,10,11,12} =

{5,6,7,8}/{9,10,11,12}, 및

x) {9,10}/{5,6,7,8,11,12} OR {11,12}/{5,6,7, 8,9,10} =

{9,10,11,12}/{5,6,7,8}.

마찬가지로, 제 2 레벨의 다른 4-블록들 및 관련 OR 게이트들은 다른 엔티티들을 발생시킨다.

xi) {1,2,3,4,}/{5,6,7,8} {5,6,7,8}/{1,2,3,4,}

{1,2,3,4,}/{9,10,11,12} {9,10,11,12}/{1,2,3,4,}

{1,2,3,4,}/{13,14,15,16} {13,14,15,16}/{1,2,3,4,}

{5,6,7,8}/{13,14,15,16} {13,14,15,16}/{5,6,7,8}

ix), x) 및 xi)에 따른 12 엔티티들은 병렬 동작하는 4-블록들의 제 3 레벨의 특정 4-블록에 공급되며, 그에 따른 복합구성을 발생시킨다.

xii) {1,2,3,4,}/{5,6,7,8,9,10,11,12,13,14,15,16}

{5,6,7,8}/{1,2,3,4,9,10,11,12,13,14,15,16}

{9,10,11,12}/{1,2,3,4,5,6,7,8,13,14,15,16}

{13,14,15,16}/{1,2,3,4,5,6,7,8,9,10,11,12}

차례로, xii)에 따른 복합구성들은 OR 게이트들에서 결합되며, 그 결과는 다음의 복합구성으로 귀착된다:

xiii) {1,2,3,4}/{5,6,7,8,9,10,11,12,13,14,15,16} OR

{5,6,7,8}/{1,2,3,4,9,10,11,12,13,14,15,16} =

{1,2,3,4,5,6,7,8}/{9,10,11,12,13,14,15,16}, 및

xiv) {9,10,11,12}/{1,2,3,4,5,6,7,8,13,14,15,16} OR

{13,14,15,16}/{1,2,3,4,5,6,7,8,9,10,11,12} =

{9,10,11,12,13,14,15,16}/{1,2,3,4,5,6,7,8}.

이런 점에서, 식 v), xi) 및 xiii)를 참조하면, 식 ii)의 모든 항들은 기능적으로 동일한 4-블록들 및 OR 게이트들의 연속적인 레벨들을 사용하여 발생된다. 논리 AND 게이트들을 사용하여 개별 항들을 결합하면 결국 출력 신호 i)를 발생시키며, 이는 입력 신호 S₅가 유일한 전체의 우선순위의 해당 신호(winner)임을 나타낸다.

유일한 전체의 우선순위의 해당 신호를 선택하기 위해 결합되는 정보 항들의 구조는 더욱더 간략하게 될 수 있음을 주목해야 한다. xiii) 및 xiv)에 따라 복합식을 발생하기 위해 사용되는 OR 게이트들의 마지막 층은 실제로 필요치 않다. 식

i):

i) 5/{1,2,3,4,6,7,8,9,10,11,12,13,14,15,16} 은,

xv) {5,6,7,8}/{1,2,3,4,9,10,11,12,13,14,15,16} AND {5,6}/{7,8} AND 5/6, 과 등가라는 것을 쉽게 알 수 있다.

4-블록의 동작은 신호 경로에서의 다른 4-블록들과 관련하는 위치에 상관없이 동일하다. 따라서, 본 발명의 중재자는 기능적으로, 그리고 물리적으로도 동일한 N-블록들 및 동일한 OR 게이트들을 사용하여 적절히 수행될 수 있다. 그러한 N-블록은 속도 또는 전력 소모에 대하여 바람직하게 최적화된다.

[블록도]

제 1 도는 본 발명의 중재자에 대한 적절한 실시예의 통상적인 개념을 설명한다. 제 1 도의 블록도는 다수의 상호 배타적 소자들을 가지고 있는 섹션(10)과, 층(50 및 60)과 같이 병렬로 배열된 OR 게이트의 층들에 의해 상호 접속된 20, 30 및 40 과 같은 상관 유닛들을 구비하는 신호 경로를 가진 중재자를 도시한다. 상관 유닛들(20, 30 및 40)은 신호 경로를 따라 분포되고,상기 언급된 종래 기술의 디코드 논리 블록으로 광범위하게 작용한다. 상관 유닛들(20 및 30) 각각은 병렬장치의 N-블록들(도시되지 않음)을 포함하며, 이에 반하여 상관 유닛(40)은 단일의N-블록(도시되지 않음)을 갖는다. 각 상관 유닛(20, 30 및 40)의 입력과 상관 유닛(40)의 출력은 AND 게이트(70)의 장치에 연결된다.

중재자의 동작은 16 개의 입력 신호들 S₁- S₁₆의 처리에 대한 상기 분석을 참조하여 실례로서 설명된다. 이 예에서, 상기 특정된 N-블록들은 4-블록들이 된다.

128 개의 상호 배타적 소자들(10)은 입력 신호들 S₁∼ S₁₆을 수신하여,상술한 식 iii)에 따라 p/q 형태의 256 개의 출력 신호들을 제공한다. 이들 출력 신호들은 병렬로 동작하는 28 개의 4-블록들(도시되지 않음)을 구비하는 제 1 상관 유닛(20) 및 AND 게이트 장치(70) 양쪽 모두에 공급된다. 이들 4-블록들의 제 14-블록은 입력 신호 그룹 1-2-3-4 을 처리하고,제 2 의 4-블록은 1-2-5-6, 제 3의 4-블록은 1-2-7-8, 등등을 처리한다. 제 1 상관 유닛(20)은 식 iv)에 따라, 순열이 부가된 p/{q, r, s} 형태의 출력 결과를 발생시킨다. 이러한 결과들은 상기한 식 v) - vii)에 따라, {p, q}/{r, s} 형태를 발생시키기 위해 병렬로 동작하는 56 개의 2-입력 OR 게이트들의 장치(50)로 전달된다.

상기 얻어진 형태는, 식 viii)에 따라 {p,q}/{r, s, t, u, v, w} 형태의 결합들을 발생시키기 위하여 병렬로 동작하는 6 개의 4-블록들을 구비하는 제 2 상관 유닛(30)과 AND 게이트 장치(70)에 공급된다. 상기 조합은 병렬로 배열된 12 개의 2-입력 OR 게이트들(도시되지 않음)을 갖는 OR 게이트 장치(60)에 공급된다. OR 게이트 장치(60)는 식 ix) - xi)에 따라, {p, q, r, s}/(t, u, v, w} 형태의 엔티티들을 발생시킨다.

상기 엔티티들은 AND 게이트 장치(70)와, 단일의 4-블록을 구비하는 상관 유닛(40)으로 보내진다. 상관 유닛(40)은 식 xii)에 따라, {p, q, r, s}/{a, b, c, d, e, f, g, h, i, j, k, l} 형태의 복합성분을 발생시킨다. 이러한 복합성분은 AND 게이트 장치(70)로 공급된다.

AND 게이트 장치(70)는 전체적인 우선순위의 해당 신호를 명확하게 특정하는 출력 신호들을 출력(80)에 공급하기 위해, 식 xv)에 따라 논리적인 계산을 실행한다.

[4-블록]

제 2 도는 본 발명의 중재자의 디코드 논리 회로에 사용하기 위한 4-블록의 예를 나타낸다. 그러한 4-블록은, 상기에 인용되었으며, 참고적으로 본 명세서에 부가된 미국 특허 4,835,422 의 제 9 도에 공지되어 있다. 상기 4-블록은 한번에 출력들 G₁, G₂, G₃및 G₄중의 단 하나만을 활성화하는 엔코딩 패턴을 실현하도록 설계된다.

[상세한 8-입력 중재자]

제 3 도는 입력 신호들 S₁- S₈의 처리에 대한 본 발명에 따른 8-입력 중재자를 도시한다.

상기 중재자는 p/q 및 q/p 형태(본 실시예에 있어서, p 및 q 는 1, 2,..., 8의 값을 갖는다)를 갖는 입력 신호들의 모든 가능한 쌍의 조합들에 대한 56 개의 상호 우선순위 신호들을 발생하기 위한 28 개의 상호 배타적 소자들의 세트(110)를 구비한다. 상기 상대 우선순위 신호들은 제 1 상관 유닛(120) 및 AND 게이트 장치(180)로 공급된다.

상관 유닛(120)은 병렬로 배열된 6 개의 4-블록들을 구비한다. 각각의 4-블록은 각 4-블록에 나타난 바와 같이, 각 4중 입력 신호들과 관련하는 12 개의 상대우선순위 신호를 처리한다. 실례로, 4-블록 "1-2-7-8"은 4중의 입력 신호들 S₁, S₂, S₇및 S₈에 대응하는 상대 우선순위 신호들을 처리한다. 각 4-블록의 4 개의출력 신호들은 관련 4중 신호의 입력 신호들 중 어느 신호가 상대적인 우선순위의 해당 신호(winner)인지를 나타낸다. 이러한 출력 신호들은 4-블록 당 두개인, 12개의 2-입력 OR 게이트들을 구비하는 장치(150)에 공급된다. 각 OR 게이트는 또한 도시된 각각의 개별 OR 게이트에 대하여 나타난 바와 같이, {p, q}/{r, s} 형태의 출력 신호를 발생한다. 상기 OR 게이트의 12 개의 출력 신호들은 상관 유닛(140)으로 공급된다.

상관 유닛(140)은 AND 게이트 장치(180)로 공급되는 {p, q}/{r, s, t, u, v, w} 형태의 4 개의 출력 신호들을 제공하기 위한 단일의 4-블록을 구비한다.

AND 게이트 장치(180)는 전체적인 우선순위의 해당 신호(overall priority winner)를 명확하게 특정하는 출력 신호들 C₁-C₈을 발생하기 위해, 섹션(110)의 출력 신호들 p/q 와 상관 유닛(140)의 출력 신호들 {p/q}/{r, s, t, u, v, w}를 논리적으로 결합시킨다.

상기 설명된 예는 2 의 거듭 제곱과 동일한 N 개의 입력 신호들을 처리하기 위한 중재자에 관련된다. N 이 2 의 거듭 제곱이 아닌, N 개의 입력 신호들을 처리하기 위한 본 발명에 따른 중재자는 다음과 같다.

먼저, N' 개의 입력 신호들을 처리하기 위한 본 발명의 중재자를 고려하며, N' 은 N 보다는 큰 2 의 최소 거듭 제곱 값이 된다. 이러한 중재자는 결코 활성화되지 않는(N'-N)개의 입력을 갖는다. 이러한 여분의 입력들은 중재자 네트워크를 통하여 일정하게 나타난다. 즉, 상기 네트워크는 여분의 정적 입력들의 결과로 그 출력들이 변화하지 않는 논리 게이트들을 포함한다.

상기 네트워크는 이러한 정적 논리 게이트들을 네트워크로부터 제거함으로써 간결하게 된다. 실례로, IC 의 경우에 있어서, 상기 제거작업(pruning)은 칩 영역을 절감하며, 전력 소모를 줄인다. 하지만, 정적 논리 게이트들의 출력들에 연결된 다른 동적 논리 게이트들의 입력에는 적절한 논리 상수가 제공된다. IC 에 있어서, 이러한 것은 실례로 관련 게이트 입력에 정 전압을 인가함으로써 수행된다. 대안적으로, 이들 특정된 동적 논리 게이트들은 보다 적은 입력들과 보다 적은 성분들을 가진 보다 간단한 논리 게이트들로 대체된다. 이러한 후자의 해결방법은 추가적인 기판 영역의 절감과 전력 소비를 더 줄이게 된다.

OR 게이트들 및 AND 게이트들을 대신하여, NOR 게이트들 및 NAND 게이트들이 포함된 논리 회로의 선택 극성에 따라 각각 사용될 수 있다. 때문에 상술한 도면들은 기능적으로 해석되어야 한다.

Claims

다수의 입력 신호들(S1,S2,...)을 수신하는 입력과;

입력 신호들의 각 쌍들(S1,S2,...)내의 입력 신호들 간의 상대적 우선순위들을 결정하는 상호 배타적 수단(10,110)과;

상대적 우선순위들에 기초하여 특정 입력 신호(S1,S2,...)에 대해 우선순위를 지정하는 우선순위 지정 수단(20,50,30,60,40,80,120,150,140,180)을 구비하는 중재자에 있어서,

상기 우선순위 지정 수단은:

상대적 우선순위들에 기초하여 그룹들의 적어도 하나의 각 쌍(12/34,12/56,12/78,34/56,34/78,56/78)내에서 입력 신호들의 그룹들 간의 또 다른 상대적 우선순위들을 결정하는 상관 수단(20,50,30,60,120,150); 및

상기 또 다른 상대적 우선순위들에 기초하여 특정 그룹(12,34,56,78)에 대해 우선순위를 지정하고, 특정 그룹내의 입력 신호들의 상대적 우선순위들에 기초하여 특정 그룹(12,34,56,78)으로부터 특정 입력 신호(S1,S2,...)에 대해 우선순위를 지정하는 지정 수단(80,180)을 구비하는 것을 특징으로 하는 중재자.
제 1 항에 있어서,

상기 우선순위 지정 수단(20,50,30,60,40,80,120,150,140,180)은 모든 다수의 입력 신호들을 포함하는 그룹(12345678)을 크기를 감소한 그룹들(1234,5678,12,34,56,78)로 계층적으로 분해하고,상기 상관 수단(20,50,30,60,120,150)은 동일 크기의 그룹들의 쌍들(1234/5678,12/34,12/56,12/78,34/56,34/78,56/78) 내의 그룹들 간의 또 다른 상대적 우선순위들을 결정하며, 상기 지정 수단(80,180)은 각각의 동일 크기의 그룹들 중에서 이들 동일 크기의 그룹들의 상대적 우선순위들에기초하여 각각의 특정 그룹들(1234,5678,12,34,56,78)에 대해 우선순위를 계층적으로 지정하고, 상기 지정 수단은 지정 수단에 의해 선순위가 지정된 감소된 크기의 그룹들(1234,5678,12,34,56,78) 각각 내에 있는 특정 입력 신호(S1,S2,...)에 대해 우선순위를 지정하는, 중재자.
제 1 항 또는 제 2 항에 있어서,

상기 상관 수단은:

입력 신호들(S1,S2,...) 또는 동일 크기의 그룹들(12,34,56,78)의 각각의 세트에 각각 지정된 다수의 디코드 논리 블록들(4)로서, 각각의 디코드 논리 블록(4)은 각 세트의 모든 쌍들 간의 상대적 우선순위들(1/2,1/3,...) 또는 또 다른 상대적 우선순위들(12/34,12/56,..)을 나타내는 디코드 입력 신호들을 수신하는 입력들을 가지며, 각각의 디코드 논리 블록(4)은 각 세트의 다른 입력 신호들 또는 다른 그룹들 보다 우선순위를 갖는 각 세트의 입력 신호들 또는 그룹들 중 한 신호 또는 그룹을 나타내는 논리 블록 출력 신호들(1/{234},2/{134}..., 12/345678,..)을 발생하는, 상기 디코드 논리 블록(4); 및

논리 블록 출력 신호들(1/{234},2/{134},...)을, 각 세트의 두 상호 상보적인 서브셋들 중 어느 서브셋이 다른 것에 비해 상대적 우선순위를 갖는지를 특정하는 게이트 출력 신호(12/34)로 논리적으로 결합하기 위해 디코드 논리 블록들(4)에 접속된 게이트 입력들을 갖는 논리 게이트들의 장치(150)로서, 서브셋은 획득된 우선순위를 갖는 입력 신호들 또는 그룹들 중 한 신호 또는 그룹을 포함할 때 상대적 우선순위를 갖는, 상기 논리 게이트들의 장치(150)를 구비하는, 중재자.
제 3 항에 있어서,

각 논리 게이트(150)의 논리 연산은 OR 연산을 포함하는, 중재자.
제 3 항에 있어서,

지정 수단은 또 다른 논리 게이트들(180)의 장치를 구비하고,각각의 또 다른 논리 게이트는 입력 신호들(12345678)의 각 세트에 지정된 논리 블록(4)의 논리블록 출력 신호들(12/345678,...)의 각 신호, 및 상대적 우선순위 신호(1/2,3/4,5/6,7/8)를 수신하는, 중재자.
제 5 항에 있어서,

각각의 또 다른 논리 게이트(180)의 논리 연산은 AND 연산을 포함하는, 중재자.
제 3 항에 있어서,

모든 디코드 논리 블록들(4)은 기능적으로 동일한, 중재자.
제 7 항에 있어서,

디코드 논리 블록들의 각각은 3-입력 OR 게이트의 각 입력에 접속된 각 AND 출력을 갖는 세 개의 각 AND 게이트들을 구비하는 회로와 기능적으로 동등한, 중재자.
제 1 항에 있어서,

집적 회로 장치에 실현되는 중재자.
제 3 항에 있어서,

디코드 논리 블록들의 각각은 집적 회로 장치의 적어도 일부를 구성하는, 중재자.