KR100261160B1

KR100261160B1 - 센스앰프

Info

Publication number: KR100261160B1
Application number: KR1019970039726A
Authority: KR
Inventors: 문태훈
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-08-20
Filing date: 1997-08-20
Publication date: 2000-07-01
Also published as: KR19990016992A

Abstract

프로그램부, 전류미러부, 센싱부, 비교부 및 출력부로 구성된 센스앰프에 있어서, 상기 비교부는 전원전압(Vcc)이 드레인으로 인가되고 READ신호를 게이트입력으로 하는 피모스(PM31)와, 상기 피모스(PM31)의 소오스와 직렬로 연결되고 비트라인신호(SENS)를 게이트입력으로 하는 피모스(PM32)와, 상기 피모스(PM32)의 소오스를 게이트입력으로 하고 소오스측 신호가 비트라인의 바이어스레벨을 제어하는 앤모스(NM10)와, 상기 피모스(PM32)의 소오스를 입력으로 하는 저항(R33)과, 상기 저항의 출력을 게이트입력으로 하고 소오스신호가 더미라인의 바이어스레벨을 제어하는 앤모스(NM18)와, 상기 저항의 출력을 드레인으로 하고 READ신호를 게이트입력으로 하는 앤모스(NM34)와, 상기 비트라인신호(SENS)를 게이트입력으로 하는 앤모스(NM35)로 구성되는 셀프-바이어스회로를 더 포함하는 것을 특징으로 한다.

Description

센스앰프

본 발명은 반도체장치에 관한 것으로서, 특히 어레이구조를 갖는 메모리에서 선택된 셀의 비트라인과 인접한 셀의 비트라인의 바이어스(Bias)레벨을 최대한 일치시켜 줌으로써 센스앰프의 마진을 확보하는데 적당한 센스앰프에 관한 것이다.

일반적으로 글로발(Global)비트라인을 인접 셀(Cell)과 공유하여 사용해야 하는 어레이구조를 갖는 메모리소자에서 선택된 셀과 인접한 셀의 비트라인의 바이어스레벨은 서로 동일해야 한다.

만일 선택된 셀과 인접한 셀의 비트라인의 바이어스레벨이 서로 동일하지 않다면, 워드라인이 온(on)될 경우 두 셀간에 전위차에 의해 전류의 흐름이 발생하게 된다.

즉, 높은 전위를 갖는 비트라인에서 낮은 전위의 비트라인으로 전류가 흐르게 되는 것이다.

이와같이 전류의 흐름은 결국 센스앰프의 마진을 감소시키는 결과를 초래한다.

따라서 선택된 셀의 비트라인과 인접한 셀의 비트라인의 바이어스레벨을 정확하게 일치시키기 위한 노력이 계속되고 있다.

이하, 첨부된 도면을 참조하여 종래 센스앰프를 설명하기로 한다.

도 1은 종래기술에 따른 센스앰프의 회로적 구성도이다.

종래 센스앰프는 도 1에 도시한 바와같이 센스앰프 선택신호(SAEB) 및 프로그램신호(PGMB)를 받아 선택된 메모리셀에 전원전압(V_PP)을 인가하여 선택된 메모리셀을 프로그램시키는 프로그램부(10)와, 입력되는 기준전류(IRFC)에 따라 전원전압(V_PP)에 의한 전류미러(Current Mirror)를 형성하는 전류미러부(20)와, 프로그램부(10)의 출력신호와 바이어스신호(BIAS),(PDRF), 비트라인신호(SENS), 인접 더미 비트라인신호(Dummy), 그리고 비트라인 선충전신호(INIT)를 받아 메모리셀 출력데이터의 전류와 기준전류(IRFC)를 센싱하는 센싱부(30)와, 센싱부(30)에서 센싱된 출력데이터의 전류와 기준전류를 비교하는 비교부(40)와, 비교부(40)에서 비교된 값을 반전증폭하여 출력하는 출력부(50)로 구성된다.

여기서, 프로그램부(10)는 전원전압(V_PP)을 각각의 소오스에 인가받고, 각각의 드레인이 타측의 게이트에 접속된 피모스(PM1),(PM2)와, 상기 피모스(PM1)의 드레인에 각각의 소오스가 접속되고, 그 각각의 드레인에 전원전압(V_SS)을 인가받으며, 그 게이트에 인가되는 프로그램신호(PGMB) 및 센스앰프 선택신호(SAEB)에 따라 도통제어되는 앤모스(NM1),(NM2)와, 상기 피모스(PM2)의 드레인과 전원전압(V_SS)사이에 직렬접속되어 인버터(INV1),(INV2)를 통해 각각의 게이트에 인가되는 센스앰프 선택신호 및 프로그램신호(PGMB)에 따라 도통제어되는 앤모스(NM3),(NM4)와, 그 소오스에 전원전압(V_PP)을 인가받고 그 드레인에 비트라인신호(SENB)를 인가받으며, 상기 피모스(PM2)의 드레인측신호에 따라 도통제어되는 피모스(PM3)와, 상기 인버터(INV1)를 통해 반전된 상기 센스앰프 선택신호(SAEB)와 읽기신호(READ)를 낸드조합하여 출력하는 낸드게이트(NAND1)로 구성되고, 또한 상기 전류미러부(20)는 그 소오스에 전원전압(V_DD)을 인가받고, 그 게이트가 상기 피모스(PM4)의 게이트에 접속되어 전류미러를 형성하는 피모스(PM11)와, 각각의 소오스에 전원전압(V_DD)을 인가받고 그 게이트에 인가되는 기준전류에 따라 도통제어되는 피모스(PM6),(PM8),(PM9)로 구성된다.

그리고 상기 전류센싱부(30)는 상기 프로그램부(10)에 구비된 낸드게이트(NAND1)의 출력신호와 바이어스신호(PDRF)에 따라 도통제어되어 전류미러부(20)에 전류미러를 형성시키는 직렬접속된 피모스(PM5) 및 앤모스(NM5)로 구성되고, 상기 비교부(40)는 상기 낸드게이트(NAND1)의 출력신호에 도통제어되어 상기 전류미러부(20)의 출력신호를 각각의 드레인측으로 흐르게 하는 피모스(PM7),(PM10)와, 상기 피모스(PM10)의 드레인에 그 드레인이 접속되고 그 소오스에 비트라인신호(SENS)를 인가받으며, 인가되는 바이어스신호(BIAS)에 따라 도통제어되는 앤모스(NM10)와, 그 소오스가 상기 피모스(PM7)의 드레인에 접속되고 그 게이트에 인버터(INV3)를 통해 인가되는 상기 낸드게이트(NAND1)의 출력신호에 따라 도통제어되는 앤모스(NM7)와, 그 소오스에 전원전압(V_SS)을 인가받고 상기 앤모스(NM7)의 드레인과 소오스에 그 게이트와 드레인이 각각 접속되는 앤모스(NM6)와, 상기 앤모스(NM6)의 게이트에 그 게이트가 접속되고, 그 드레인에 비트라인신호를 인가받으며 그 소오스에 전원전압을 인가받아 전류미러를 형성하는 앤모스(NM8)와, 상기 프로그램부(10)에 구비된 낸드게이트(NAND1)의 출력신호에 따라 도통제어되어 상기 전류미러부(20)의 출력신호를 그 드레인으로 흐르게 하는 피모스(PM12)와, 상기 피모스(PM12)의 드레인측과 전원전압(V_SS)사이에 직렬접속되어 각각의 게이트에 인가되는 상기 앤모스(NM10)의 드레인측 신호에 도통제어되는 피모스(PM13) 및 앤모스(NM15)와, 그 드레인에 전원전압(V_DD)을 인가받고 소오스가 상기 피모스(PM13) 및 앤모스(NM15)의 게이트에 접속되며, 그 게이트에 인가되는 상기 피모스(PM13)와 앤모스(NM15)의 접속점측 신호에 도통제어되는 앤모스(NM9)와, 전원전압(V_DD)과 충전신호(DUMMY)사이에 직렬접속되어 각각의 게이트에 인가되는 전원전압(V_DD)과 바이어스신호에 도통제어되는 앤모스(NM17),(NM18)와, 그 드레인과 소오스에 전원전압(V_SS)을 인가받고, 그 게이트에 인가되는 바이어스신호에 도통제어되는 앤모스(NM22)와, 상기 낸드게이트(NAND1)의 출력신호에 도통제어되어 상기 피모스(PM13) 및 앤모스(NM15)의 접속점측 신호를 그 소오스로 흐르게하는 앤모스(NM16)와, 그 드레인에 더미라인의 신호를 인가받고, 그 소오스에 전원전압(V_SS)을 인가받으며 그 게이트에 인가되는 전류센싱부(30)에 구비된 앤모스(NM7)의 소오스측신호에 도통제어되는 앤모스(NM12)와, 그 드레인이 상기 앤모스(NM10)의 소오스에 접속되고, 그 게이트에 인가되는 비트라인 선충전신호(INIT)에 따라 도통제어되는 앤모스(NM11)와, 상기 앤모스(NM11)의 소오스측 신호를 각각의 드레인에 인가받고, 각각의 소오스에 전원전압을 인가받으며, 각각의 게이트에 인가되는 바이어스신호(PDRF) 및 후에 설명할 출력부에 구비된 피모스(PM14)의 드레인측신호에 도통제어되는 앤모스(NM13),(NM14)로 구성된다.

그리고 상기 출력부(50)는 그 소오스에 전원전압을 인가받고 그 게이트에 상기 전류미러부(20)에 구비된 피모스(PM4)의 게이트신호를 인가받아 전류미러를 형성하는 피모스(PM14)와, 그 드레인이 상기 피모스(PM14)의 들인에 접속되고, 그 소오스에 전원전압(V_SS)을 인가받으며, 그 게이트에 상기 비교부(40)의 출력신호에 따라 도통제어되는 앤모스(NM19)와, 상기 낸드게이트(NAND1)의 출력신호를 반전출력하는 인버터(INV3)와, 그 소오스에 전원전압(V_DD)을 인가받고, 상기 앤모스(NM19)의 드레인측 신호에 따라 도통제어되는 피모스(PM15)와, 상기 피모스(PM15)의 드레인에 그 소오스가 접속되고, 그 게이트에 인가되는 상기 낸드게이트(NAND1)의 출력신호에 따라 도통제어되어 그 드레인에서 출력신호(DBUS)를 출력하는 피모스(PM16)와, 그 드레인이 상기 앤모스(NM19)의 소오스측에 접속되고 그 게이트에 인가되는 상기 앤모스(NM19)의 드레인측 신호에 따라 도통제어되는 앤모스(NM20)와, 상기 앤모스(NM20)의 소오스에 그 드레인이 접속되고, 상기 피모스(PM16)의 드레인에 그 소오스가 접속되며 그 게이트에 인가되는 인버터(INV3)를 통해 반전된 상기 낸드게이트(NAND1)의 출력신호에 따라 도통제어되는 앤모스(NM21)로 구성된다.

이하, 종래 센스앰프의 동작설명은 다음과 같다.

먼저, DELFRRL 동작시에는 프로그램부(10)에는 읽기동작신호(READ)가 고전위로 인가되고 센스앰프 선택신호(SAEB) 및 프로그램신호(PGMB)는 저전위로 인가된다.

이에따라 앤모스(NM3),(NM4)가 도통되어 피모스(PM3)의 게이트에 전원전압(V_SS)을 인가하게 된다.

또한 상기 피모스(PM2)는 전원전압(V_SS)을 비트라인신호(SENS)로 입력하게 된다. 또한 인버터(INV1)를 통해 반전된 센스앰프 선택신호(SAEB)를 인가받고, 읽기동작신호(READ)를 인가받아 낸드조합하여 출력하는 낸드게이트(NAND1)의 출력신호는 저전위로 인가되어, 피모스(PM5),(PM7),(PM10),(PM12),(PM16) 및 인버터(INV3)를 통해 앤모스(NM21)를 턴온시킨다.

그 다음, 채널폭이 큰 앤모스(NM10),(NM18)은 인가되는 바이어스신호(BIAS)에 의해 도통되어 각각의 소오스에 접속된 비트라인을 각각의 드레인에 인가되는 비트라인신호(SENS) 및 충전신호(DUMMY)와 문턱전압의 차로 충전한다.

이와같은 동작으로 앤모스(NM6)는 전류를 밀러링하게 되며, 그 앤모스(NM6)의 브랜치를 통해 흐르는 전류는 기준셀 전류의 1/2정도가 흐르게 된다.

그러나 상기와 같이 적은양의 전류로는 비트라인과 더미라인의 선충전이 용이하지 않아 비트라인 선충전신호(INIT)를 이용하여 앤모스(NM11)를 턴온시켜 앤모스(NM13)를 통해 3배 높은 전류로 선충전한다.

그 다음, 센스앰프의 풀업 브랜치인 피모스(PM11),(PM14)를 통해 전류가 흐르지 않는 경우는 앤모스(NM14)가 턴온되어 비트라인을 전원전압(V_SS)값으로 방전시키며, 센스앰프의 출력신호(DBUS)가 플립(FLIP)되면서 앤모스(NM14)가 턴오프되는 부궤환루프를 형성하게 된다.

이어, 메모리셀이 소거된 상태라면, 앤모스(NM9)의 소오스 및 피모스(PM13)와 앤모스(NM15)의 게이트측에 인가되는 신호는 앤모스(NM10)의 소오스측에 인가되는 신호를 따라가게 된다.

또한, 상기 앤모스(NM9)의 게이트측 및 직렬접속된 피모스(PM13) 및 앤모스(NM15)의 접속점측 전압은 상기 앤모스(NM9)의 소오스측 전압보다 문턱전압값 만큼 높게된다.

상기 앤모스(NM9)의 게이트측신호를 그 게이트에 인가받은 출력부(50)에 구비된 앤모스(NM19)의 드레인측 신호에 도통제어되는 피모스(PM15)가 도통되어 센스앰프의 출력신호(DBUS)는 전원전압값으로 출력된다. 즉, 논리 "1"값으로 출력된다.

또한 프로그램된 메모리셀을 센싱하는 경우에는 상기 앤모스(NM9)의 소오스측 및 피모스(PM13)와 앤모스(NM15)의 게이트의 신호는 전원전압(V_DD)값이 되며, 이에따라 앤모스(NM15)가 턴온되어 상기 피모스(PM13)와 그 앤모스(NM15)의 접속점측 전압은 전원전압(V_SS)이 된다.

또한, 그 전원전압(V_SS)을 그 게이트에 인가받은 출력부(50)에 구비된 앤모스(NM19)는 턴오프된다.

이때, 피모스(PM14)를 턴온시켜 앤모스(NM20)를 턴온시킴으로써, 센스앰프의 출력신호(DBUS)는 전원전압(V_SS)값인 저전위로 출력된다.

한편, 도 2는 일반적으로 사용되는 글로발(global)비트라인을 인접한 셀과 공유하는 코어 어레이(Core Array)를 도시하였다.

도 2에 도시된 바와같이 센스앰프가 동작시 센스노드는 선택되는 워드라인에 따라 경로 1(PATH 1) 또는 경로 2(PATH 2)의 전류흐름을 갖는다.

즉, 센스앰프 동작시 센스노드가 경로 1 또는 경로 2의 전류흐름을 갖게되는 경우, 일정한 바이어스(일정한 외부입력)신호로 비트라인과 더미라인이 챠지-업(Charge-Up)될 때, 챠지-업(charge-up)되는 스피드가 느려져서 센싱속도가 감소하게 된다.

경로 2로 셀이 선택된 경우는 저항강하(drop)에 의해 도 2의 C노드의 전압이 더미라인의 D노드의 전압에 비해 떨어지게 된다.

이는 D쪽에서 C쪽으로 전류가 유입되어 실제 셀 전류(current)의 일부를 더미라인에 빼앗기는 결과를 초래하게 된다.

한편, 도 3은 종래기술에 따른 센스앰프의 파형을 도시하였다.

도 3에 도시한 바와같이 종래에 외부에서 인가되는 DC바이어스를 사용할 경우, 센싱구간 동안에 센스노드의 전압레벨과 더미노드의 전압레벨이 상당한 차이가 있음을 볼 수 있다.

그러나 상기와 같은 종래 센스앰프는 다음과 같은 문제점이 있었다.

비트라인의 전압레벨이 셀의 특성에 따라 가변하는데 비해 더미라인은 항상 일정한 전압레벨을 가지고 있으므로 비트라인과 더미라인간의 셀 커런트의 차이가 발생하게 되어 소자의 신뢰성을 저하시킨다.

본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로서, 외부에서 인가하는 바이어스회로 대신에 셀프-바이어스 회로를 구성하여 비트라인과 더미라인을 챠지-업시켜 챠지-업 스피드를 개선시키고 센스노드와 더미노드가 동일한 전압레벨을 갖도록 하는데 적당한 센스앰프를 제공하는데 그 목적이 있다.

도 1은 종래기술에 따른 센스앰프의 회로적 구성도

도 2는 글로발 비트라인을 공유하는 일반적인 코어 어레이를 도시한 도면

도 3은 종래기술에 따른 센스앰프의 파형도

도 4는 본 발명에 따른 센스앰프의 회로적 구성도

도 5는 본 발명에 따른 센스앰프의 파형도

도면의 주요부분에 대한 부호의 설명

10 : 프로그램부 20 : 전류미러부

30 : 센싱부 40 : 비교부

40A : 셀프-바이어스회로부 50 : 출력부

상기의 목적을 달성하기 위한 본 발명의 센스앰프는 프로그램부, 전류미러부, 센싱부, 비교부 및 출력부로 구성된 센스앰프에 있어서, 상기 비교부는 전원전압(Vcc)이 드레인으로 인가되고 READ신호를 게이트입력으로 하는 피모스(PM31)와, 상기 피모스(PM31)의 소오스와 직렬로 연결되고 비트라인신호(SENS)를 게이트입력으로 하는 피모스(PM32)와, 상기 피모스(PM32)의 소오스를 게이트입력으로 하고 소오스측 신호가 비트라인의 바이어스레벨을 제어하는 앤모스(NM10)와, 상기 피모스(PM32)의 소오스를 입력으로 하는 저항(R33)과, 상기 저항의 출력을 게이트입력으로 하고 소오스신호가 더미라인의 바이어스레벨을 제어하는 앤모스(NM18)와, 상기 저항의 출력을 드레인으로 하고 READ신호를 게이트입력으로 하는 앤모스(NM34)와, 상기 비트라인신호(SENS)를 게이트입력으로 하는 앤모스(NM35)로 구성되는 셀프-바이어스회로를 더 포함하는 것을 특징으로 한다.

이하, 본 발명의 센스앰프를 첨부된 도면을 참조하여 설명하면 다음과 같다.

먼저, 본 발명의 센스앰프는 전원전압(V_DD)와 다른 전원전압(V_SS)사이의 비교부에 셀프-바이어스 회로를 구성한 것이다.

따라서, 비교부를 제외한 모든 구성은 종래기술과 동일하므로 이하, 생략하고 본 발명에서는 비교부에 대해 상세히 설명하기로 한다.

도 4는 본 발명에 따른 센스앰프의 회로적구성도이다.

본 발명의 센스앰프는 도 4에 도시한 바와같이 크게 센스앰프 선택신호(SAEB) 및 프로그램신호(PGMB)를 받아 선택된 메모리셀에 전원전압(V_PP)을 인가하여 선택된 메모리셀을 프로그램시키는 프로그램부(10)와, 입력되는 기준전류(IRFC)에 따라 전원전압(V_PP)에 의한 전류미러(Current Mirror)를 형성하는 전류미러부(20)와, 프로그램부(10)의 출력신호와 바이어스신호(BIAS),(PDRF), 비트라인신호(SENS), 인접 더미 비트라인신호(Dummy), 그리고 비트라인 선충전신호(INIT)를 받아 메모리셀 출력데이터의 전류와 기준전류(IRFC)를 센싱하는 센싱부(30)와, 센싱부(30)에서 센싱된 출력데이터의 전류와 기준전류를 비교하는 비교부(40)와, 비교부(40)에서 비교된 값을 반전증폭하여 출력하는 출력부(50)로 구성된다.

여기서, 상기 비교부(40)는 상기 낸드게이트(NAND1)의 출력신호에 의해 도통제어되어 전류미러부(20)의 출력신호를 각각의 드레인측으로 흐르게 하는 피모스(PM7),(PM10)와, 낸드게이트(NAND1)의 출력신호에 의해 도통제어되어 전원전압(V_DD)을 자신의 드레인쪽으로 흐르게 하는 피모스(PM31)와, 상기 피모스(PM31)의 드레인에 소오스가 접속되고 비트라인신호에 의해 도통제어되는 피모스(PM32)와, 상기 피모스(PM32)의 드레인에 연결되는 저항(R33)과, 소오스가 상기 저항(R33)과 직렬연결되고 상기 낸드게이트(NAND1)의 출력신호에 의해 도통제어되는 앤모스(NM34)와, 소오스가 상기 앤모스(NM34)의 소오스와 공통으로 상기 저항(R33)과 연결되고 상기 비트라인 신호에 의해 도통제어되는 앤모스(NM35)와, 상기 피모스(PM10)의 드레인에 그 드레인이 접속되고 그 소오스에 비트라인신호(SENS)를 인가받으며, 상기 피모스(PM32)의 소오스쪽에 흐르는 신호에 의해 도통제어되는 앤모스(NM10)와, 그 소오스가 상기 피모스(PM7)의 드레인에 접속되고 그 게이트에 인버터(INV3)를 통해 인가되는 상기 낸드게이트(NAND1)의 출력신호에 따라 도통제어되는 앤모스(NM7)와, 그 소오스에 전원전압(V_SS)을 인가받고 상기 앤모스(NM7)의 드레인과 소오스에 그 게이트와 드레인이 각각 접속되는 앤모스(NM6)와, 상기 앤모스(NM6)의 게이트에 그 게이트가 접속되고, 그 드레인에 비트라인신호를 인가받으며 그 소오스에 전원전압을 인가받아 전류미러를 형성하는 앤모스(NM8)와, 상기 프로그램부(10)에 구비된 낸드게이트(NAND1)의 출력신호에 따라 도통제어되어 상기 전류미러부(20)의 출력신호를 그 드레인으로 흐르게 하는 피모스(PM12)와, 상기 피모스(PM12)의 드레인측과 전원전압(V_SS)사이에 직렬접속되어 각각의 게이트에 인가되는 상기 앤모스(NM10)의 드레인측 신호에 도통제어되는 피모스(PM13) 및 앤모스(NM15)와, 그 드레인에 전원전압(V_DD)을 인가받고 소오스가 상기 피모스(PM13) 및 앤모스(NM15)의 게이트에 접속되며, 그 게이트에 인가되는 상기 피모스(PM13)와 앤모스(NM15)의 접속점측 신호에 도통제어되는 앤모스(NM9)와, 전원전압(V_DD)과 충전신호(DUMMY)사이에 직렬접속되어 각각의 게이트에 인가되는 전원전압(V_DD)에 의해 도통제어되는 앤모스(NM17)와, 상기 저항(R33)을 통해 상기 앤모스(NM34) 및 앤모스(NM35)의 소오스쪽으로 흐르는 신호에 의해 도통제어되는 앤모스(NM18)와, 그 드레인과 소오스에 전원전압(V_SS)을 인가받고, 그 게이트에 인가되는 전원전압(V_DD)신호에 도통제어되는 앤모스(NM22)와, 상기 낸드게이트(NAND1)의 출력신호에 도통제어되어 상기 피모스(PM13) 및 앤모스(NM15)의 접속점측 신호를 그 소오스로 흐르게하는 앤모스(NM16)와, 그 드레인에 더미라인의 신호를 인가받고, 그 소오스에 전원전압(V_SS)을 인가받으며 그 게이트에 인가되는 전류센싱부(30)에 구비된 앤모스(NM7)의 소오스측신호에 도통제어되는 앤모스(NM12)와, 그 드레인이 상기 앤모스(NM10)의 소오스에 접속되고, 그 게이트에 인가되는 비트라인 선충전신호(INIT)에 따라 도통제어되는 앤모스(NM11)와, 상기 앤모스(NM11)의 소오스측 신호를 각각의 드레인에 인가받고, 각각의 소오스에 전원전압을 인가받으며, 각각의 게이트에 인가되는 바이어스신호(PDRF) 및 후에 설명할 출력부에 구비된 피모스(PM14)의 드레인측신호에 도통제어되는 앤모스(NM13),(NM14)를 포함하여 구성된다.

여기서, 상기 피모스(PM31),(PM32)와 상기 저항(R33) 및 앤모스(NM34)(NM35)에 의해 노아(NOR)타입의 셀프-바이어스(Self-bias)회로가 구성된다.

상기와 같이 구성된 본 발명에 따른 센스앰프의 동작설명은 다음과 같다.

먼저, 센스노드(SENS)가 데이터가 지워진 셀(ERASED CELL)을 센싱하여 커런트가 많이 흐르는 경우. 즉, 센스노드의 전위가 내려가게 되는 경우, 셀프-바이어스회로에 의해 포지티브 피드백(Positive feedback)되어 피모스(PM32)를 도통시켜준다.

그리고 앤모스(NM35)를 오프시켜 상기 앤모스(NM10)의 게이트로 인가되는 바이어스(BIAS1)의 레벨을 올려준다.

한편, 센스노드가 프로그램된 셀(Programmed Cell)을 센싱하여 커런트가 흐르지 않을 경우에는 즉, 센스노드의 전위가 올라가게 되는 경우, 상기 노아 타입의 셀프-바이어스회로의 피모스(PM32)를 오프시키고 상기 앤모스(NM35)를 도통시켜주어 상기 앤모스(NM10)의 게이트로 인가되는 바이어스(BIAS1)의 레벨을 내려준다.

이와같은 두가지 경우에 대해서 모두 포지티브 피드백을 받게 되므로 기존의 외부에서 DC바이어스가 인가되는 경우에 비해 센싱속도를 빠르게 한다.

또한 상기 앤모스(NM18)의 게이트로 인가되는 바이어스(BIAS2)는 저항(R33)에 의해 상기 앤모스(NM10)의 게이트로 인가되는 바이어스(BIAS1)에 비해 낮은 레벨의 출력으로 앤모스(NM18)를 도통시킨다.

따라서 선택된 셀이 위치에 따라 저항강하를 받기 때문에 비트라인과 더미라인을 같은 바이어스 레벨을 사용하면 도 2에 도시된 바와같이 A↔B 혹은 C↔D 사이의 전류경로가 생기게 된다.

한편, 도 5는 본 발명에 따른 센스앰프의 파형을 도시하였다.

도 5에 도시한 바와같이 셀프-바이어스를 사용함에 따라 센싱구간 동안에 센스노드의 전압레벨과 더미노드의 전압레벨이 거의 동일하게 되는 것을 볼 수 있다.

이상 상술한 바와같이 본 발명의 센스앰프는 다음과 같은 효과가 있다.

첫째, 셀프-바이어스회로를 이용하여 비트라인과 더미라인을 챠지-업 시키므로 챠지-업 스피드가 빨라진다.

둘째, 비트라인 저항을 이용하여 더미셀로의 커런트 유입을 최소화할 수 있다.

셋째, 센스노드의 피드백신호를 받아 다시 센스노드와 더미노드를 컨트롤하므로 센스노드와 더미노드가 동일한 위상을 갖는다.

Claims

프로그램부, 전류미러부, 센싱부, 비교부 및 출력부로 구성된 센스앰프에 있어서,

상기 비교부는 전원전압(Vcc)이 드레인으로 인가되고 리드(READ)신호를 게이트입력으로 하는 피모스(PM31)와,

상기 피모스(PM31)의 소오스와 직렬로 연결되고 비트라인신호(SENS)를 게이트입력으로 하는 피모스(PM32)와,

상기 피모스(PM32)의 소오스를 게이트입력으로 하고 소오스측 신호가 비트라인의 바이어스레벨을 제어하는 앤모스(NM10)와,

상기 피모스(PM32)의 소오스를 입력으로 하는 저항(R33)과,

상기 저항의 출력을 게이트입력으로 하고 소오스신호가 더미라인의 바이어스레벨을 제어하는 앤모스(NM18)와,

상기 저항의 출력을 드레인으로 하고 READ신호를 게이트입력으로 하는 앤모스(NM34)와,

상기 비트라인신호(SENS)를 게이트입력으로 하는 앤모스(NM35)로 구성되는 셀프-바이어스회로를 더 포함하는 것을 특징으로 하는 센스앰프.
제 1 항에 있어서,

상기 비교부는 전원전압(V_DD)을 게이트입력으로 하고 소오스 및 드레인이 공통으로 전원전압(V_SS)에 접속되는 앤모스(NM22)를 더 포함하는 것을 특징으로 하는 센스앰프.
제 1 항에 있어서,

상기 비트라인의 신호와 더미라인의 신호는 센싱동작시 서로 동일한 전압레벨을 갖는 것을 특징으로 하는 센스앰프.