KR100255402B1 - 드라이에칭방법 - Google Patents

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Abstract

CFC(클로로플루오로카본)가스를 사용하지 않고, W-폴리사이드막의 1단계 이방성에칭을 행한다.
S2Cl2, S2Br2등의 할로겐화황을 에칭가스로서 사용하여, W-폴리사이드막(5)을 에칭한다. 할로겐화황에서 생성되는 S는 측벽보호막(7)의 형성에, Cl*, Br*은 에칭종(種)으로 각각 기여한다. 상층측의 WSix층(4)의 에칭시에 생성되는 WClx나 WBrx는 상온상압하에서 는 비점이 높으나, 가압가열하에서는 탈리(脫離)에 필요한 증기압을 얻는다. 따라서, S가 승화하지 않을 정도로 웨이퍼를 가열하면 에칭은 충분히 진행한다. 플라즈마내에 F*가 생성되지 않으므로, 다결정 실리콘층(3)에 언더컷이 발생하지 않고, 또 C도 존재하지 않으므로, 파티클오염이나 게이트산화막(2)에 대한 선택성 저하를 방비할 수 있다.

Description

드라이에칭방법
제1도는 본 발명을 게이트가공에 적용한 프로세스예를 그 공정순에 따라서 도시한 개략단면도이며, (a)는 W-폴리사이드막상에 레지스트마스크가 형성된 상태, (b)는 W-폴리사이드막이 S의 퇴적에 의한 측벽보호막의 형성을 수반하면서 에칭된 상태, (c)는 측벽보호막이 제거된 상태, (d)는 레지스트마스크가 제거된 상태를 각각 도시한 도면.
제2도는 본 발명을 게이트가공에 적용한 다른 프로세스예를 그공정순에 따라서 도시한 개략단면도이며, (a)는 W-폴리사이드막상에 TiON 반사방지막을 통해 레지스트마스크가 형성된 상태, (b)는 TiON 반사방지막을 통해 레지스트마스크가 형성된 상태, (b)는 TiON 반사방지막패턴이 형성되고, 레지스트마스크가 제거된 상태, (c)는 TiON 반사방지막패턴을 마스크로 하여 W-폴리사이드막이 에칭된 상태, (d)는 측벽보호막 및 질화황계 퇴적층이 제거된 상태를 각각 도시한 도면.
제3도는 본 발명을 게이트가공에 적용한 다른 프로세스예에 있어서, 질화황계 화합물의 퇴적에 의해 측벽보호막이 형성된 상태의 개략단면도.
제4도는 본 발명을 게이트가공에 적용한 또 다른 프로세스예에 있어서, 질화황계 화합물의 퇴적에 의해 측벽보호막 및 질화황계 퇴적층이 형성된 상태의 개략단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 단결정 실리콘기판 2 : 게이트산화막
3 : 다결정 실리콘층 4 : WSix
5 : W-폴리사이드막 5a : 게이트전극
6 : 레지스트마스크 7 : 측벽보호막(S)
8 : TiON 반사방지막 8a : TiON 반사방지막패턴
9 : 질화황계 퇴적층 10 : 측벽보호막[(SN)x]
본 발명은 반도체장치의 제조분야 등에 있어서 적용되는 드라이에칭방법에 관한 것이며, 특히 클로로플루오로카본(CFC)가스를 사용하지 않고, 폴리사이드막의 고선택성, 고이방성(高異方性), 저오염성 에칭을 행하는 방법에 관한 것이다.
다결정 실리콘층과 WSix(텅스텐실리사이드)등으로 이루어지는 고융점 금속실리사이드층이 적층된 폴리사이드막은 단면적이 같은 다결정 실리콘의 단층막과 비하여 약 1자리수 낮은 저항치가 얻어지므로, LSI의 게이트배선재료로서 근년 널리 사용되어 오고 있다.
이 폴리사이드막은 상이한 2종류의 재료에 대하여 동시에 이방성을 실현하지 않으면 안되므로, 드라이에칭 기술에 새로운 곤란을 초래하였다. 그것은 생성되는 할로겐화합물의 증가압의 차에 기인하여 상층의 고융점 금속실리사이드층보다 하층의 다결정 실리콘층이 빨리 에칭된다는 것 및 다결정 실리콘층과 고융점 금속실리사이드층의 계면(界面)에 반응층이 형성되는 것 등의 이유에 의해 패턴에 언더컷(undercut)이나 네킹(necking) 등이 생기기 쉽기 때문이다. 이들 형상이상(異常)은 소스드레인영역을 형성하기 위한 이온주입시에 불순물이 도입되지 않는 오프셋영역을 발생시키거나, LDD 구조를 실현하기 위한 사이드월형성시의 치수정밀도를 저하시키는 것 등의 원인으로 되고, 특히 서브미크론 디바이스에서는 허용되지 않는 것이다. 따라서, 폴리사이드막의 이방성 가공을 실현하는 방법에 대하여 한창 연구가 진행되고 있다.
종래, 폴리사이드막용의 에칭가스로서는, CFC113(C2Cl3F3)으로 대표되는 클로로플루오로카본(CFC)가스가 널리 사용되어 왔다. 이것은 분자중의 F원자와 Cl 원자의 기여에 의해 라디칼반응과 이온어시스트반응의 양쪽이 진행하고, 더욱이 탄소계 폴리머가 퇴적하여 측벽보호가 행해짐으로써 고속이방성 에칭이 가능하게 되기 때문이다.
그러나, CFC 가스는 주지하는 바와 같이 지구의 오존층 파괴의 원인이라는 것이 지적되고 있으므로, 환경보호의 관점에서 드라이에칭의 분야에 있어서도 CFC 가스의 대체품을 발견하여, 그 효과적인 이용방법을 확립하는 것이 급선무로 되어 있다.
이 탈 CFC 대책의 하나로서, 본원 출원인은 앞서 일본국 특원평 2(1990)-10489호 명세서에 있어서, 텅스텐폴리사이드막(이하, W-폴리사이드막이라 함)의 상층측의 WSix층을 HBr/SF6혼합가스를 사용하여 에칭하고, 하층측의 다결정 실리콘층은 HBr 가스 단독으로 에칭하는 2단계 에칭기술을 제안하고 있다. 이 경우, WSix층은 플루오르화물의 형으로 신속히 제거되고, 다결정 실리콘층은 이온어시스트기구에 의해 브롬화물의 형태로 이방적(異方的)으로 제거된다. 이 기술은 WSix(브롬화텅스텐)에 의한 파티클오염을 방지하면서, 실용적인 에칭속도, 게이트산화막에 대한 높은 선택성, 고이방성을 달성할 수 있는 점을 큰 메리트로 하고 있다.
또, 다른 탈 CFC 대책으로서는 예를 들면 제52회 응용물리학회 학술강연회(1991년 추계년회) 강연예고집(豫稿集), p. 508, 강연번호 9a-ZF-6 에 CFC113에 대신하여 Cl2/CH2F2혼합가스를 사용한 W-폴리사이드막의 에칭이 보고되어 있다. 이 가스계에 의하면, CH2F2에 유래하여 기상(氣相)중에 생성하는 탄소계 폴리머를 퇴적시킴으로서 측벽보호가 행해진다. 또, CH2F2의 유량비(流量比)를 최적화하면 WSix층과 다결정 실리콘층간의 선택비를 증대시켜서, 단차부(段差部)의 잔사(殘渣)를 저감할 수도 있다.
한편, 전술한 바와 같은 탄소계 폴리머의 측벽보호작용에 의해 고이방성을 달성하는 것이 아니고, 피에칭기판(웨이퍼)의 저온화에 의해 이것을 달성하려고 하는 기술도 제안되어 있다. 이것은 이른바 저온에칭이라고 하는 기술도 제안되어 있다. 이것은 이른바 저온에칭이라고 하는 프로세스이며, 웨이퍼의 온도를 0℃ 이하로 유지함으로써, 깊이방향의 에칭속도를 이온어시스트효과에 의해 실용레벨로 유지한 채, 패턴측벽부에 있어서의 라디칼반응을 동결 또는 억제하여 언더컷 등의 형상이상을 방지하려고 하는 기술이다. 예를 들면 제35회 응용물리학관게 연합강연회(1988년 춘계년회) 강연예고집 제495페이지 연제번호 28a-G-2 에는 웨이퍼를 -130℃로 냉각하고, SF6가스를 사용하여 실리콘트렌치에칭 및 n+형 다결정 실리콘층의 에칭을 행한 예가 보고되어 있다.
이와 같이, 종래부터 몇가지 탈 CFC 대책이 제안되어 있으나, 각각 해결해야 할 과제도 남아 있다.
예를 들면 HBr/SF6혼합가스와 HBr 단독가스에 의한 2단계 에칭 기술의 실용성은 WSix층과 다결정 시리콘층간의 가스조성의 전환의 타이밍이 어떻게 고정밀도로 판정할 수 있는가에 의존하고 있다. 전환의 타이밍이 지나치게 빠르면 잔존하는 WSix층이 단독조성의 HBr가스와 반응하여 증기압이 낮은 WBrx를 생성하여, 파티클레벨을 악화시킬 염려가 크다. 역으로 전환의 타이밍이 늦으면 F*에 의해 다결정 실리콘층에 언더컷이 들어가고 만다.
더욱이, 근년에는 SRAM 의 비트선가공이나 EPROM의 콘트롤게이트가공 등과 같이 큰 단차를 가진 기판상에서 폴리사이드막의 에칭을 행하여야 할 경우가 있어서, 이 타이밍의 판정은 더욱 곤란하게 되어 있다.
한편, Cl2/CH2F2혼합가스를 사용하는 방법에는 CH2F2의 퇴적성이 지나치게 강하다는 문제가 있다. 1988년 드라이프로세스심포지움 초록집 p.74, II-8에는, CH2F2는 C4F8, C2Cl2F4(CFC114), CCl4등의 가스에 비해 강고(强固)한 폴리머를 형성하고, 입사이온에 의한 에칭속도가 낮은 사실이 보고되어 있다. 따라서, CH2F2를 사용하면 재현성이나 파티클레벨을 크게 손상시킬 염려가 크다.
또, 에칭반응계에 있어서의 탄소의 존재는 SiO2계 재료층에 대한 선택성을 열화시키는 원인으로 된다. 이 문제점은 예를 들면 월간 세미콘덕터월드 1990년 1월호, p.81~84(프레스저널사 간행)에 지적되어 있다. 게이트산화막과 같은 SiO2계 재료층의 표면에 탄소가 흡착하면, 원자간 결합에너지가 큰 C-O 결합(275kcal/mole)이 생성하여 Si-O 결합이 약화되거나, 또는 SiO2가 Si 로 환원되어 할로겐계의 에칭종(種)으로 인발되기 쉽게 된다. 이것은 얇은 게이트산화막을 바탕재로 하여 게이트가공을 행하는 경우 등에 중대한 문제로 된다.
이에 대해, 저온에칭은 탈 CFC 대책의 유효한 수단의 하나라고 기대되고 있으나, 고이방성의 달성을 라디칼의 반응의 동결 또는 억제만에 의존하려고 하면, 전술한 바와 같이 액체질소를 요하는 레벨의 저온냉각이 필요하게 된다. 그러나, 이것으로는 대형이고 특수한 냉각장치가 필요하게 된다는 것, 진공시일재의 신뢰성이 저하된다는 것 등의 하드웨이퍼면의 문제가 발생한다. 또, 웨이퍼의 냉각 및 실온으로 복귀시키기가지의 가열에 시간이 걸리므로, 스루풋이 저하되는 것도 염려되고, 경제성이나 생산성을 손상시킬 염려가 크다.
그래서, 본 발명은 이들 2단계에치엥 있어서의 전환타이밍판정의 곤란성, 탄소계 폴리머에 의한 오염이나 선택성의 저하, 웨이퍼온도의 저온제어에 수반하는 제문제를 해결하여, 실용적인 폴리사이드막의 드라이에칭방법을 제공하는 것을 목적으로 한다.
본 발명의 드라에칭방법은 전술한 목적을 달성하기 위해 제안된 것이다.
즉, 본원의 제1의 발명에 관한 드라이에칭방법은 S와 Cl을 구성원소로서 가지며 방전해리(放電解離)조건하에서 플라즈마내에 유리(遊離)의 S를 생성할 수 있는 화합물, 또는 S와 Br을 구성원소로서 가지며 방전해리조건하에서 플라즈마내에 유리의 S를 생성할 수 있는 화합물의 최소한 한쪽을 함유하는 에칭가스를 사용하고, 피에칭기판을 가열하면서 폴리사이드막을 에칭하는 것을 특징으로 한다.
본원의 제2의 발명에 관한 드라이에칭방법은 제1의 발명에서 사용하는 에칭가스에 또한 질소계 화합물을 첨가하는 것을 특징으로 한다.
본원의 제3의 발명에 관한 드라이에칭방법은 S2Cl2와 S2Br2의 혼합기화(混合氣化)생성물을 함유하는 에칭가스를 사용하고, 피에칭 기판을 가열하면서 폴리사이드막을 에칭하는 것을 특징으로 한다.
또한, 본원의 제4의 발명에 관한 드라이에칭방법은 제3의 발명에서 사용하는 에칭가스에 또한 질소계 화합물을 첨가하는 것을 특징으로 한다.
본 발명의 드라이에칭방법의 포인트는 (i) 에칭가스의 성분으로서 플루오르계 화합물을 사용하지 않는 것, (ii) 탄소계 폴리머이외의 물질로 측벽보호를 행하는 것, 및 (iii) 도중에 에칭조건을 변경하지 않고 1단계 이방성에칭을 실현하는 것이다.
먼저, 본 발명에서는 에칭에 이방성 저하의 원인으로 되는 F*를 이용하지 않고, 대신에 Cl*및/또는 Br*을 이용한다. 종래기술에 있어서 Cl*, Br*이 적극적으로 이용되지 않았던 것은 W의 염화물이나 브롬화물의 증기압이 높기 때문이다. 예를 들면, 비점에서 보면 WCl5는 275.6℃, WCl6은 346.7℃, WBr6은 232℃이며, 상온에서 기체인 WF6보다 훨씬 높다. 그러나, 발상(發想)을 전환하면, 이 정도의 비점을 가진 화합물은 에칭이 행해지는 감압하에서 웨이퍼를 어느 정도 가열하면 탈리(脫離)에 필요한 증기압을 얻으므로, 에칭은 충분히 진행할 수 있는 것이라고 생각된다.
한편, 탄소계 폴리머이외의 측벽보호물질에 관하여는 본 발명자는 황(S) 및 질화황계 화합물에 착안하여, 이제까지 다수의 제안을 하고 있다.
S는 일본국 특원평 3(1991)-210516호 명세서에 기재한 바와 같이, 방전해리조건하에 플라즈마내에 유리의 S를 생성할 수 있는 화합물을 사용하여 생성시킬 수 있다. 퇴적된 S는 에칭종료후에 웨이퍼를 대략 90℃이상으로 가열하면 승화제거할 수 있다.
한쪽의 질화황계 화합물은 일본국 특원평 3(1991)-301281호 명세서에 기재된 바와 같이, S를 생성할 수 있는 화합물에 또한 질소계 화합물을 첨가하면 마찬가지로 생성시킬 수 있다. 여기서 생성하는 질화황계 화합물로서는 폴리티아질(SN)x이 주된 것이며, 이하의 명세서에서도 (SN)x을 중심으로 하여 기술하나, 이 이외에도 에칭가스의 조성에 따라 할로겐화티아질이나 티아질수소 등이 생성될 가능성이 있다. 그러나, 모두 웨이퍼를 대략 130℃ 이상 가열하면 용이하게 승화 도는 분해하여, 제거할 수 있다.
따라서, 전술한 웨이퍼가열은 이들 S나 질화황계 화합물이 제거 되지 않는 온도범위에서 행해지는 것이 전제로 된다.
이상이 본원의 4발명에 공통되는 생각이다.
본원의 제1의 발명은 S퇴적프로세스를 실현하는 것이며, 에칭가스의 주성분으로서 S와 Cl*또는 S와 Br*을 1분자로부터 동시에 공급할 수 있는 화합물의 최소한 한쪽을 사용한다. 이러한 화합물로서는 본원 출원인이 앞서 일본국 특원평 3(1991)-210516호 명세서에 제안한 S3Cl2, S2Cl2, SCl2등의 염화황, 또는 S3Br2, S2Br2, SBr2등의 브롬화황이 대표적인 것이다. Cl*및 Br*은 폴리사이드막의 에칭종으로서, 또 S 는 측벽보호물질로서 각각 기여한다.
본원의 제2의 발명은 질화황 퇴적프로세스를 실현하는 것이며, 염화황, 브롬화황의 최소한 한쪽을 포함하는 에칭가스에 또한 질소계 화합물을 첨가한다. 이 경우, 염화황 및/또는 브롬화황으로부터 해리생성하는 S와 질소계 화합물로부터 해리생성하는 N 이 반응하면, 먼저 티아질(N≡S)이 생성하고, 다시 이 티아질이 부대전자(不對電子)를 이용하여 구핵(求核)공격을 행함으로써 분자간에 용이하게 중합하여 (SN)x는 J. Am. Chem. Soc. Vol. 29, p 6358~6363(1975)에도 기재되어 있는 바와 같이, 결정상태에서는 S-N-S-N-…의 공유결합쇄가 평행으로 배열된 구조를 가지고 있다. 이 폴리머는 라디칼이나 이온의 공격에 대해 높은 내성(耐性)을 나타내므로, S보다 더욱 강고한 측벽보호효과를 발휘한다.
본원의 제3의 발명 및 제4의 발명은 액상의 할로겐화황의 유효한 이용방법을 제공하는 것이며, 전자는 S퇴적프로세스이고, 후자는 질화황 퇴적프로세스를 각각 실현하는 것이다.
제3의 발명 및 제4의 발명에서 사용하는 할로겐화황은 S2Cl2(2염화 2황) 및 S2Br2(2브롬화 2황)이다. S2Cl2는 융점 -77℃, 비점 138℃의 유상(油狀)물질, S2Br2는 융점 -46℃, 비점 54℃(2.39 × 103Pa)의 유상물질이며, 어느 것이나 상온상압하에서는 액체이다. 이것들은 불활성 가스를 사용하여 버블링을 행하는 등의 방법에 의해 기화시켜서 에칭체임버내에 도입하면 단독조성으로도 에칭가스로서 사용할 수 있다.
그러나, 본 발명자는 이들 양쪽의 화합물을 미리 혼합하고나서 기화시킴으로써, 플라즈마의 상태를 변화시켜서, 보다 다양한 화학종(化學種)을 에칭반응계에 공급할 수 있는 것을 발견하였다. 이것은 S2Cl2와 S2Br2와의 사이에 할로겐 교환반응이 일어나서, S2ClBr(염화브롬화황)이 일부 생성되는 것에 기인하고 있다. S2ClBr 으로부터는 SClBr+, ClBr+등과 같이 S2Cl2단독 또는 S2Br2단독조성의 에칭 가스로부터는 생성되지 않는 화학종이 생성될 가능성이 있고, 또 방전해리 효율도 변화한다.
또한, 본원에서는 액체상태의 할로겐화황을 편의상 상기의 2물질에 한정하고 있으나, 할로겐화황에는 순수상태에서의 존재나 물성이 확정되어 있지 않은 다른 원자조성비를 가진 화합물도 많다. 원리적으로는, 예를 들면 이들 불확정 화합물을 사용해도 같은 혼합기화생성물을 얻을 수 있다.
그런데, 2성분계(成分系) 가스의 할로겐교환반응에 의해 에칭특성이 변화하는 예로서는, 알루미늄계 재료층의 에칭에 있어서, BCl3와 BBr3를 미리 혼합하고나서 공급함으로써, 대(對)레지스트선택비가 향상된다는 사실이 알려져 있다. 금회의 발명은 이 사실에 착상을 얻은 것이다. 이 선택비 향상의 상세한 기구는 반드시 명백한 것은 아니나, 레지스트마스크의 표면에 형성되는 CClxBry계의 폴리머의 구조나 성질이 보다 복잡 다양화됨으로써, 이온스퍼터작용이나 라디칼의 공격에 대한 높은 내성이 부여되고 있는 것이라고 생각된다.
다음에, 본 발명의 구체적인 실시예에 대하여 설명한다.
[실시예 1]
본 실시예는 본원의 제1의 발명을 게이트전극가공에 적용하고, S2Cl2를 사용하여 W-폴리사이드막을 에칭한 예이다. 이 프로세스를 제1도를 참조하면서 설명한다.
먼저, 제1(a)도에 도시한 바와 같이, 단결정 실리콘기판(1)상에 SiO2로 이루어지는 게이트산화막(2)을 통해 W-폴리사이드막(5)이 형성되고, 다시 이 위에 소정의 형상으로 패터닝된 레지스트마스크(6)가 형성되어 이루어지는 웨이퍼를 준비하였다. 여거서, 상기 W-폴리사이드막(5)은 n형 불순물을 도프한 두께 약 100nm의 다결정 실리콘층(3)과, 두께 약 100nm의 WSix층(4)이 순차 적층되어 이루어지는 것이다. 또, 상기 레지스트마스크(6)는 일예로서 네가티브형 3성분계의 화학증폭형 포토레지스트재료(시프레이사 제 : 상품명 SAL-601)를 사용하여, KrF 에시머레이저리소그라피를 행함으로써, 약 0.35㎛의 패턴폭으로 형성되어 있다.
이 웨이퍼를 RF바이어스인가형의 유자장(有磁場)망이크로파 플라즈마에칭장치에 세트하고, 일예로서 하기의 조건으로 상기 W-폴리사이드막(5)을 에칭하였다.
S2Cl2유량 50SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 파워밀도 50W(2㎒)
웨이퍼온도 80℃
여기서, 상기 S2Cl2는 상온에서 액상물질이므로, He 가스를 사용하는 버블링에 의해 기화시킨 후, 에칭체임버내에 도입하였다.
이공정에서는 Cl*에 의한 라디칼반응이 Sx+, SClx+, Clx+등의 이온의 입사에너지에 어시스트되는 기구로 W-폴리사이드막(5)의 에칭이 진행하였다. 여기서, WSix층(4)의 에칭중에 생성하는 반응생성물 WClx은 비점이 높은 화합물인데, 전술한 바와 같은 고진공하에서 웨이퍼가 80℃로 가열됨으로써, 탈리(脫離)에 충분한 증기압을 얻고 있으며, 파티클오염을 야기시키지 않았다. 한편, 플라즈마내에는 S2Cl2로부터 해리(解離)한 유리(遊離)의 S가 존재하고 있으며, 이 S가 제1(b)도에 도시한 바와 같이 측벽보호막(7)을 형성하였다. 이들 이온어시스트효과와 측벽보호효과에 의해 1단계에칭으로도 양호한 이방성 형상을 가진 게이트전극(5a)이 형성되었다. 그리고, 도면중 에칭후에 형성된 각 재료층의 패턴은 원래의 번호에 첨자 a를 붙여 표시되어 있다.
그런데, 통상 이와 같은 가열조건하에서는 레지스트마스크(6)에 대한 선택성의 저하가 염려되나, 본 발명에서는 레지스트마스크(6)의 표면에 있어서 S의 퇴적과정과 그 스퍼터제거과정이 경합하므로, 레지스트선택성이 저하되는 일은 없었다.
또, 본 실시예에서는 에칭가스의 성분에 탄소가 함유되어 있지 않으므로, CFC 가스를 사용하는 종래의 프로세스와는 달리, 게이트산화막(2)에 대하여 50이상이나 되는 선택비를 확보할 수 있었다.
에칭종료후, 웨이퍼를 약 100℃로 가열한 바, 제1(c)도에 도시한 바와 같이 측벽보호막(7)은 신속하게 승화제거되고, 웨이퍼상에는 아무런 파티클오염을 야기시키는 일은 없었다.
끝으로, 통상의 조건에 따라 O2플라즈마애싱을 행하여 제1(d)도에 도시한 바와 같이 레지스트마스크(6)를 제거하였다. 이 애싱에 의하면, 가령 웨이퍼상에 미량의 S가 잔존해 있었다고 해도, SOx의 형으로 이것을 완전히 제거할 수 있다.
그리고, 측벽보호막(7)의 제거는 레지스트마스크(6)의 제거와 동시에 행하여도 된다.
[실시예 2]
본 실시예는 본원의 제1의 발명을 게이트전극가공에 적용하고, S2Cl2/S2Br2혼합계를 사용하여 W-폴리사이드막을 에칭한 예이다.
먼저, 제1(a)도에 도시한 웨이퍼를 유자장마이크로파 플라즈마에 칭장치에 세트하고, 일예로서 다음의 조건으로 W-폴리사이드막(5)을 에칭하였다.
S2Cl2유량 25SCCM
S2Br2유량 25SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 바이어스파워 50W(2㎒)
웨이퍼온도 80℃
여기서, S2Br2도 상온에서 액상물질이므로, S2Cl2와 마찬가지로 버블링으로 기화시킨 후에 에칭체임버내에 도입하였다.
이 공정에서는 Cl*, Br*에 의한 라디칼반응이 Sx+, SClx+, SBrx+, Clx+, Brx+등의 이온의 입사에너지에 어시스트되는 기구로 W-폴리사이드막(5)의 에칭이 진행하였다. 여기서, WSix층(4)의 에칭중에 생성되는 반응생성물 WClx, WBrx은 웨이퍼가 가열되고 있으므로 탈리가능하다. S에 의한 측벽보호기구는 실시예 1에서 설명한바와 같다.
본 실시예에 의해서도, 1단게에칭에 의해 양호한 이방성 형상을 가진 게이트전극(5a)을 형성할 수 있었다.
[실시예 3]
본 실시예는 본원의 제1의 발명을 게이트전극가공에 적용한 예이며, 에칭마스크로서는 W-폴리사이드막상에 반사방지막으로서 형성된 TiON 층을 패터닝할 것을 사용하고, 에칭가스로서는 S2Br2를 사용하였다. 이 프로세스를 제2도를 참조하면서 설명한다. 제2도의 참조부호는 제1도와 일부 공통이다.
제2(a)도는 에칭전의 웨이퍼를 나타낸다. 이 웨이퍼는 앞의 제1(a)도에서 설명한 웨이퍼와는 달리, W-폴리사이드막(5)의 표면에 반응성 스퍼터링 등에 의해 두께 약 40nm의 TiON 반사방지막(8)이 형성되어 이루어지는 것이다. 레지스트마스크(6)는 이 TiON 반사방지막(8)의 존재에 의해 WSix층(4)으로부터의 강한 반사광의 영향을 피하고 있으며, 양호한 이방성 형상으로 패터닝되어 있다.
먼저, 상기한 웨이퍼를 마그네트론 RIE 장치에 세트하고, 일예로서 하기의 조건으로 TiON 반사방지막(8)을 에칭하였다.
C-C4F8유량 30SCCM
O2유량 20SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 바이어스파워 1000W(13.5㎒)
상기C-C4F8(옥타플루오로시클로부탄)은 이른바 고차(高次)플루오로카본화합물의 일종이며, 1분자로부터 복수개의 CFx +을 생성하여 이온어시스트반응에 의한 고속에칭에 기여한다. 이 에칭에 의해, TiON 반사방지막(8)은 TiOxFx등의 형으로 제거되었다.
다시, 웨이퍼를 플라즈마에싱장치에 이설(移設)하고, 통상의 O2 플라즈마애싱조건에 의해 레지스트마스크(6)를 제거하였다. 이로써, 제2(b)도에 도시한 바와 같이, TiON반사방지막(8a)이 형성되었다. 즉, 이미 반사방지막으로서의 역할을 끝낸 TiON 반사방지막(6)을 이번에는 에칭마스크로서 사용하는 것이다.
다음에, 상기 웨이퍼를 유자장마이크로파 플라즈마에칭장치에 세트하고, 일예로서 하기의 조건으로 W-폴리사이드막(5)을 에칭하였다.
S2Br2유량 50SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 바이어스파워 50W(2㎒)
웨이퍼온도 80℃
이 공정에 있어서의 W-폴리사이드막(5)의 에칭기구는 실시예 1의 염소를 브롬으로 대체한 것과 대략 같으며, 제2(c)도에 도시한 바와 같이 양호한 이방성 형상을 가진 케이트전극(5a)이 형성되었다. 이 경우의 반응생성물 WBrx은 WClx보다 더욱 증기압이 높으므로, 에칭 속도가 실시예 1보다 향상되었다.
여기서, 패턴측벽부에는 S2Br2로부터 해리생성한 S가 퇴적하여 측벽보호막(7)이 형성되었다. 한편, TiON 반사방지막패턴(8a)의 표면에서는 플라즈마내의 Br*의 작용에 의해 Ti 원자가 인발되는 동시에 N의 댕글링본드(dangling bond)가 생성하고, 이 댕글링본드에 프라즈마내의 S가 결합하여 질화황계 퇴적층(9)이 형성되었다. 제2(c)도에서는 폴리티아질 (SN)x이 퇴적한 모양을 모식적으로 도시하였다. 이 질화황계 퇴적층(9)은 입사이온이나 라디칼의 공격에 대해 높은 내성을 나타내며, 얇은 TiON 반사방지막패턴(8a)이 에칭마스크로서 기능하는 것을 가능하게 하고 있다.
다음에, 웨이퍼를 약 150℃로 가열한 바, 제2(d)도에 도시한 바와 같이 S로 이루어지는 측벽보호막(7) 및 (SN)x 으로 이루어지는 질화황계 퇴적층(9)은 신속하게 승화 또는 분해제거되었다.
그리고, 웨이퍼가열 대신에 통상의 O2플라즈마에싱조건과 같은 조건으로 O2플라즈마처리를 행하여도, 역시 측벽보호막(7)이나 질화황계 퇴적층(9)의 제거는 가능하다.
그런데, 본 실시예에서는 에칭가스의 성분에 탄소가 함유되어 있지 않은 것은 물론, W-폴리사이드막(5)의 에칭시에 레지스트마스크를 사용하고 있지 않으므로, 게이트산화막(2)에 대한 선택성은 실시예 1보다 더욱 향상하여, 100이상으로 할 수 있었다.
상기 TiON 반사방지막패턴(8a)은 층두께가 게이트전극(5a)의 1/5정도이므로, 이대로 남겨서 층간절연막의 일부절연막의 일부로서 사용해도, 웨이퍼의 표면단차를 극단으로 증대시키지는 않는다.
[실시예 4]
본 실시예는 본원의 제2의 발명을 게이트전극가공에 적용하고, S2Cl2/N2혼합계를 사용하여 W-폴리사이드막을 에칭한 예이다. 이 프로세스를 제3도를 참조하면서 설명한다.
본 실시예에서 에칭샘플로서 사용한 웨이퍼는 앞의 제1(a)도에 도시한 것과 같다. 이 웨이퍼를 유자장마이크로파 플라즈마에칭장치에 세트하고, 일예로서 하기의 조건으로 W-폴리사이드막(5)을 에칭하였다.
S2Cl2유량 50SCCM
N2유량 20SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 바이어스파워 30W(2㎒)
웨이퍼온도 120℃
이 공정에 있어서의 W-폴리사이드막(5)의 에칭기구는 실시예 1과 대략 같다. 단, 본 실시에에서는 기상(氣相)중에 생성된 S의 최소한 일부가 다시 N2와 반응하여 질화황계 화합물이 생성되고, 이것이 패턴측벽부에 퇴적하여 제3도에 도시한 바와 같은 측벽보호막(10)이 형성되었다. 이 질화황계 화합물에 의한 측벽보호효과는 S의 그것 보다 더욱 강력하므로, 실시예 1과 비교하여 RF 바이어스파워가 낮음에도 불구하고, 양호한 이방성 형상을 가진 전극(5a)을 형성할 수 있었다.
[실시예 5]
본 실시예는 본원의 제2의 발명을 게이트전극가공에 적용하고, S2Cl2/S2Br2/N2혼합계를 사용하여 W-폴리사이드막을 에칭한 예이다.
본 실시예에서는, 제1(a)도에 도시된 웨이퍼를 사용하고, 일예로서 하기의 조건으로 W-폴리사이드막(5)을 에칭하였다.
S2Cl2유량 25SCCM
S2Br2유량 25SCCM
N2유량 20SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 바이어스파워 30W(2㎒)
웨이퍼온도 120℃
이 공정에 있어서의 W-폴리사이드막(5)의 에칭기구는 실시예 2와 대략 같다. 단, 본 실시예에서는 기상중에 생성된 S의 최소한 일부가 다시 N2와 반응하여 질화황계 화합물이 생성되고, 이것이 패턴 측벽부에 퇴적하여 제3도에 도시한 바와 같은 측벽보호막(10)이 형성되었다.
[실시예 6]
본 실시예는 TiON 반사방지막을 에칭마스크로 하여 S2Br2/N2계에 의해 W-폴리사이드막(5)을 에칭한 예이다. 이 프로세스를 제4도를 참조하면서 설명한다.
본 실시예에서는, 제2(a)도에 도시된 웨이퍼를 사용하고, 일예로서 하기의 조건으로 W-폴리사이드막(5)을 에칭하였다.
S2Br2유량 50SCCM
N2유량 20SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 바이어스파워 30W(2㎒)
웨이퍼온도 120℃
이 공정에 있어서의 W-폴리사이드막(5)의 에칭기구는 실시예 3와 대략 같다. 단, 본 실시예에서는 기상중에 생성된 S의 최소한 일부가 다시 N2와 반응하여 질화황계 화합물이 생성되고, 이것이 패턴 측벽부에 퇴적하여 제4도에 도시한 바와 같은 측벽보호막(10)이 형성되었다.
[실시예 7]
본 실시예는 본원의 제3의 발명을 게이트가공에 적용하고, S2Cl2와 S2Br2의 혼합기화 생성물을 사용하여 W-폴리사이드막을 에칭한예이다.
먼저, 제1(a)도에 도시한 웨이퍼를 사용하여, 일예로서 하기의 조건으로 W-폴리사이드막(5)을 에칭하였다.
(S2Cl2+ S2Br2)유량 50SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 바이어스파워 50W(2㎒)
웨이퍼온도 80℃
여기서, (S2Cl2+ S2Br2)유량이라는 것은 액체상(液體狀)의 S2Cl2와 S2Br2를 용적 1리터의 가스봄베내에서 50g씩 혼합한 후, 이것을 기화시켜서 얻어지는 혼합기화 생성물의 유량을 나타내고 있다. 이 혼합기화 생성물중에는 소정의 비율로 할로겐교환반응생성물인 S2ClBr이 함유되어 있다.
이때의 에칭반응계에는, 실시예 2에 있어서 보다도 다양한 에칭종이 생성되었다. 즉, Cl*, Br*등에 의한 W, Si 의 인발이 Sx +, SClx +, SBrx +, Clx +, ClBr+등의 이온의 입사에너지에 어시스트되는 기구로 에칭이 진행하였다.
본 실시에에서도, S의 측벽보호막(7)을 형성하면서, 양호한 이방성가공을 행할 수 있었다. 또, 레지스트마스크(6)의 표면에 형성되는 폴리머의 조성이 복잡화됨으로써, 레지스트마스크(6)에 대한 선택성도 향상되었다.
[실시예 8]
본 실시예는 본원의 제4의 발명을 게이트가공에 적용하고, (S2Cl2+ S2Br2)/N2계를 사용하여 W-폴리사이드막을 에칭한 예이다.
먼저, 제1(a)도에 도시한 웨이퍼를 사용하여, 일예로서 하기의 조건으로 W-폴리사이드막(5)을 에칭하였다.
(S2Cl2+ S2Br2)유량 50SCCM
N2유량 20SCCM
가스압 1.3Pa(10mTorr)
마이크로파파워 850W(2.45GHz)
RF 바이어스파워 30W(2㎒)
웨이퍼온도 80℃
이 공정에 있어서의 에칭기구는 대략 실시예 7에서 전술한 바와 같다. 단, 본 실시에에서는 혼합기화 생성물로부터 방출된 S의 최소한 일부가 기상중에서 N2와 반응하여 (SN)x등의 질화황계 화합물을 생성하고, 이것이 측벽보호에 기여하였다. 이 질화황계 화합물에 의한 측벽보호효과는 S의 그것보다 더욱 강력하므로, 실시예 7과 비하여 RF 바이어스파워가 낮은데도 불구하고, 양호한 이방성가공이 실현되었다.
이상, 본 발명을 8개의 실시예에 의거하여 설명하였으나, 본 발명은 이들 각 실시예에 하등 한정되는 것은 아니며, 예를 들면 질소계 화합물로서는 전술한 N2이외에, N2H2, NF3, NCl3, NBr3, NO2등을 사용할 수 있다. NH3는 할로겐화황과 반응하여 제거가 곤란한 황화암모늄을 부생(副生)하므로 바람직하지 않다.
또, 에칭가스에는 각종의 첨가가스를 혼합해도 된다. 예를 들면 H2, H2S, 실란계 가스와 같이 에칭계내에 H*, Si*등을 공급할 수 있는 가스를 첨가하면, 이들 라디칼이 과잉의 할로겐라디칼을 포착하여 S의 퇴적효과를 높일 수 있다. 또한, 스퍼터링효과, 냉각효과, 희석효과를 얻을 목적으로 He, Ar등의 희가스가 첨가되어 있어도 된다.
W-폴리사이드막상의 반사방지막은 전술한 TiON 외에 SixNy등이 라도 된다.
고융점 금속실리사이드층은 전술한 WSix층외에 MoSix층, TiSix층, TaSix층 등이라도 된다.
또한, 사용하는 에칭장치, 에칭조건, 웨이퍼의 구성 등은 적절히 변경가능한 것은 물론이다.
이상의 설명에서도 명백한 바와 같이, 본 발명의 드라이에칭방법에 의하면, 종래에는 곤란했던 폴리사이드막의 1단계에칭이 CFC가스를 사용하지 않고 실현할 수 있다. 이것은 큰 단차를 가진 기판상에 형성된 폴리사이드막에 에칭에 새로운 길을 여는 것이다. 특히, 단독조성의 에칭가스를 사용하는 계(系)에서는 에칭의 제어성도 현저히 향상시킬 수 있다. 더욱이, 에칭가스의 조성에 탄소가 포함되어 있지 않으므로, SiO2계의 바탕재에 대한 선택성이 향상되고, 파티클 오염을 억제할 수 있다.
따라서, 본 발명은 미세한 디자인룰에 의거하여 설계되고, 고집적도, 고성능, 고신뢰성이 요구되는 반도체장치의 제조에 매우 적합하다.

Claims (4)

  1. 다결정 실리콘층과 고융점 금속실리사이드층이 이 순으로 적층 되어 이루어지는 폴리사이드막을 에칭하는 드라이에칭방법에 있어서, S와 Cl을 구성원소로서 가지며 방전해리조건하에서 플라즈마내에 유리(遊離)의 S를 생성할 수 있는 화합물, 또는 S와 Br을 구성원소로서 가지며 방전해리조건하에서 플라즈마내에 유리의 S를 생성할 수 있는 화합물의 최소한 한쪽을 함유하는 에칭가스를 사용하고, 피에칭기판을 가열하면서 상기 폴리사이드막을 에칭하는 것을 특징으로 하는 드라이에칭방법.
  2. 제1항에 있어서, 상기 에칭가스가 또한 질소계 화합물을 함유하는 것을 특징으로 하는 드라이에칭방법.
  3. 다결정 실리콘층과 고융점 금속실리사이드층이 이 순으로 적층되어 이루어지는 폴리사이드막을 에칭하는 드라이에칭방법에 있어서, S2Cl2와 S2Br2의 혼합기화 생성물을 함유하는 에칭가스를 사용하고, 피에칭기판을 가열하면서 상기 폴리사이드막을 에칭하는 것을 특징으로 하는 드라이에칭방법.
  4. 제3항에 있어서, 상기 에칭가스는 또한 질소계 화합물을 함유하는 것을 특징으로 하는 드라이에칭방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2650178B2 (ja) * 1992-12-05 1997-09-03 ヤマハ株式会社 ドライエッチング方法及び装置
JPH0786244A (ja) * 1993-09-13 1995-03-31 Sony Corp ドライエッチング方法
US5674782A (en) * 1993-12-31 1997-10-07 Samsung Electronics Co., Ltd. Method for efficiently removing by-products produced in dry-etching
GB2297864B (en) * 1994-12-12 1998-11-11 Japan Res Dev Corp Method for etching semiconductor crystals
US5554563A (en) * 1995-04-04 1996-09-10 Taiwan Semiconductor Manufacturing Company In situ hot bake treatment that prevents precipitate formation after a contact layer etch back step
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
JPH10223608A (ja) * 1997-02-04 1998-08-21 Sony Corp 半導体装置の製造方法
KR100673142B1 (ko) * 2000-05-29 2007-01-22 주식회사 하이닉스반도체 게이트 전극 형성 방법
JP2003195082A (ja) * 2001-12-26 2003-07-09 Hitachi Cable Ltd 溝部の形成方法および光導波路素子の製造方法
US6855643B2 (en) * 2002-07-12 2005-02-15 Padmapani C. Nallan Method for fabricating a gate structure
JP2009021584A (ja) * 2007-06-27 2009-01-29 Applied Materials Inc 高k材料ゲート構造の高温エッチング方法
US9533332B2 (en) 2011-10-06 2017-01-03 Applied Materials, Inc. Methods for in-situ chamber clean utilized in an etching processing chamber
US8932947B1 (en) 2013-07-23 2015-01-13 Applied Materials, Inc. Methods for forming a round bottom silicon trench recess for semiconductor applications
US9214377B2 (en) 2013-10-31 2015-12-15 Applied Materials, Inc. Methods for silicon recess structures in a substrate by utilizing a doping layer
CN110571129B (zh) * 2018-06-05 2022-08-02 上海新微技术研发中心有限公司 一种导电金属氧化物的加工方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4465552A (en) * 1983-08-11 1984-08-14 Allied Corporation Method of selectively etching silicon dioxide with SF6 /nitriding component gas
JPS6050923A (ja) * 1983-08-31 1985-03-22 Hitachi Ltd プラズマ表面処理方法
JPS61220432A (ja) * 1985-03-27 1986-09-30 Hitachi Ltd エツチング方法
JPS648628A (en) * 1987-06-30 1989-01-12 Kyocera Corp Gas etching
JPS6432627A (en) * 1987-07-29 1989-02-02 Hitachi Ltd Low-temperature dry etching method
JPH01166539A (ja) * 1987-12-23 1989-06-30 Hitachi Ltd 低温ドライエツチング方法および低温ドライエツチング装置
JPH0817170B2 (ja) * 1988-07-28 1996-02-21 富士通株式会社 半導体装置のエッチング方法
JP2681117B2 (ja) * 1989-04-26 1997-11-26 康夫 南日 化合物半導体表面の安定化方法
JPH0336723A (ja) * 1989-07-04 1991-02-18 Fujitsu Ltd 半導体装置の製造方法及び電子サイクロトロン共鳴エッチング装置
JP2591209B2 (ja) * 1990-01-22 1997-03-19 ソニー株式会社 ドライエッチング方法
JP2964605B2 (ja) * 1990-10-04 1999-10-18 ソニー株式会社 ドライエッチング方法
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