KR100255180B1 - 비 장방형 반도체칩을 가진 반도체 장치 - Google Patents

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Abstract

LSI 칩의 형상은 6각형으로 이루어지며, 이 칩은 6각 또는 원형스테이지에 접착되며, 다수의 인너리드가 본딩와이어에의해 칩상의 패드중 해당 패드에접속되며, 상기 칩의 형상이 원형에 가까우므로 접착제가 칩코너에 충분히 확산되며, 열적 스트레스가 완화될수 있다. 리드프레임은 상기 리드의 인너리드의 선단부를 결합하는 라인을 이루도록 형성되어 칩사이즈의 임의의 변경을 용이하게한다.

Description

비 장방형 반도체칩을 가진 반도체 장치
제1도는 본 발명의 일실시예에 따른 LSI 칩 형성 공정을 도시하는 웨이퍼의 상면도.
제2도는 LSI칩을 확대하여 도시한 상면도.
제3도는 패키지에 수용된 LSI 칩을 도시하는 상면도.
제4(a)도 내지 제4(d)도는 LSI칩을 스크라이브하여 칩을 스테이지 상에 접착하는 공정을 도시하는 단면도.
제5(a)도 내지 제5(c)도는 본 발명의 다른 실시예의 LSI칩을 도시하는 상면도.
제6도는 종래의 LSI 칩의 접착상황을 도시하는 상면도.
제7도는 종래의 리드프레임의 일부를 도시하는 상면도.
제8도는 종래의 LSI 칩 상에 일렬로 배치된 패드의 와이어 본딩을 도시한 상면도.
제9도는 종래의 LSI 칩 상에 지그재그 배치된 패드의 와이어 본딩을 도시하는 상면도.
제10도는 종래의 LSI 칩에서 더 많은 스트레스를 갖는 것으로 간주되는 코너영역을 도시한 상면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 웨이퍼 12 : LSI칩
12A : 칩영역 14 : 패드
16 : 스테이지 18a∼18f : 지지바
20 : 리드
본 발명은 LSI(대규모 집적회로) 등의 집적회로를 내장하고 반도체 칩에 형성된 반도체 장치에 관한 것이다. 특히, 본 발명은 칩의 접착, 리드설계, 수지몰드 작업의 어느 하나를 용이하게 하고/또는 칩의 축소를 가능하게 한, 신규하고 개선된 형상의 반도체 칩에 형성된 반도체 장치에 관한 것이다.
제6도에 도시한 바와 같이 LSI 회로를 내장한 종래의 반도체 칩(이하 LSI 칩이라 한다)은 사각형으로 형성되어 있다. 원형 웨이퍼에 상호 직교하는 스크라이브 라인(scribe line)을 형성하고 웨이퍼를 스크라이브 라인을 따라 절단하면 사각 형상의 칩이 얻어진다.
제6도에 도시한 LSI 칩은 접착제(4)에 의해 리드프레임의 지지스테이지(2)에 접착된다. LSI 칩의 입력/출력 단자는 리드프레임의 인너리드(inner lead)와 칩 상의 패드를 와이어 본딩(wire bonding)하므로써 형성된다.
제7도는 리드 프레임의 리드 구조를 도시한 것이며, 제8도 및 제9도는 리드프레임의 인너리드와 칩 상의 패드를 본딩하는 예를 도시하는데, 이들은 서로 와이어 본딩된다. 제7도에 도시한 바와 같이, 리드프레임(LF)의 리드(5)는 댐바(dam bar)(D)에 접속된다. 각각의 리드(5)는 각 댐바(D)의 외측 부분의 아우터리드(outer lead)(5b) 및 댐바(D)의 내측 부분의 인너리드(5a)를 가진다. 아우터리드는 LSI 칩의 플라스틱 몰드 밖으로 연장하며, 일정간격으로 병렬로 나란히 놓여진다. 아우터리드들 사이의 댐바는 몰딩공정 후 절단된다. 인너리드(5a)는 해당 아우터리드(5b)에 전기적으로 접속된다. 인너리드(5a)는 LSI 칩에 가까이 연장한다. LSI칩 상의 각각의 패드를 리드프레임의 인너리드(5a)에 확실하게 와이어본딩하기 위해서, 인너리드(5a)의 선단이 LSI 칩 근방까지 연장하여 위치할 필요가 있다. 따라서, 인너리드(5a)가 LSI칩에 가까이 감에 따라 인너리드(5a)와 그 폭간 거리는 점차적으로 감소된다.
제8도 및 제9도에 도시한 바와 같이, LSI 칩(1) 주변부 상의 복수의 패드(6)는 본딩와이어(8)을 통해 인너리드(5a)에 전기적으로 접속된다. 칩(1), 지지 스테이지(2), 인너리드(5a) 및 다른 필요한 부분이 플라스틱몰드 등의 패키지에 수용된다.
리드프레임의 아우터프레임은 지지바(3)에 의해 지지 스테이지를 유지하고 있으며, 댐바에 의해 다수의 리드(5)를 유지하고 있다. 패키징후 리드간의 각각의 댐바와 지지바는 패키지 외부에서 절단 분리되어, 각각의 리드가 절연된다. 각 리드의 아우터리드(5b)는 패키지 외부로 연장한다. 공지의 패키지는 세라믹몰드형, 수지(플라스틱)몰드형 등을 포함한다.
제8도 및 제9도에 도시한 바와 같은 LSI칩 상의 전극 배치는 공지된 것이다. 제8도에서, 패드(6)는 LSI 칩(1)의 각 사이드에 일렬도 배치되어 있다. 제9도에서, LSI 칩(1)의 각 사이드에 2열로 배치되어 있다. 2열로 배치된 패드는 서로 중첩하지 않도록 배치된다. 특히, 2열로 배치된 패드는 패드에 접속될 본딩와이어가 가능한 한 등간격 피치로 배치될 수 있게 배치된다. 제8도에 도시한 패드 배치를 통상 지그재그 배치라 한다. 이하 이러한 배치를 지그재그 배치라 칭한다. 제9도에 도시한 일렬 배치에 비해 지그재그 배치는 패드 수를 증가시킬 수 있는 장점을 갖는다.
스테이지(2)에 LSI 칩(1)을 접착할 때 상기 스테이지의 중앙부에 접착제를 가하고, LSI 칩을 스테이지 상에 놓고 압착하여 그 스테이지의 더 넓은 영역으로 접착제가 흐르게 한다.
제6도에 도시한 바와 같이 접착제가 LSI 칩(1)과 스테이지(2) 사이의 갭에서 넓게 흘러도, 경우에 따라선 제6도에 점선으로 도시한 바와 같이 LSI칩의 구석에 충분히 닿지 않아서 접착이 불충분하게 된다. 이것을 방지하기 위해서 개선이 필요하며, 작업 공정 수가 늘어나게 된다.
패드수가 많은 작은 LSI 칩 가까이에 다수의 인너리드를 배치하는 방법이 또한 문제이다. 작은 LSI칩의 경우 리드프레임의 설계를 변경하는 것은 쉽지 않다. 구체적으로, 인너리드의 설계는 (1) 본딩와이어의 길이가 소정 길이 이상으로 되지 말아야 하며, (2) 인너리드의 선단부의 폭이 소정 폭 이하로 좁아져서는 안된다고 하는 조건을 충족해야 한다. 예를 들면, 멀티핀 패키지가 사용되고 칩 사이즈를 가능한 한 작게 할 경우, 제7도에 도시한 바와 같이 인너리드의 선단부의 폭 W을 가능한 한 좁게 하고, 균일하게 해서 상기 조건 (1), (2)를 특히 칩 코너에서 만족시켜야 한다. 그러한 설계를 자동으로 최적화하는 것이 가능하여도, 최종 단계에선 여전히 시행착오가 필요하다. 칩 사이즈가 변경될 때마다 재설계가 필요하다.
칩코너에서의 패드배치 및 본딩와이어 길이에 따라 사각형 LSI 칩의 사이즈 축소엔 한계가 있다. 구체적으로, 패드배치와 관련하여, 패드와 인너리드의 상대위치로 인하여 칩코너에 더욱 가까운 위치에서 본딩와이어가 더욱 경사지게 배치되어, 본딩와이어 사이의 간격이 좁아진다. 따라서, 인접한 본딩와이어 사이에 접촉(쇼트회로) 가능성이 있다. 이것을 방지하기 위해서 패드사이의 간격은 제8도 및 제9도에 도시한 바와 같이 칩 코너에서 넓게 만들어질 필요가 있는데, 이는 칩 사이즈 축소를 제한하는 것이다.
본딩와이어의 길이와 관련하여, 인너리드 설계에 달려 있긴 하지만, 칩코너에서 또는 경우에 따라서는 칩 근처의 중앙부에 가깝게 본딩와이어의 길이를 길게 할 필요가 있다. 그러므로 칩 사이즈는 모든 본딩와이어 중에서 최장 길이의 본딩와이어가 상기 조건(1)을 맞족시킬 정도로만 칩사이즈가 축소될 수 있다.
수지몰드형 패키지를 채용한 반도체 장치에 있어서, 성형수축시, 또는 주위온도가 반복적으로 오르내리는 경우, 혹은 납땜으로 반도체 장치를 회로기판에 조립하는 경우, 수지와 칩과 리드의 열팽창계수간 차이로 인해 칩표면에 스트레스가 가해진다. 특히 제10도에 도시한 바와 같이 코너영역(9a 내지 9d)에 큰 스트레스가 인가되어 칩 표면상의 배선이 단선되든가, 쇼트회로가 된다.
상기 문제를 해소하기 위해서 종래에, (1) 코너영역(9a 내지 9d)을 다른 영역과 구별하여, 그 코너 영역을 위험영역으로 간주하여 배선폭을 포함하는 특정 설계룰을 도입하도록 하고 (2) 저 스트레스의 수지를 사용하고 (3) 폴리이미드, 실리콘과 같은 보호막을 웨이퍼 공정이나 조립 공정에서 칩표면 상에 배치하는 등의 몇몇의 수단이 사용되었다.
본 발명의 목적은 칩 본딩, 리드설계, 수지몰드작업 중 어느 하나를 용이하게 하며/또는 칩 사이즈를 축소시키는데 있다.
본 발명의 한 특징에 따라, 집적회로를 내장하며, 6개 이상의 정점(apex)을 갖는 다각형으로 된 반도체 칩; 및 상기 반도체 칩을 접착하는 지지 스테이지를 포함하는 반도체 장치가 제공된다.
본 발명의 다른 특징에 따르면 집적회로, 및 상기 집적회로에 접속되며 상기 반도체 칩의 연부를 따라 배치된 다수의 패드를 갖는 것으로 6개 이상의 정점을 갖는 다각형인 반도체 칩; 상기 반도체 칩을 접착하는 지지 스테이지; 상기 반도체 칩의 주변 영역에 배치되며, 아우터리드 및 상기 다수의 패드에 각각 전기적으로 접속된 인너리드를 각각 갖는 다수의 리드; 및 상기 반도체 칩, 상기 지지스테이지, 및 상기 리드의 상기 인너리드를 수용하는 수지몰드를 포함하며, 상기 리드의 상기 아우터리드는 상기 수지몰드의 외측으로 연장된 것을 특징으로 하는 반도체 장치가 제공된다.
반도체 칩의 형상은 원에 가까운 형상에 갖도록 만들어지기 때문에, 칩 전체에 걸쳐서 칩을 접착하는 접착제를 도포할 수 있다. 따라서 양호한 접착상태가 얻어진다. 칩의 주변영역에 인가된 열적 스트레스는 감소될 수 있어서 배선의 단선 및 쇼트가 방지된다.
다수의 패드가 원형에 가까운 형상으로 배치될 수 있기 때문에, 특히 인너리드의 설계가 용이해진다. 칩 코너에서의 본딩패드들간 큰 간격, 칩코너 또는 칩 주변의 중앙부근에서 와이어의 길이을 길게 하거나 하는 요구가 경감된다. 따라서, 칩 사이즈가 축소가능하다. 다수의 리드의 인너리드의 선단부와 접속하는 라인이 원형에 가까운 형상을 형성하게 되면 인너리드 패턴은 여러 칩 사이즈에서 공통으로 사용될 수 있다. 그러므로, 칩 사이즈가 달라져도 쉽게 취급될 수 있고 비용효과가 보장된다.
제1도는 본 발명의 실시예에 따라 LSI칩을 형성하는 공정을 도시한 평면도이다.
실리콘 웨이퍼와 같은 반도체 웨이퍼(10)의 표면에 다수의 정육각형 칩영역(12A)이 배치된다. 각각의 정육각형의 칩 영역(12A)은 각 변이 인접한 칩 영역(12A)의 변에 접촉되게 배치된다. 정점 각이 120도인 정6각형의 경우, 하나의 정점 주위에 3개의 6각형이 서로 빈틈없이 접촉하여 배치된다. 따라서, 이웃한 두 칩 영역사이에는 간격이 없어, 웨이퍼 이용 효율이 높아진다. 각 칩 영역(12A) 내에 LSI회로는 통상의 공정으로 제조된다. 다수의 패드(14)는 제2도에 도시한 바와 같이 칩 상면의 주변영역에 형성된다.
패드 및 다른 요소의 제조 공정 후에 웨이퍼(10)는 예를 들면 제4(a)도에 도시한 바와같은 레이저 빔(31)에 의해 칩 영역(12A)으로 분단된다. 각각의 칩 영역(12A)은 제2도에 도시함 바와 같이 개별 LSI칩(12)으로 된다. 레이저 빔 대신 와이어 커터를 사용할 수도 있다. LSI칩(12)의 상부 주변영역에서 다수의 패드(14)는 LSI칩의 변 끝을 따라서 6각형상으로 배치된다. 패드(14)의 배치는 6개의 정점 이상의 정점을 갖는 다각형 또는 원형으로 할 수도 있다. 패드는 제9도에 도시한 바와 같이 지그재그배치로 배치될 수도 있다.
제4(b)도에 도시한 바와 같이, 접착제(34)는 접착제 사출기(33)로부터 사출되어 리드프레임의 스테이지(16)의 중앙영역에 인가된다. 점선으로 표시된 바와 같이, 복수의 노즐을 가지는사출기를 사용하여 스테이지의 여러 지점에 접착제를 인가할 수도 있다.
제4(c)도에 도시한 바와 같이 칩(12)은 고무 또는 금속으로 된 비 접촉형 흡착콜레트(36)에 의해 픽업되어, 올바른 위치에서 스테이지(16) 상에 놓여진다. 접착제가 압착되어 어느정도 퍼진후, 흡착 콜레트(36)는 스테이지 표면에 평행하게 이동되어 칩(12)의 하면 전체에 걸쳐서 상기 흡착제를 확산시킨다. 접착제는 칩 코너가 돌출되어 있지 않으므로 칩의 하면 전체에 걸쳐서 접착제가 용이하게 확산될 수 있다.
제4(d)도에 도시한 바와 같이 고무로 만들어진 접촉형 흡착 콜레트(37)를 이용하여 스테이지(16)에 칩(12)을 누른다.
제3도는 제2도의 LSI칩(12)을 스테이지(16) 상에 접착하여 패키지(24)에 수납한 상태를 도시한 것이다. 리드프레임의 아우터프레임은 지지바(18a 내지 18f)에 의해지지 스테이지를 유도하며, 댐바(도시않음)에 의해 다수의 리드(20)를 유지한다. 각각의 리드(20)는 인너리드(20a) 및 아우터리드(20b)로 구성된다.
LSI칩(12)은 접착제에 의해지지 스테이지(16)에 접착된다. 정6각형의 LSI칩(12)은 각각의 코너에서 작은 돌출부를 갖기 때문에 접착제가 코너로 충분히 확산되어서 양호한 접착상태가 얻어진다.
각 리드(20)의 인너리드(20a)는 본딩와이어(22)에 의해 LSI칩(12) 상의 대응하는 패드(14)에 전기적으로 접속된다. 본딩와이어와 칩의 연부에 의해 형성된 최소예각은 통상의 정방형 칩의 45도에 비해 약 60도가 됨을 알 수 있다. 이 경우, 본딩 방법으로서 테이프 자동 본딩(tape automated bonding; TAB) 방법 또는 페이스다운(face-down) 본딩 방법이 사용된다.
LSI칩(12), 지지 스테이지(16), 지지바(18a 내지 18f), 인너리드(20b), 와이어(22) 및 다른 요소는 세라믹 페키지와 같은 패키지 내에 수용된다. 칩(12)는 패키지(24) 내에서 기밀적으로 밀봉된다. 리드프레임의 불필요한 부분은 절단되며, 리드(20)의 아우터리드(20b)는 패키지(24)로부터 확장하여 남는다.
리드(20)의 인너리드(20a)의 설계에 있어서 인너리드(20a)는 그 선단을 연결하는 라인(EP)에서 6개 이상의 정점을 갖는 다각형 혹은 원형을 형성하도록 배치되는데, 이는 다수의 전극(패드)(14)이 원형에 가까운 형상을 갖게 배치되기 때문이다. 여기서 원형이라는 용어는 변이 100개인 정다각형과 같이 다수의 변을 가지는 다각형을 의미하는 것으로 사용된다. 이러한 설계는 사각형 배치보다 간단하다. 칩 코너에서도 본딩패드 사이의 간격은 그렇게 넓을 필요가 없으며, 칩코너, 또는 칩 근처의 중앙 영역에서의 배선 길이는 그렇게 길 필요가 없다.
다수의 리드(20)의 인너리드(20a)의 선단부를 연결하는 EP 라인은 6개 이상의 정점을 갖는 다각형을 형성할 수도 있다. 칩 사이즈가 커도 인너리드(20a)의 선단부의 위치만을 후퇴하여 인너리드 패턴을 상이한 칩사이즈용으로 공통으로 사용할 수 있다. 리드프레임을 형성하는 한 방법으로서 금형으로 리드프레임 플레이트에 구멍을 내어 형성하는 방법이 있는데, 공통의 인너리드 패턴에 있어서는, 칩사이즈가 변경되어도 구멍내기(punch-out) 금형을 사용할 수 있으므로 금형 투자비를 줄일 수 있다.
패키지(24)로서 수지몰드형을 사용하는 경우 반도체 칩 코너 돌출이 작으므로 열적 스트레스가 완화될 수 있다. 따라서 칩표면 상에 배선의 단선 또는 쇼트회로 등을 방지할 수 있다. 칩사이즈에 따라서는 폴리이미드 또는 실리콘 등의 대부분의 보호막이 없어도 된다.
제3도에 도시한 실시예에서 지지 스테이지(16)의 형상은 6개 d상의 정점을 갖는 다각형이거나 원형으로 될 수 있다. 지지바(18a 내지 18f)는 수는 6개로 제한되지 않고 4 또는 2개가 될 수 있다. 이 지지바(18a 내지 18b)는 아우터리드(20b) 또는 아우터프레임에 접속되지 않을 수도 있다.
제5(a)도 내지 제5(c)도는 본 발명의 다른 실시예에 다른 LSI칩을 도시한 것이다. 제5(a)도는 6각형을 두 개의 횡으로 접속한 10각형을 도시한 것이다. 점선으로 표시한 바와 같이 병렬로 배치되는 6각형의 수를 늘릴 수도 있다. 제5(b)도는 한 개의 정점에 3개의 6각형을 접속한 12각형(39)을 도시한 것이다. 점선으로 도시한 바와 같이 6각형을 접속해서 전체적으로 십자가 형상으로 해도 좋다. 이들 경우, 6각형 단위의 중앙영역에 접착제가 도포되면 그 접착제는 칩의 코너로 쉽게 확산된다. 제5(c)도에 도시한 LSI칩은 16각형으로서, 다수의 패드(14)가 칩의 연산부를 따라 원형배치로 배치된다.
제5(a)도 내지 제5(c)도에 도시한 LSI칩(38, 39, 40)은 6각형 칩(12) 대신에 제3도의 구조에 적용될 수 있다. 각 6각형단위 또는 다각형의 중앙영역에 접착제를 도포하므로서 칩 스테이지에의 양호한 접착을 얻을 수 있다.
쿼드 플랫 패키지(QFP)와 같은 표면실장 패키지에 한하지 않고 DIP(Dual-In-Line) 패키지, PLCC(Plastic Leaded Chip Carrier), PGA(Pin Grid Array), COB(Chip On Board), BGA(Ball Grid Array)등의 패키지에도 사용할 수 있다.
본 발명을 바람직한 실시예에 따라 기술하였다. 본 발명은 상기 실시예만으로 한정되지 않는다. 첨부된 청구범위로부터 벗어남이 없이 여러 가지 수정, 개선, 조합 등을 행할 수 있다는 것은 이 분야에 숙련된 자들에게 명백할 것이다.

Claims (10)

  1. 반도체 장치에 있어서, 집적회로를 내장하며, 6개 이상의 정점(apex)을 갖는 다각형으로 된 반도체 칩; 및 상기 반도체 집을 접착하는 지지 스테이지를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 다각형의 정육각형인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 다각형은 서로 접속된 복수의 다각형으로 형성된 것을 특징으로 하는 반도체 장치.
  4. 반도체 장치에 있어서, 집적회로, 및 상기 집적회로에 접속되며 상기 반도체 칩의 연부를 따라 배치된 다수의 패드를 갖는 것으로 6개 이상의 정점을 갖는 다각형인 반도체 칩; 상기 반도체 칩을 접착하는 지지 스테이지; 상기 반도체 칩의 주변 영역에 배치되며, 아우터리드 및 상기 다수의 패드에 각각 전기적으로 접속된 인너리드를 각각 갖는 다수의 리드; 및 상기 반도체 칩, 상기 지지 스테이지, 및 상기 리드의 상기 인너리드를 수용하는 수지몰드를 포함하며, 상기 리드의 상기 아우터리드 상기 수지몰드의 외측으로 연장된 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 다수의 리드의 상기 인너리드의 선단부는 가상원(EP)상에 배치된 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치에 있어서, 집적회로 및 6개 이상의 정점을 갖는 다수의 패드를 갖는 것으로 6개 이상의 정점을 갖는 반도체 칩, 상기 다수의 패드는 상기 반도체 칩의 연부를 따라 배치되어 있고, 6개 이상의 정점을 갖는 다각형 또는 원형으로 배치되며; 상기 반도체 칩을 접착하는 지지 스테이지; 상기 반도체 칩의 주변 영역에 배치되며, 아우터리드 및 상기 다수의 패드에 각각 전기적으로 접속된 인너리드를 각각 갖는 다수의 리드; 및 상기 반도체 칩, 상기 지지 스테이지, 및 상기 리드의 상기 인너리드를 수용하는 패키지를 포함하며, 상기 리드의 상기 아우터리드는 상기 패키지의 우측으로 연장하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 다수의 리드의 상기 인너리드의 선단부는 가상원(EP) 상에 배치된 것을 특징으로 하는 반도체 장치.
  8. 반도체 칩에 있어서, 집적회로를 내장하고 있고, 상기 반도체 칩의 형상은 6개 이상의 정점을 갖는 다각형인 것을 특징으로 하는 반도체 칩.
  9. 반도체 칩에 있어서, 상기 반도체 칩은 집적회로, 및 상기 집적회로에 접속되고 상기 반도체 칩의 연부를 따라 배치되어 있고 6개 이상의 정점을 갖는 다각형 혹은 원형으로 배치된 다수의 패드를 가지며, 상기 반도체 칩은 6개 이상의 정점을 갖는 다각형인 것을 특징으로 하는 반도체 칩.
  10. 리드프레임에 있어서, 지지 스테이지, 지지바, 댐바 및 각각이 인너리드 및 아우터리드를 가지는 다수의 리드를 포함하며, 상기 리드의 상기 인너리드의 선단부는 가상원(EP) 상에 배치된 것을 특징으로 하는 리드프레임.
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