KR100252885B1 - Metal line of semiconductor device and method for forming the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 특히 배선의 신뢰성을 향상시키는데 적당한 반도체 소자의 금속배선 및 그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a metal wiring and a method of forming the semiconductor device suitable for improving the reliability of wiring.
일반적으로 반도체 제조공정시 가장 많이 사용하는 금속재료는 알루미늄과 알루미늄 합금이다. 그 이유는 전기전도성이 좋고, 산화막과의 접착력이 뛰어날 뿐만 아니라 성형하기 쉽기 때문이다.In general, the most used metal materials in the semiconductor manufacturing process are aluminum and aluminum alloys. The reason for this is that the electrical conductivity is good, the adhesion to the oxide film is excellent, and the molding is easy.
그러나 전기적 물질이동, 힐록(Hillock) 및 스파이크(Spike) 등의 문제점을 가지고 있다.However, there are problems such as electrical mass transfer, hillock, and spike.
상기 배선금속용 알루미늄에 전류를 흐르게 하면, 실리콘과의 접촉지역이나 계단 지역 등의 고전류밀도지역에서 알루미늄 원자의 확산이 일어나, 그 부위의 금속선이 얇아지고 결국은 단락 되는데 이런 현상을 전기적 물질이동이라 하며, 이러한 전기적 물질이동은 서서히 소량으로 확산되어 일어나므로 작동후, 상당한 시간이 경과한 후에 유발된다.When a current flows through the aluminum for the wiring metal, aluminum atoms diffuse in a high current density region such as a contact region with a silicon or a step region, and a metal wire becomes thinner and eventually short-circuited. In addition, the electrical movement is caused by a small amount of diffusion gradually occurs after the operation, a considerable time has elapsed.
상기와 같은 문제점을 해결하기 위해서는 알루미늄에 소량의 구리(Cu)를 첨가한 알루미늄-구리 합금을 사용하든가 스텝커버레이지(Stepcoverage)를 향상시키고, 접촉지역을 충분히 넓게 설계함으로써 해결할 수 있다.In order to solve the above problems, it is possible to solve the problem by using an aluminum-copper alloy in which a small amount of copper (Cu) is added to aluminum or by improving step coverage and designing a sufficiently wide contact area.
또 다른 문제는 합금화 공정시 유발되는데 즉, 열처리시 알루미늄박막으로 실리콘의 물질이동이 일어나며, 국부지역의 과잉반응으로 소자가 파괴되는데 이런 현상을 스파이크라 한다.Another problem arises during the alloying process, that is, the material transfer of silicon to the aluminum thin film during heat treatment, and the device is destroyed by overreaction in the local area. This phenomenon is called spike.
상기의 스파이크 문제는 용해도 이상으로 실리콘을 첨가한 알루미늄-실리콘 합금을 사용하던가, 알루미늄과 실리콘 사이에 얇은 금속층(TiW, PtSi 등)을 삽입시켜 확산장벽을 만듦으로써 해결할 수 있다.The spike problem can be solved by using an aluminum-silicon alloy in which silicon is added above solubility, or by forming a diffusion barrier by inserting a thin metal layer (TiW, PtSi, etc.) between aluminum and silicon.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속배선을 설명하면 다음과 같다.Hereinafter, referring to the accompanying drawings, a metal wiring of a conventional semiconductor device will be described.
도 1은 종래의 반도체 소자의 금속배선을 나타낸 구조단면도이다.1 is a structural cross-sectional view showing a metal wiring of a conventional semiconductor device.
종래의 반도체 소자의 금속배선은 도 1에 도시한 바와같이 티타늄(Ti), 질화 티타늄(TiN), 티타늄(Ti)으로 이루어진 제 1 고융점 금속라인(Refractory Metal Line)(11)과, 상기 제 1 고융점 금속라인(11)상에 형성되는 알루미늄(Al)라인(12)과, 상기 알루미늄라인(12)상에 티타늄(Ti), 질화 티타늄(TiN)으로 이루어진 제 2 고융점 금속라인(13)을 포함하여 구성된다.As shown in FIG. 1, a metal wiring of a conventional semiconductor device includes a first high melting
상기와 같이 구성된 종래의 반도체 소자의 금속배선에 전류가 흐를 때 알루미늄라인(12)이 전기적물질이동에 의해 보이드(Void)(14)의 발생으로 배선의 레지스턴스(Resistance)를 증가시키는 경우에도 전류 경로(Current Path)는 알루미늄라인(12)이 아닌 제 1 고융점 금속라인(11)이나 제 2 고융점 금속라인(13)으로 형성되어 배선의 오픈(Open)되는 현상을 막아준다.When the current flows through the metal wiring of the conventional semiconductor device configured as described above, even when the
한편, 알루미늄라인(12)의 Rs보다 제 1, 제 2 고융점 금속라인(11,13)의 Rs가 크고, 이에 따라 알루미늄라인(12)에만 전류 경로가 형성될 때보다 제 1, 제 2 고융점 금속라인(11,13)으로 전류 경로가 형성될 때 더 큰 줄 히터링(Joule Heating)이 발생하는데, 이 열 에너지(Thermal Energy)는 알루미늄라인(12)을 큐어(Cure)해 주는 역할을 한다.On the other hand, the Rs of the first and second high melting
그러나 상기와 같은 종래의 반도체 소자의 금속배선에 있어서 알루미늄라인의 상부 혹은 하부로는 힐록(Hillock)의 영향을 줄일 수 있지만 알루미늄라인의 좌우 방향의 배선간의 힐록으로 인한 금속배선이 숏트(Short)되는 문제점이 있었다.However, in the metal wiring of the conventional semiconductor device as described above, the effect of hillock may be reduced to the upper or lower portion of the aluminum line, but the metal wiring is shorted due to the heel lock between the wires in the left and right directions of the aluminum line. There was a problem.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 금속배선의 숏트를 방지하여 베선의 신뢰성을 향상시키도록 한 반도체 소자의 금속배선 및 그 형성방법을 제공하는 데 그 목적이 있다.Disclosure of Invention The present invention has been made to solve the above problems, and an object thereof is to provide a metal wiring of a semiconductor device and a method of forming the same, which prevents shorting of the metal wiring to improve reliability of the wire.
도 1은 종래의 반도체 소자의 금속배선을 나타낸 구조단면도1 is a structural cross-sectional view showing a metal wiring of a conventional semiconductor device
도 2는 본 발명에 의한 반도체 소자의 금속배선을 나타낸 구조단면도Figure 2 is a structural cross-sectional view showing a metal wiring of the semiconductor device according to the present invention
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도3A to 3D are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
21 : 제 1 고융점 금속층 22 : 알루미늄층21: first high melting point metal layer 22: aluminum layer
23 : 제 2 고융점 금속층 24 : 포토레지스트23: second high melting point metal layer 24: photoresist
25 : 제 3 고융점 금속층25: third high melting point metal layer
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선은 전도층 라인과, 상기 전도층 라인의 상부 및 하부에 형성되는 제 1, 제 2 고융점 금속라인과, 그리고 상기 제 1, 제 2 고융점 금속라인 및 전도층 라인의 양측면에 형성되는 제 3 고융점 측벽을 포함하여 구성됨을 특징으로 한다.Metal wiring of the semiconductor device according to the present invention for achieving the above object is a conductive layer line, the first and second high melting point metal lines formed on the upper and lower portions of the conductive layer line, and the first, And a third high melting point sidewall formed on both sides of the second high melting point metal line and the conductive layer line.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속배선 형성방법은 제 1 고융점 금속층을 형성하는 단계와, 상기 제 1 고융점 금속층상에 전도층을 형성하는 단계와, 상기 전도층상에 제 2 고융점 금속층을 형성하는 단계와, 상기 제 2 고융점 금속층, 전도층, 제 1 고융점 금속층을 선택적으로 식각하여 제 2 고융점 금속라인, 전도층 라인, 제 1 고융점 금속라인을 형성하는 단계와, 그리고 전면에 제 3 고융점 금속층을 형성하고 에치백하여 제 2 고융점 금속라인, 전도층 라인, 제 1 고융점 금속라인의 양측면에 제 3 고융점 측벽을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, the metal wiring forming method of the semiconductor device according to the present invention for achieving the above object comprises the steps of forming a first high melting point metal layer, forming a conductive layer on the first high melting point metal layer, and Forming a second high melting point metal layer on the conductive layer, and selectively etching the second high melting point metal layer, the conductive layer, and the first high melting point metal layer to form a second high melting point metal line, a conductive layer line, and a first high melting point metal layer. Forming a line, and forming a third high melting point metal layer on the front surface and etching back to form third high melting point sidewalls on both sides of the second high melting point metal line, the conductive layer line, and the first high melting point metal line. It characterized in that it comprises a.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속배선 및 그 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, metal wiring and a method of forming the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 반도체 소자의 금속배선을 나타낸 구조단면도이다.2 is a structural sectional view showing a metal wiring of a semiconductor device according to the present invention.
본 발명에 의한 반도체 소자의 금속배선은 도 2에 도시한 바와같이 티타늄(Ti), 질화 티타늄(TiN), 티타늄(Ti)으로 이루어진 제 1 고융점 금속라인(Refractory Metal Line)(21a)과, 상기 제 1 고융점 금속라인(21a)상에 형성되는 알루미늄(Al)라인(22a)과, 상기 알루미늄라인(22a)상에 티타늄(Ti), 질화 티타늄(TiN)으로 이루어진 제 2 고융점 금속라인(23a)과, 상기 제 1 고융점 금속라인(21a) 및 알루미늄라인(22a) 그리고 제 2 고융점 금속라인(23a)의 양측면에 형성되는 제 3 고융점 측벽(25a)을 포함하여 구성된다.As shown in FIG. 2, the metal wiring of the semiconductor device according to the present invention includes a first high melting
도 3a 내지 도 3d는 본 발명에 의한 반도체 소자의 금속배선 형성방법을 나타낸 공정단면도이다.3A to 3D are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to the present invention.
도 3a에 도시한 바와같이 반도체 기판(도면에 도시하지 않음)상에 티타늄(Ti), 질화 티타늄(TiN), 티타늄(Ti)으로 이루어진 제 1 고융점 금속층(21)을 형성하고, 상기 제 1 고융점 금속층(21)상에 알루미늄층(22)을 형성한다.As shown in FIG. 3A, a first high melting
이어, 상기 알루미늄층(22)상에 티타늄(Ti), 질화 티타늄(TiN)으로 이루어진 제 2 고융점 금속층(23)을 형성한다.Subsequently, a second high melting
그리고 상기 제 2 고융점 금속층(23)상에 포토레지스트(Photo Resist)(24)를 도포한 후, 노광 및 현상공정으로 패터닝(Patterning)한다.Then, a
도 3b에 도시한 바와같이 상기 패터닝된 포토레지스트(24)를 마스크로 이용하여 상기 제 2 고융점 금속층(23), 알루미늄층(22), 제 1 고융점 금속층(21)을 선택적으로 식각하여 제 2 고융점 금속라인(23a), 알루미늄라인(22a), 제 1 고융점 금속라인(21a)을 형성한다.As shown in FIG. 3B, the second high melting
도 3c에 도시한 바와같이 상기 포토레지스트(24)를 제거하고, 상기 제 2 고융점 금속라인(23a), 알루미늄라인(22a), 제 1 고융점 금속라인(21a)을 포함한 전면에 티타늄(Ti), 질화 티타늄(TiN)으로 이루어진 제 3 고융점 금속층(25)을 형성한다.As shown in FIG. 3C, the
도 3d에 도시한 바와같이 상기 제 3 고융점 금속층(25)을 제 2 고융점 금속라인(23a), 알루미늄라인(22a), 제 1 고융점 금속라인(21a)의 양측면에만 남도록 에치백 공정을 실시하여 제 3 고융점 측벽(25a)을 형성한다.As shown in FIG. 3D, the etchback process is performed such that the third high melting
여가서 상기 알루미늄라인(22a) 보다 상기 제 1, 제 2 고융점 금속라인(21a,23a) 및 제 3 고융점 측벽(25a)은 열 팽창 계수(Thermal Expansion Coefficient)가 작다.In this regard, the first and second high melting
이상에서 설명한 바와같이 본 발명에 의한 반도체 소자의 금속배선 및 그 형성방법에 있어서 다음과 같은 효과가 있다.As described above, the metal wiring and the method of forming the semiconductor device according to the present invention have the following effects.
첫째, 알루미늄라인의 상부와 하부 그리고 양측면에 고융점 금속라인을 형성함으로써 금속라인간의 일렉트로마이그레이션 발생으로 인한 금속배선의 숏트를 방지할 수 있다.First, by forming high melting point metal lines on the top, bottom and both sides of the aluminum line, it is possible to prevent shorting of the metal wiring due to the electromigration between the metal lines.
둘째, 알루미늄라인을 감싸도록 고융점 금속라인을 형성함으로써 히트-싸이클(Heat-Cycle)시 열 팽창 계수의 차이로 인해 보이드의 발생을 최소로 할 수 있다.Second, by forming a high melting point metal line to surround the aluminum line, it is possible to minimize the generation of voids due to the difference in the coefficient of thermal expansion during the heat cycle (Heat-Cycle).
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