KR0139599B1 - Mechod of forming metal wiring in semiconducotr device - Google Patents
Mechod of forming metal wiring in semiconducotr deviceInfo
- Publication number
- KR0139599B1 KR0139599B1 KR1019940009594A KR19940009594A KR0139599B1 KR 0139599 B1 KR0139599 B1 KR 0139599B1 KR 1019940009594 A KR1019940009594 A KR 1019940009594A KR 19940009594 A KR19940009594 A KR 19940009594A KR 0139599 B1 KR0139599 B1 KR 0139599B1
- Authority
- KR
- South Korea
- Prior art keywords
- metal
- wiring
- film
- layer
- forming
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
- H01L21/76864—Thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76882—Reflowing or applying of pressure to better fill the contact hole
Abstract
본 발명은 반도체 장치의 금속배선 형성방법에 관한 것으로, 금속배선의 마이크로 보이드 및 힐락에 의한 금속배선의 단선을 방지하기 위해 금속배선의 표면 및 측면을 내열성 금속으로 캡핑(capping)하여 금속배선을 제조하였다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wirings in a semiconductor device, wherein metal wires are manufactured by capping the surface and side surfaces of the metal wirings with heat-resistant metal to prevent disconnection of the metal wirings by the micro voids and heel locks of the metal wirings. It was.
또한 반도체 기판의 불순물 확산영역과 금속배선의 접촉부에서 발생하는 스파이킹, 실리콘 노듈을 방지하기 위해 내열성 금속으로서 확산방지막을 형성한 후 상기 확산방지막상에 표면 및 측면이 내열성 금속으로 캡핑된 금속배선을 형성하였다.In addition, a diffusion barrier layer is formed as a heat-resistant metal to prevent spiking and silicon nodules generated at the contact portion between the impurity diffusion region and the metal wiring of the semiconductor substrate, and then a metal wire capped with heat-resistant metal on the diffusion barrier layer is formed on the diffusion barrier layer. Formed.
따라서, 본 발명의 금속배선은 일렉트로마이그레이션 및 스트레스마이그레이션에 의한 금속배선의 단선을 효과적으로 방지할 수 있어 금속배선의 신뢰성을 개선할 수 있다.Therefore, the metal wiring of the present invention can effectively prevent the disconnection of the metal wiring by electromigration and stress migration, thereby improving the reliability of the metal wiring.
Description
{발명의 명칭}{Name of invention}
반도체 장치의 금속배선 형성방법Metal wiring formation method of semiconductor device
{도면의 간단한 설명}{Short description of the drawing}
제1a도 내지 제1c도는 종래의 금속배선 형성방법을 도시한 단면도.1A to 1C are cross-sectional views showing a conventional metal wiring forming method.
제2a도 내지 제2d도는 본 발명의 금속배선 형성방법을 도시한 단면도.2A to 2D are cross-sectional views showing the metal wiring forming method of the present invention.
제3a도 내지 제3b도는 본 발명의 다른 실시예에 따른 금속배선 형성방법을 도시한 단면도이다.3A to 3B are cross-sectional views illustrating a metal wiring forming method according to another embodiment of the present invention.
{발명의 상세한 설명}{Detailed description of invention}
본 발명은 반도체 장치의 금속배선에 관한 것으로, 특히 금속배선의 표면 및 측면을 내화성 금속으로 캡핑(capping)하여 금속배선의 신뢰성을 개선하는 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to metal wiring of a semiconductor device, and more particularly, to a method of forming metal wiring to improve reliability of metal wiring by capping the surface and side surfaces of the metal wiring with refractory metal.
반도체 집적회로의 제조에 있어서 알루미늄 및 그 합금막은 전극물질 및 배선물질로서 가장 널리 사용되며 단층 혹은 다층으로 형성된다. 알루미늄 및 그 합금막은 낮은 가격, 우수한 전도성, 실리콘 및 산화막과의 우수한 점착력을 가질뿐만 아니라, 증착장비를 이용하여 형성이 용이하고, 식각특성이 우수하다.In the manufacture of semiconductor integrated circuits, aluminum and its alloy films are most widely used as electrode materials and wiring materials and are formed in a single layer or multiple layers. Aluminum and its alloy film not only have a low price, excellent conductivity, and excellent adhesion with silicon and oxide films, but also can be easily formed using a deposition apparatus and have excellent etching characteristics.
그러나, 반도체 장치의 고집적화로 배선의 선폭감소, 배선길이의 증가 및 공정의 복잡화에 따라 알루미늄을 기본물질로 하는 소자의 금속화 공정은 심각한 신뢰성 문제를 유발하고 있으며 다층 금속화에 의해 더욱 악화되고 있다. 알루미늄 및 그 합금막의 단점은 용융온도가 낮다는 점이며, 이로인해 알루미늄 및 그 합금막을 1차 금속층으로 형성하고 나면 후속 공정온도는 알루미늄의 용융점 온도이하로 제한되어, 후속 물질형성공정, 폴리실리콘 결정성장공정, 실리사이드 형성공정 및 콘택홀을 채우거나 표면 평탄화를 위한 리플로우(Reflow)공정등의 열처리 공정이 어렵게 된다.However, due to the high integration of semiconductor devices, the line width of wires, the length of wirings, and the complexity of the processes have led to the serious metallization process of devices based on aluminum, which is aggravated by multilayer metallization. . The disadvantage of aluminum and its alloy film is that the melting temperature is low, so that after forming the aluminum and its alloy film as the primary metal layer, the subsequent process temperature is limited to below the melting point temperature of aluminum, so that the subsequent material formation process, polysilicon crystal Heat treatment processes such as a growth process, a silicide formation process, and a reflow process to fill contact holes or planarize surfaces become difficult.
예로서 알루미늄을 사용하여 금속배선을 형성한 후, 400℃ 이상의 후속 열처리 공정시 힐락(hillock)이 발생하며, 이러한 힐락은 금속배선 상부로 1μm이상 솟아올라 사진식각 공정시 감광막이 없는 곳 또는 힐락의 상층막이 아주 얇은 경우 원치않는 식각이 발생하여 배선이 단선되거나, 절연막이 얇을 경우 층간절연막을 뚫고 위로 솟아올라 층간단락을 발생시킬 수 있다.For example, after forming a metal wiring using aluminum, a hillock occurs during a subsequent heat treatment process of 400 ° C. or higher, and the hillock rises more than 1 μm to the upper part of the metal wiring so that there is no photoresist film in the photolithography process or If the upper layer is very thin, undesired etching may occur, or wiring may be cut off, or if the insulating layer is thin, the interlayer insulating layer may rise through the interlayer insulating layer to generate an interlayer short circuit.
또한 알루미늄 및 그 합금막으로 된 금속배선은 고전류 밀도에 의한 일렉트로마이그레이션(Electromigration)현상에 의하여 반도체 장치의 동작중 단선이 유발될 수 있다.In addition, the metal wiring of aluminum and its alloy film may cause disconnection during operation of the semiconductor device due to electromigration due to high current density.
종래의 집적도가 낮았던 반도체 장치의 경우에는 소자의 크기 및 배선의 선폭이 크고 단차가 낮아 알루미늄 및 그 합금막으로 배선을 형성하였을 경우에도 일렉트로마이그레이션에 의한 단선이 문제되지 않았으나, 장치의 고집적화에 따라 소자의 체적축소, 배선선폭의 감소, 형성물질의 다층화로 인해 여러 가지 문제가 발생한다.In the case of a semiconductor device having a low integration degree, disconnection due to electromigration was not a problem even when a wire was formed from aluminum and its alloy film because the size of the device and the line width of the wiring were large and the step was low. Various problems occur due to the reduction of the volume, the reduction of the wiring line width, and the multilayering of the forming material.
즉 알루미늄 및 그 합금막으로 된 배선은 힐락, 스트레스마이그레이션(stressmigration) 및 일렉트로마이그레이션등의 문제를 유발하며, 배선 선폭의 감소는 사진식각공정시 감광막 패턴형성의 어려움과 다층화로 인한 단차의 증가로 부적절한 스텝커버리를 유발하는 등의 문제가 있다.In other words, wiring made of aluminum and its alloy film causes problems such as heel lock, stress migration and electromigration. There are problems such as causing step coverage.
이러한 문제를 해결하기 위해, 반도체 기판의 불순물 확산영역과 접촉되어 배선으로서 형성되는 알루미늄 배선의 상부나 하부에 내열성 금속을 증착하여 패터닝 함으로써 금속배선을 형성하는 방법이 제시되었으나 이 방법은 금속배선상부의 힐락, 금속배선 하부의 스파이킹이나 실리콘 노들 등의 억제 효과만 가지므로 패턴된 금속배선의 측면에 마이크로보이드 및 결함이 발생하며, 이로인해 배선에 전류가 인가될 때 일렉트로마이그레이션에 의한 단선이 발생하게 된다.In order to solve this problem, a method of forming a metal wiring by depositing and patterning a heat-resistant metal on top or bottom of an aluminum wiring formed as a wiring in contact with an impurity diffusion region of a semiconductor substrate has been proposed. Since only the suppression effect of heel lock, spikes under the metal wiring, or silicon nodes is generated, microvoids and defects are generated on the side of the patterned metal wiring, which causes disconnection due to electromigration when current is applied to the wiring. do.
또한, 알루미늄이 불순물 확산영역과 직접 접촉되어 금속배선이 형성될 때 실리콘이 알루미늄으로 흡수되어 접촉을 파괴하는 것을 방지하기 위해 알루미늄/내열성 금속/알루미늄으로 된 3층 구조로 금속배선을 형성하는 방법이 제시되었다.In addition, a method of forming a metal wiring in a three-layer structure of aluminum / heat-resistant metal / aluminum to prevent silicon from being absorbed into aluminum and breaking contact when aluminum is directly contacted with an impurity diffusion region to form a metal wiring. Presented.
이와같은 방법은 내열성 금속이 실리콘에 대한 베리어로서 작용하여 실리콘의 흡수가 하층의 알루미늄막으로만 제한되어 접합특성을 유지할 수 있으나 550℃ 이상의 온도에서는 내열성 금속이 베리어 특성을 상실하게 된다.In this method, the heat-resistant metal acts as a barrier to silicon, so that the absorption of silicon is limited to only the aluminum layer in the lower layer to maintain the bonding property, but at temperatures above 550 ° C., the heat-resistant metal loses the barrier properties.
또한, 알루미늄이 실리콘 기판과 직접 접촉될 때 유발되는 스파이킹(spiking)에 의해 접합이 파괴되는 것을 방지하기 위해 접촉부에 내열성 금속으로서 Ti을 증착하여 열처리한 후 상기 Ti상에 TiN, TiW등의 물질을 증착하고 열처리하여 2층의 확산방지막을 형성한 후, 확산방지막 전면에 알루미늄 또는 그 합금막으로서 금속층을 형성한 후 상기 금속층 및 확산방지막을 패터닝하여 금속배선을 형성시키는 방법이 제시되었다.In addition, in order to prevent the junction from being broken by spiking caused when aluminum is in direct contact with the silicon substrate, TiN, TiW, TiW, or the like is deposited on the Ti after heat treatment by depositing Ti as a heat resistant metal. After the deposition and heat treatment to form a two-layer diffusion barrier, a metal layer as an aluminum or alloy film on the entire surface of the diffusion barrier, and then the metal layer and the diffusion barrier has been proposed to form a metal wiring by patterning.
그러나, 상기와 같은 방법은 확산방지막으로서 Mo, W등을 증착할 겨우 고온열처리시 기판과의 접촉면에서 실리사이드층이 형성되어, 원래의 금속일때의 저항치보다 오히려 접촉저항을 증가시키는 결과를 낳는다.However, the above-described method forms a silicide layer on the contact surface with the substrate during the high temperature heat treatment only when Mo, W, and the like are deposited as the diffusion barrier, resulting in an increase in contact resistance rather than the resistance value of the original metal.
그리고, 콘택홀을 통해 상·하배선을 연결시킬 때, 콘택홀의 크기가 하프마이크론(half-micron)으로 축소됨에 따라 상층배선물질이 콘택홀을 완전히 채우지 못하게 되는 경우가 발생하여 콘택홀의 측면과 상측배선물질 기둥사이에 보이드가 생겨 금속배선의 저항을 증가시키는 배선불량을 초래한다. 이를 방지하기 위하여, 상층금속을 용융점에 가까운 고온으로 열처리하여 상층금속이 콘택홀을 채움과 동시에 표면 평탄화가 이루어지도록 리플로우 공정을 실시하게 된다.In addition, when connecting the upper and lower wiring through the contact hole, as the size of the contact hole is reduced to half-micron, the upper wiring material may not completely fill the contact hole, so that the side and the upper side of the contact hole may occur. Voids are formed between the pillars of the wiring material, resulting in a wiring failure which increases the resistance of the metal wiring. In order to prevent this, the reflow process is performed such that the upper layer metal is heat-treated at a high temperature close to the melting point, so that the upper layer metal fills the contact hole and the surface is planarized.
따라서, 하층배선으로서 알루미늄이 형성된 경우에 고온 리플로우공정을 실시하게 되면 하층배선의 용융 및 변형에 의해 단선되거나, 이웃한 배선과 단락되는 등의 문제가 발생한다.Therefore, when the high temperature reflow process is performed when aluminum is formed as the lower layer wiring, problems such as disconnection due to melting and deformation of the lower layer wiring or short circuit with neighboring wiring may occur.
따라서, 신뢰성 있는 금속배선을 형성하기 위해서는 일렉트로마이그레이션, 스트레스마이그레이션, 힐락, 스파이킹, 실리콘 노듈등을 동시에 해결할 수 있는 금속배선을 제공하는 것이 바람직하다.Therefore, in order to form a reliable metal wiring, it is desirable to provide a metal wiring that can simultaneously solve electromigration, stress migration, heel lock, spiking, silicon nodules and the like.
이러한 금속배선을 형성하는 방법으로서는 일렉트로마이그레이션을 유발하는 배선측면의 마이크로 보이드를 억제하는 것과, 실리콘 기판과 배선의 접촉면에서의 접촉파괴를 방지하도록 확산방지막을 형성하는 것과, 힐락의 발생을 방지할 수 있는 내열성 금속막이 기존 금속배선인 알루미늄 및 그 합금 또는 구리 및 그 합금으로 형성되는 배선을 완전히 감싸도록 형성하는 것이 바람직하다.As a method of forming such a metal wiring, it is possible to suppress microvoids on the side of the wiring causing electromigration, to form a diffusion barrier film to prevent contact breakage at the contact surface between the silicon substrate and the wiring, and to prevent the occurrence of hillock. It is preferable that the heat-resistant metal film is formed so as to completely surround the wiring formed of aluminum and its alloy or copper and its alloy which are existing metal wiring.
제1a도 내지 제1c도는 종래의 기술에 의한 금속배선 형성방법을 나타낸 공정단면도이다.1A to 1C are process cross-sectional views showing a metal wiring forming method according to the prior art.
제1a도를 참조하면, 반도체 기판(1)상에 불순물 확산영역(2)를 형성한 후 결과물 전면에 층간절연막(3)을 형성하고 불순물 확산영역(2)이 드러나도록 콘택홀(4)을 형성하는 공정을 도시한 것으로서, 상기 반도체 기판(1)상에 집적회로를 형성하기 위한 불순물 확산공정을 차례로 수행하여 n+ 및 p+의 불순물 확산영역(2)을 형성한 후, 반도체 기판의 전면에 층간절연막(3)으로서 예컨대, 산화막 또는 질화막을 형성한다.Referring to FIG. 1A, after the impurity diffusion region 2 is formed on the semiconductor substrate 1, the interlayer insulating film 3 is formed on the entire surface of the resultant portion, and the contact hole 4 is formed to expose the impurity diffusion region 2. As shown in the drawing, an impurity diffusion process for forming an integrated circuit on the semiconductor substrate 1 is sequentially performed to form the impurity diffusion regions 2 of n + and p +, and then an interlayer is formed on the entire surface of the semiconductor substrate. As the insulating film 3, for example, an oxide film or a nitride film is formed.
이어서, 상기 불순물 확산영역(2)을 상부배선과 연결시키기 위해 사진식각공정으로 상기 층간절연막(3)을 선택적으로 제거하여 소자의 불순물 확산영역(2)이 드러나도록 콘택홀(4)을 형성한다.Subsequently, in order to connect the impurity diffusion region 2 with the upper wiring, the interlayer insulating layer 3 is selectively removed by a photolithography process to form a contact hole 4 to expose the impurity diffusion region 2 of the device. .
제1b도를 참조하면, 금속층(5)과, 감광막 패턴(6)을 형성하는 공정을 도시한 것으로서, 제1a도 단계후, 결과물 전면에 금속전극 또는 금속배선형성용 물질로서, 예컨대, 알루미늄 또는 그 합금막의 단층구조 또는 감광막 패턴을 형성하기 위한 노광공정시 포토마스크상에 형성된 크롬패턴의 에지(Edge)부분을 통과하는 빛의 회절에 의해 입사광이 알루미늄 표면상에서 난반사 되는 것과 후속 고온공정시 힐락이 발생하는 것을 방지하기 위해 알루미늄 표면상에 TiN, TiW등의 내열성 금속을 증착한 TiN/AL, TiW/AL 등의 구조, 접촉부에서 알루미늄이 실리콘 기판의 불순물 확산영역을 뚫고 들어가 접촉을 파괴하는 스파이킹(spiking) 또는 접촉부에서 실리콘입자 고상 에피텍시얼(Epitaxial)이 성장하여 Si노듈(Si-nodule)이 발생하는 것을 방지하기 위해 AL/TiN/Ti등의 다층구조로 금속층(5)을 형성한다.Referring to FIG. 1B, a process of forming the metal layer 5 and the photosensitive film pattern 6 is illustrated. After the step 1a, the metal electrode or the metal wiring forming material is formed on the entire surface of the resultant, for example, aluminum or The incident light is diffusely reflected on the aluminum surface by diffraction of the light passing through the edge portion of the chrome pattern formed on the photomask during the exposure process for forming the monolayer structure or the photoresist pattern of the alloy film, and the heel lock in the subsequent high temperature process. To prevent this from happening, structures such as TiN / AL and TiW / AL in which heat-resistant metals such as TiN and TiW are deposited on the aluminum surface, and spikes in which aluminum penetrates the impurity diffusion region of the silicon substrate and breaks the contact at the contact portion Multi-layer structure such as AL / TiN / Ti in order to prevent Si-nodule from growing due to growth of silicon particles solid epitaxial in the spike or contact area The metal layer 5 is formed.
이어, 상기 금속층(5)을 패터닝하여 배선을 형성하기 위해 결과물 전면에 감광막을 도포한 후, 감광막 패턴용 포토마스크를 이용하여 상기 감광막을 노광 및 현상하여 상기 금속층중 배선형성을 위해 제거될 부분이 드러나도록 상기 감광막을 선택적으로 제거하므로 감광막 패턴(6)을 형성한다.Subsequently, after the photoresist is coated on the entire surface of the resultant to form the wiring by patterning the metal layer 5, the photoresist is exposed and developed by using a photomask for the photoresist pattern to remove a portion of the metal layer to be removed for the formation of the wiring. The photoresist film is selectively removed so as to be exposed, thereby forming the photoresist pattern 6.
제1c도를 참조하면, 금속배선(5a) 및 절연막(7)을 형성하는 공정을 도시한 것으로, 제1b도 단계후 상기 금속층(5)을 패터닝 하기위해, 감광막 패턴(6)을 식각마스크로하여 금속층(5)을 식각하므로 금속배선(5a)을 형성한 다음, 결과물상에 잔존하는 감광막 패턴(6)을 제거한다.Referring to FIG. 1C, a process of forming the metallization 5a and the insulating film 7 is illustrated. In order to pattern the metal layer 5 after the step 1b, the photoresist pattern 6 is replaced by an etch mask. The metal layer 5 is etched to form the metal wiring 5a, and then the photoresist pattern 6 remaining on the resultant is removed.
이어서, 결과물 전면에 상기 금속배선(5a)을 서로 절연시키기 위한 절연막(7)을 형성한다. 이후, 후속 금속배선 형성공정은 상기 절연막(7)의 선택부위를 제거하여 금속배선(5a)이 드러나도록 비아(Via) 콘택홀을 형성한후 금속층을 형성하고 패터닝하여 금속배선을 형성하는 공정을 반복 수행하여 다층의 금속배선을 형성한다.Subsequently, an insulating film 7 for insulating the metal wirings 5a from each other is formed on the entire surface of the resultant. Subsequently, the subsequent metallization forming process includes removing vias of the insulating layer 7 to form via contact holes to expose the metallization 5a, and then forming and patterning a metal layer to form metallization. It is repeated to form a multi-layered metal wiring.
상기와 같은 종래의 방법에 의한 금속배선(5a)은 금속층(5)을 식각하는 패터닝 공정시 플라즈마식각에 의해 금속배선의 측면에 마이크로보이드(microvoide)가 발생하고, 감광막패턴이 균일한 폭으로 형성되지 않았을 경우 금속배선의 선폭이 부분적으로 좁아지거나 넓어지는 등의 구조적 결함이 발생하게 된다.In the metal wiring 5a according to the conventional method, microvoids are generated on the side surfaces of the metal wiring by plasma etching during the patterning process of etching the metal layer 5, and the photoresist pattern is formed to have a uniform width. If not, the structural defects such as the line width of the metal wiring is partially narrowed or widened.
이와같이 금속배선이 형성된 상태에서 결과물 전면에 절연막(7)을 형성하고 상기 절연막을 구조적으로 안정화 하기 위해 열처리 할 경우 또는 후속형성되는 구조물을 열처리 하는 공정에서 금속배선 측면부의 마이크로보이드 및 결함이 확대되는 현상이 발생한다. 따라서 반도체 장치가 제조된 후 금속배선에 전류가 흐르게 되면 금속배선 측면의 마이크로 보이드와 결함부위에서 일렉트로마이그레이션에 의해 알루미늄 원자가 이동하여 보이드를 증대시킴으로써 금속배선이 단선된다.As such, when the insulating film 7 is formed on the entire surface of the resultant metal wire and the heat treatment is performed to structurally stabilize the insulating film, or the heat treatment of the structure to be formed subsequently, the microvoids and defects of the metal wiring side part are enlarged. This happens. Therefore, when a current flows through the metal wiring after the semiconductor device is manufactured, the aluminum wiring is moved by increasing the voids by electromigration at the micro voids and the defects on the side of the metal wiring, thereby disconnecting the metal wiring.
또한 알루미늄은 열응력(Thermal Stress)에 대한 내성이 약하여 층간 절연막이나 보호막 증착, 열처리등의 후속공정 진행시 금속배선 표면상에서 힐락이 성장하여 상·하층 금속간의 단락이나, 핀홀(pin hole)등의 불량이 발생하여 공정의 실패를 가져온다.In addition, aluminum has a low resistance to thermal stress, so Hillock grows on the surface of metal wiring during the subsequent process such as interlayer insulation film, protective film deposition, and heat treatment, so that short-circuit between upper and lower metals, pin hole, etc. Defects occur and lead to process failure.
그리고, 하층에 알루미늄 금속배선을 형성하고, 하층 금속과 선택적으로 연결되는 상층 금속막을 형성하는 공정시 상·하층을 연결하기 위한 콘택홀에 보이드가 형성되지 않도록 금속막 증착후 알루미늄 용융온도에 가까운 고온으로 상기 상층 금속막을 열처리하는 리플로우(Reflow)공정을 실시하게 되는데 이때 하층배선으로 형성된 알루미늄 금속배선에 힐락 및 보이드가 성장하고, 금속배선의 형태가 변형되는 등의 결함이 발생되어 반도체 장치 제조공정의 신뢰성을 저하시키는 문제점이 있었다.In the process of forming an aluminum metal wiring in the lower layer and forming an upper metal film selectively connected to the lower metal, a high temperature close to the aluminum melting temperature after deposition of the metal film is performed so that no void is formed in the contact hole for connecting the upper and lower layers. The reflow process of heat-treating the upper metal film is performed. At this time, defects such as heel locks and voids grow in the aluminum metal wires formed as the lower layer wires, and the shape of the metal wires are deformed. There was a problem of lowering the reliability.
본 발명의 목적은 금속배선의 표면 및 측면을 내화성 금속으로 감싸 금속배선의 마이크로 보이드 및 힐락의 발생을 방지하고 금속배선의 스트레스마이그레이션 특성을 개선시키는데 있다.An object of the present invention is to wrap the surface and side of the metal wiring with a refractory metal to prevent the occurrence of micro voids and hillocks of the metal wiring and to improve the stress migration characteristics of the metal wiring.
본 발명의 다른 목적은 금속배선의 전면을 내화성 금속이 감싸도록 한 형태로 금속배선을 형성하여 후속 열처리 공정시 하층 금속배선의 힐락 및 변형을 방지함으로써 금속배선의 신뢰성을 향상시키는데 있다.Another object of the present invention is to improve the reliability of the metal wiring by forming a metal wiring in such a form that the entire surface of the metal wiring is covered with the refractory metal, thereby preventing hillocks and deformation of the lower metal wiring during the subsequent heat treatment process.
본 발명의 또 다른 목적은 금속배선 측면의 마이크로보이드와 구조적 결함을 제거하여 배선의 일렉트로마이그레이션 특성을 향상시키는데 있다.It is still another object of the present invention to remove microvoids and structural defects on the side of metal wiring to improve the electromigration characteristics of the wiring.
본 발명의 또 다른 목적은 알루미늄 또는 그 합금막으로된 금속배선표면 및 측면을 혼합물층으로 감싼 형태의 금속배선을 제공함에 있다.It is still another object of the present invention to provide a metal wiring in which a metal wiring surface and a side surface of aluminum or an alloy film thereof are wrapped in a mixture layer.
본 발명의 또 다른 목적은 상층 금속배선의 스탭커버리지(step coverage)를 향상시키는데 있다.Another object of the present invention is to improve step coverage of the upper metallization.
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 소자를 제조한 후 금속배선을 형성하는 방법에 있어서, 불순물 확산영역이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계; 상기 절연막을 패터닝하여 상기 불순물 확산영역이 드러나도록 콘택홀을 형성하는 단계; 결과물 전면에 제1금속막을 형성한 후, 소정의 폭을 갖도록 패터닝 하는 단계; 결과물 전면에 제2금속막을 형성한 후, 상기 제2금속막을 소정의 온도로 열처리하여 상기 제1,2금속막의 계면에 확산층 및 혼합물층을 형성하는 단계; 및 상기 제2금속막을 에치백하여 금속배선을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of forming a metal wiring after fabricating a device on a semiconductor substrate, the method comprising: forming an insulating film on an entire surface of a semiconductor substrate on which an impurity diffusion region is formed; Patterning the insulating layer to form a contact hole to expose the impurity diffusion region; Forming a first metal film on the entire surface of the resultant, and then patterning the first metal film to have a predetermined width; Forming a second metal film on the entire surface of the resultant, and then heat treating the second metal film to a predetermined temperature to form a diffusion layer and a mixture layer at an interface between the first and second metal films; And etching the second metal layer to form metal wiring.
이와 같은 방법에 의해 제공되는 금속배선은 측면의 마이크로보이드와 측면 및 표면의 힐락을 효과적으로 방지하여 금속배선의 신뢰성을 개선할 수 있다.The metal wiring provided by this method can effectively prevent the microvoids on the side and the heel locks on the side and the surface, thereby improving the reliability of the metal wiring.
본 발명의 다른 목적을 달성하기 위한 금속배선 제조방법은 불순물 확산영역이 형성된 반도체 기판의 전면에 절연막을 형성하는 단계; 상기 절연막을 패터닝하여 상기 불순물 확산영역이 드러나도록 콘택홀을 형성하는 단계; 결과물 전면에 확산방지막을 형성한 후 열처리하는 단계; 상기 확산방지막 전면에 제1금속막을 형성한 후 열처리하는 단계; 상기 제1금속막 및 확산방지막을 소정의 폭으로 패터닝하는 단계; 결과물 전면에 제2금속막을 형성후 열처리하는 단계; 및 상기 제2금속막이 제1금속막의 표면 및 측면을 감싸도록 패터닝하는 단계를 포함한다.Metal wire manufacturing method for achieving another object of the present invention comprises the steps of forming an insulating film on the entire surface of the semiconductor substrate formed impurity diffusion region; Patterning the insulating layer to form a contact hole to expose the impurity diffusion region; Forming a diffusion barrier on the entire surface of the resultant and then performing heat treatment; Forming a first metal layer on the entire surface of the diffusion barrier layer and then performing heat treatment; Patterning the first metal layer and the diffusion barrier layer to a predetermined width; Forming a second metal film on the entire surface of the resultant and then performing heat treatment; And patterning the second metal film to surround the surface and the side surfaces of the first metal film.
이와같은 방법에 의해 제공되는 금속배선은 불순물 확산영역과 배선의 접촉부에서의 스파이킹 및 실리콘 노듈을 방지할 수 있고 마이크로 보이드와 힐락을 방지할 수 있으며, 콘택홀을 채우거나, 표면평탄화를 위한 고온 리플로우 공정을 가능하게 한다.The metallization provided by this method can prevent spiking and silicon nodules in the impurity diffusion region and the contact portion of the wiring, can prevent micro voids and heel locks, and can be used to fill contact holes or high temperature for surface leveling. Enable the reflow process.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2d도는 본 발명의 금속배선 형성 단면도를 도시한 것이다.2A to 2D show cross-sectional views of forming metal wirings of the present invention.
제2a도를 참조하면, 반도체 기판(10)상에 불순물 확산영역(12), 절연막(14), 콘택홀(16), 제1금속막(18) 형성공정을 도시한 것으로서, 상기 반도체 기판(10)상에 이온주입공정을 수행하여 N+ 및 P+불순물을 주입한 후, 기판을 열처리하여 주입불순물을 활성화하므로 N+ 및 P+불순물 확산영역(12)을 소정영역에 각각 형성한다.Referring to FIG. 2A, a process of forming the impurity diffusion region 12, the insulating film 14, the contact hole 16, and the first metal film 18 on the semiconductor substrate 10 is illustrated. 10) The ion implantation process is performed to implant N + and P + impurities, followed by heat treatment of the substrate to activate the implanted impurities, thereby forming N + and P + impurity diffusion regions 12 in predetermined regions, respectively.
이어서, 결과물 전면에 절연 물질로서, 예컨데 산화막, 질화막, BPSG 등을 증착하여 절연막(14)을 형성한 후, 상기 절연막을 사진식각공정을 이용하여 선택적으로 제거하므로 상기 불순물 확산영역이 드러나도록 콘택홀(16)을 형성하고, 상기 콘택홀을 통해 드러난 반도체 기판의 불순물 확산 영역(12)의 표면 자연산화막을 제거한다.Subsequently, an insulating material 14 is formed by depositing an oxide film, a nitride film, a BPSG, or the like as an insulating material on the entire surface of the resultant, and then the insulating film is selectively removed using a photolithography process to expose the impurity diffusion region. (16) is formed, and the surface native oxide film of the impurity diffusion region 12 of the semiconductor substrate exposed through the contact hole is removed.
그 다음 결과물의 전면에 배선 또는 전극형성용 물질로서 예컨데 알루미늄 및 그 합금막 또는 구리 및 그 합금막의 금속층이나 알루미늄계 금속막의 상부나 하부에 내열성 금속막이 함께 증착된 다층금속막으로 제1금속막을 형성한 후 상기 제1금속막을 열처리하고 배선의 형태로 패터닝한다.Then, the first metal film is formed on the front surface of the resultant as a material for forming a wiring or an electrode, for example, a multilayer metal film in which aluminum and its alloy film or a metal layer of copper and its alloy film or a heat-resistant metal film is deposited on or under the aluminum-based metal film. After that, the first metal film is heat-treated and patterned in the form of wiring.
제2b도를 참조하면, 제2금속막(20) 형성공정을 도시한 것으로서, 제2a도 단계후, 결과물 전면에 상기 제1금속막(18)과 결합하여 화합물을 형성하거나, 제1금속막의 내부로 확산하는 물리, 화학적 반응이 가능한 내열성 금속 또는 그 합금을 증착하여 제2금속막(20)을 형성한다.Referring to FIG. 2B, a process of forming the second metal film 20 is illustrated. After the step of FIG. 2A, the compound is combined with the first metal film 18 to form a compound on the entire surface of the resultant, or The second metal film 20 is formed by depositing a heat-resistant metal or an alloy thereof capable of physically and chemically diffusing into the inside.
이때, 상기 제2금속막 형성시 기판의 온도는 200-250℃로 하여 CVD(Chemical Vapor Deposition) 또는 PVD(Physical Vapor Deposition)법으로 100-10000Å정도의 두께를 갖도록 형성한다.At this time, the temperature of the substrate during the formation of the second metal film is set to 200-250 ° C. to have a thickness of about 100-10000 kV by CVD (chemical vapor deposition) or PVD (physical vapor deposition) method.
상기 제2금속막으로 형성되는 내열성 금속은 TiN, TiW, Ti, Mo, W, Cr, Pt 또는 그 합금막이다.The heat resistant metal formed of the second metal film is TiN, TiW, Ti, Mo, W, Cr, Pt, or an alloy film thereof.
제2c도를 참조하면, 상기 제1금속막과 제2금속막의 계면에 화합물층(19)을 형성하는 공정을 도시한 것으로서, 제1금속막(18)내부로 제2금속막(20)의 원자를 확산시키거나, 상기 두 금속막의 계면에 새로운 화합물층을 형성시키기 위해, 기판을 질소, 아르곤, 헬륨등의 불활성 개스 분위기에서 300-550℃의 온도범위로 열처리하여 제1금속막(18)과 제2금속막(20)의 계면에 확산층 및 화합물층(19)을 형성한다.Referring to FIG. 2C, a process of forming the compound layer 19 at the interface between the first metal film and the second metal film is illustrated, and the atoms of the second metal film 20 inside the first metal film 18 are illustrated. In order to diffuse or form a new compound layer at the interface between the two metal films, the substrate is heat-treated in a temperature range of 300-550 ° C. in an inert gas atmosphere such as nitrogen, argon, helium, or the like to form the first metal film 18 and the first metal layer 18. The diffusion layer and the compound layer 19 are formed at the interface of the bimetallic film 20.
상기 열처리 공정에 의해 제1금속막(18)과 제2금속막(20)의 계면에 외부 스트레스에 대한 내성이 큰 화합물층(19)이 형성되거나 확산현상이 발생하여 상기 제1금속막의 측면부의 보이드가 제거되고 구조적으로 안정화되어 일렉트로마이그레이션 및 힐락이 방지된다.By the heat treatment process, a compound layer 19 having a high resistance to external stress is formed at the interface between the first metal film 18 and the second metal film 20 or a diffusion phenomenon occurs to cause voids in the side portions of the first metal film. Is removed and structurally stabilized to prevent electromigration and heel lock.
제2d도를 참조하면, 금속배선을 형성하는 공정을 도시한 것으로서, 상기 화합물층(19)을 손상시키지 않으며, 미반응되어 잔존하는 제2금속막(20)에 대해 큰 식각비를 갖는 식각용액 또는 반응개스를 이용하여 상기 미반응된 제2금속막을 이방성 에치백(Etch Back)공정으로 제거함으로써, 제1금속막(18)과 화합물층(19)으로 금속배선을 형성한다.Referring to FIG. 2D, a process of forming metal wirings is illustrated, which does not damage the compound layer 19, and has an etching solution having a large etching ratio with respect to the second metal film 20 that remains unreacted or By using the reaction gas, the unreacted second metal film is removed by an anisotropic etch back process to form a metal wiring with the first metal film 18 and the compound layer 19.
이때, 제2금속막(20)중 화합물층(19)으로 반응하지 않은 제2금속막(20)을 에치백하여 제거하므로 금속배선의 측벽에는 제2금속막(20)이 측벽(side wall)(22)으로서 형성되고, 상기 화합물층(19)이 에치 스톱퍼(Etch Stopper)로서 작용한다.At this time, the second metal film 20 of the second metal film 20 that is not reacted with the compound layer 19 is etched back to remove the second metal film 20 on the sidewall of the metal wiring. 22) and the compound layer 19 acts as an etch stopper.
그리고, 상기 금속배선 패터닝 공정시 제2금속막(20) 전면에 감광막 패턴을 형성하여, 상기 제2금속막이 제1금속막(18)의 표면 및 측면을 감싸도록 제2금속막을 패터닝하여 금속배선을 형성할 수도 있다.In the metal wiring patterning process, a photosensitive film pattern is formed on the entire surface of the second metal film 20 to pattern the second metal film so that the second metal film covers the surface and side surfaces of the first metal film 18. May be formed.
제3a도 내지 제3b도는 본 발명의 다른 실시예에 의한 금속배선 형성단면도를 도시한 것이다.3A to 3B illustrate cross-sectional views of forming metal wirings according to another embodiment of the present invention.
제3a도를 참조하면, 불순물 확산영역(32), 절연막(34), 콘택홀(36), 확산방지막(38), 금속막(40), 내열성 금속막(42) 형성공정을 도시한 것으로서, 반도체 기판(30)상에 n+ 및 p+의 불순물 확산영역(32)을 형성한 후, 상기 반도체 기판의 전면에 절연막(34)을 형성한다.Referring to FIG. 3A, a process of forming the impurity diffusion region 32, the insulating film 34, the contact hole 36, the diffusion barrier film 38, the metal film 40, and the heat resistant metal film 42 is illustrated. After the n + and p + impurity diffusion regions 32 are formed on the semiconductor substrate 30, an insulating film 34 is formed on the entire surface of the semiconductor substrate.
이어서, 상기 절연막을 사진식각공정을 이용하여, 상기 불순물 확산영역(32)이 드러나도록 패터닝하여 절연막(34)에 콘택홀(36)을 형성한 후, 결과물 전면에 불순물 확산영역과 배선층간의 접촉특성을 향상시켜 스파이킹(spiking), 실리콘 노듈(si-nodule)등을 방지할 수 있는 내열성 금속으로서, 예컨데, TiN, TiW, W, Mo, Cr, Pt 또는 그 합금막을 증착하여 확산방지막(38)을 형성하고, 상기 확산방지막을 300-550℃로 열처리한다.Subsequently, the insulating layer is patterned to expose the impurity diffusion region 32 by using a photolithography process to form a contact hole 36 in the insulating layer 34, and then contact characteristics between the impurity diffusion region and the wiring layer on the entire surface of the resultant layer. As a heat-resistant metal capable of improving spikes and preventing silicon nodules, for example, TiN, TiW, W, Mo, Cr, Pt or alloy films thereof are deposited to prevent diffusion. To form a heat treatment film, the diffusion barrier is 300-550 ℃.
이때 상기 확산방지막(38)은 다층으로 형성시킬 수도 있는데 예로서 먼저 Ti을 형성하고 Ti상에 TiN이나 TiW등을 증착하여 형성시킬 수도 있다.In this case, the diffusion barrier 38 may be formed in multiple layers. For example, Ti may be formed first and then TiN or TiW may be deposited on Ti.
그 다음, 상기 확산방지막(38)의 전면에 배선형성용 물질로서, 예컨데 알루미늄 또는 그 합금막이나 구리 또는 그 합금막을 증착하여 제1금속막(40)을 형성한 후, 상기 제1금속막(40)과 확산방지막(38)을 사진식각공정을 이용하여 배선형상을 갖도록 패터닝한다.Next, a first metal film 40 is formed by depositing aluminum or an alloy film or copper or an alloy film as a wiring forming material on the entire surface of the diffusion barrier 38, and then forming the first metal film ( 40 and the diffusion barrier 38 are patterned to have a wiring shape using a photolithography process.
이어서, 상기 결과물 전면에, 상기 제1금속막(40)의 측면 마이크로보이드 및 표면의 힐락을 방지하기 위한 배선형성용 물질로서 예컨데, 고융점 특성과 베리어(barrier) 특성을 갖는 TiN, TiW, Ti, W, Mo, Cr, Pt 또는 그 합금막을 증착하여 내열성 금속으로 제2금속막(42)을 형성한다.Subsequently, on the entire surface of the resultant, as a material for forming a wiring for preventing the side microvoid of the first metal film 40 and the heel lock of the surface, for example, TiN, TiW, Ti having high melting point characteristics and barrier characteristics. , W, Mo, Cr, Pt, or an alloy film thereof is deposited to form the second metal film 42 from the heat resistant metal.
제3b도를 참조하면, 화합물층(44), 금속배선, 층간절연막(46), 비아(Via) 콘택홀(48), 상층배선(50)형성 공정을 도시한 것으로서, 상기 제1금속막(40)과 확산방지막(38) 및 제2금속막(42)의 계면에 화합물층(44)을 형성하기 위해, 상기 3층의 금속막을 300-550℃의 온도로 열처리 한 다음, 상기 제2금속막(42)이 제1금속막(38)의 전면에 형성된 혼합물층(44)의 표면 및 측면을 완전히 감싸도록 제1금속막(38)의 폭보다 큰 폭으로 패터닝하여, 배선의 중심에 제1금속막(38)이 존재하고, 상기 제1금속막의 외부를 혼합물층(44)과 제2금속막(42)이 완전히 감싼 형태의 금속배선을 형성한다.Referring to FIG. 3B, the process of forming the compound layer 44, the metal wiring, the interlayer insulating film 46, the via contact hole 48, and the upper wiring 50 is illustrated. In order to form the compound layer 44 at the interface between the diffusion barrier 38 and the second metal film 42, the three metal films are heat-treated at a temperature of 300-550 ° C., and then the second metal film ( 42 is patterned to a width greater than the width of the first metal film 38 so as to completely surround the surface and side surfaces of the mixture layer 44 formed on the front surface of the first metal film 38, thereby forming the first metal at the center of the wiring. A film 38 exists and forms a metal wiring in which the mixture layer 44 and the second metal film 42 completely surround the outside of the first metal film.
이때, 금속배선 형성공정에서, 제2금속막(42)상에 감광막 패턴을 형성하지 않고, 혼합물층(44)과 제2금속막(42)의 식각선택비를 이용하여 에치백(Etch Back)공정으로 상기 제2금속막(42)중 반응하지 않고 잔존하는 부분을 제거함으로써 금속배선을 패터닝할 수도 있다. 이때 금속배선의 측면에 제2금속막(42)이 잔존하여 측벽이 형성된다.At this time, in the metallization forming process, the etching back ratio is etched using the etching selectivity of the mixture layer 44 and the second metal layer 42 without forming a photoresist pattern on the second metal layer 42. The metal wiring may be patterned by removing the remaining portions of the second metal film 42 without reacting. At this time, the second metal film 42 remains on the side of the metal wiring to form sidewalls.
상기와 같이 금속배선을 형성한 후, 결과물 전면에 층간절연막(46)을 형성하고 상기 층간절연막을 사진식각공정으로 소정부위를 제거하여 상기 금속배선이 드러나도록 비아 콘택홀(48)을 형성한 후 상층배선 형성물질로서, 금속을 증착하여 상부배선층(50)을 형성하고, 표면평탄화 및 콘택홀(48)을 완전히 채우기 위해 500-600℃의 온도로 열처리한다.After the metal wiring is formed as described above, the interlayer insulating film 46 is formed on the entire surface of the resultant, and the via contact hole 48 is formed to expose the metal wiring by removing a predetermined portion of the interlayer insulating film by a photolithography process. As the upper layer wiring forming material, metal is deposited to form the upper wiring layer 50, and heat-treated at a temperature of 500-600 ° C. to completely level the surface and to completely fill the contact holes 48.
상기와 같은 본 발명은 기존의 알루미늄 또는 그 합금막이나 구리 또는 그 합금막으로 형성되는 배선의 표면 및 측면을 내열성 금속으로 캡핑하여 금속배선을 형성함으로써, 금속배선의 측면 마이크로보이드를 제거하고 힐락을 방지함으로써 일렉트로마이그레이션 및 스트레스마이그레이션에 의한 단선을 방지하여 금속배선의 신뢰성을 향상시킴은 물론 금속배선의 미세패턴을 가능하게 한다.The present invention as described above forms a metal wiring by capping the surface and the side of the wiring formed of a conventional aluminum or its alloy film or copper or its alloy film with a heat-resistant metal, to remove the side microvoids of the metal wiring and the Hillock This prevents disconnection due to electromigration and stress migration, thereby improving the reliability of the metal wiring and enabling fine patterns of the metal wiring.
또한, 실리콘 기판과의 접촉영역에서 스파이크 및 실리콘 노듈을 방지할 수 있는 내열성 금속을 형성한 후, 상기 내열성 금속의 상부에 기존의 금속배선을 형성하고, 상기 금속배선의 표면 및 측면을 내열성 금속이 캡핑하도록 금속배선을 형성하므로 기존 금속배선의 전표면을 내열성 금속 또는 그 합금막으로 캡핑하여, 상층배선 형성시 표면 평탄화와 콘택홀을 채우기 위한 리플로우공정시 기존 금속배선에 손상을 주지 않고 열처리 공정을 수행할 수 있으며, 상기 기존 금속배선과 캡핑된 내열성 금속계면에 새로운 화합물을 형성하여 금속배선의 신뢰성을 더욱 개선시킬 수 있다.In addition, after forming a heat-resistant metal that can prevent spikes and silicon nodules in the contact region with the silicon substrate, the existing metal wiring is formed on the heat-resistant metal, and the surface and side surfaces of the metal wiring Since the metal wiring is formed to be capped, the entire surface of the existing metal wiring is capped with a heat resistant metal or an alloy film thereof, and the heat treatment process is performed without damaging the existing metal wiring during the reflow process to planarize the surface and fill the contact hole when forming the upper layer wiring. It can be carried out, by forming a new compound on the existing metal wiring and the capped heat-resistant metal interface can further improve the reliability of the metal wiring.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940009594A KR0139599B1 (en) | 1994-05-02 | 1994-05-02 | Mechod of forming metal wiring in semiconducotr device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940009594A KR0139599B1 (en) | 1994-05-02 | 1994-05-02 | Mechod of forming metal wiring in semiconducotr device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034515A KR950034515A (en) | 1995-12-28 |
| KR0139599B1 true KR0139599B1 (en) | 1998-07-15 |
Family
ID=19382324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940009594A KR0139599B1 (en) | 1994-05-02 | 1994-05-02 | Mechod of forming metal wiring in semiconducotr device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0139599B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101103934B1 (en) * | 2006-10-19 | 2012-01-12 | 인터내셔널 비지네스 머신즈 코포레이션 | Electrical fuse and method of making the same |
-
1994
- 1994-05-02 KR KR1019940009594A patent/KR0139599B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101103934B1 (en) * | 2006-10-19 | 2012-01-12 | 인터내셔널 비지네스 머신즈 코포레이션 | Electrical fuse and method of making the same |
| US8492871B2 (en) | 2006-10-19 | 2013-07-23 | International Business Machines Corporation | Electrical fuse and method of making |
| US9059171B2 (en) | 2006-10-19 | 2015-06-16 | International Business Machines Corporation | Electrical fuse and method of making |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950034515A (en) | 1995-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5475267A (en) | Multilayer interconnection structure for a semiconductor device | |
| EP0499433B1 (en) | Semiconductor device with improved reliability wiring and method of its fabrication | |
| EP0391562B1 (en) | Semiconductor devices incorporating a tungsten contact and fabrication thereof | |
| US5006484A (en) | Making a semiconductor device with contact holes having different depths | |
| EP0248668A2 (en) | Process for fabricating multilevel metal integrated circuits and structures produced thereby | |
| JP3027946B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH04223358A (en) | Manufacture of integrated circuit | |
| US4884120A (en) | Semiconductor device and method for making the same | |
| KR0139599B1 (en) | Mechod of forming metal wiring in semiconducotr device | |
| JP3375460B2 (en) | Semiconductor device | |
| JP3087692B2 (en) | Method for manufacturing semiconductor device | |
| KR100303796B1 (en) | Method for forming metal interconnection of semiconductor device | |
| KR100191710B1 (en) | Metal wiring method of semiconductor device | |
| KR100268899B1 (en) | Method for forming metal line of semiconductor device the same | |
| KR100252915B1 (en) | Metal line of semiconductor device and method for fabricating the same | |
| KR0154190B1 (en) | Formation method of tungsten plug in semiconductor device | |
| KR100443363B1 (en) | Method of forming metal interconnection in semiconductor device | |
| KR100240268B1 (en) | Method for forming metal wiring in semiconductor device | |
| KR100248620B1 (en) | Method for manufacturing wiring of semiconductor device | |
| KR19990069370A (en) | Wiring Formation Method of Semiconductor Device | |
| JPH11214506A (en) | Semiconductor device and its manufacture | |
| KR0181961B1 (en) | Method of forming contact plug of semiconductor device | |
| JP3533022B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JPH04230036A (en) | Integrated circuit interconnection method | |
| JPH05304216A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080303 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |