KR100251644B1 - 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법 - Google Patents

Abstract

본 발명은 배어 웨이퍼 상에 존재하는 디펙트의 갯수와 배어 웨이퍼 상에 형성된 산화막의 브레이크 다운 전압의 상관관계를 이용하여 반도체 배어 웨이퍼 상에 형성된 디펙트를 분석하는 분석방법에 관한 것이다.

본 발명은, 일단의 시드 부위와 타단의 테일 부위를 구비한 실리콘봉을 절단하여 형성된 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법에 있어서, (1) 상기 실리콘봉의 특정 부위에서 절단된 배어 웨이퍼를 선택하는 배어 웨이퍼 선택단계; (2) 상기 배어 웨이퍼 상에 존재하는 D-디펙트의 분포를 구하는 D-디펙트 분석단계; (3) 상기 배어 웨이퍼 상에 존재하는 COP의 분포를 구하는 COP 분석단계; (4) 상기 배어 웨이퍼 상에 산화막을 형성한 후, 산화막 브레이크 다운전압을 구하는 다운전압 측정단계; 및 (5) 상기 D-디펙트 및 상기 COP 의 분포와 상기 산화막 브레이크 다운전압의 상관관계를 구하는 최종분석 단계를 구비하여 이루어진다.

따라서, 배어 웨이퍼 상에 형성되는 반도체장치에서 발생될 수 있는 동작불량을 미연에 방지할 수 있는 효과가 있다.

Description

반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법

본 발명은 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법에 관한 것으로서, 보다 상세하게는 결정성장법에 의해서 형성된 배어 웨이퍼(Bare wafer) 상에 존재하는 디펙트(Defect)의 갯수 및 배어 웨이퍼 상에 형성된 산화막의 브레이크 다운(Break down) 전압의 상관관계를 이용하여 배어 웨이퍼의 작업표준서(Specification)를 결정하는 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법에 관한 것이다.

통상, 배어 웨이퍼를 제조하기 위하여서는 먼저, 규사 및 규석을 주원료로 사용하고, 코크스 및 나무 등을 보조원료로 사용하여 대용량 전기로 내부에서 다결정 실리콘(Poly crystalline silicon)을 제조한다.

이어서, 쵸크랄스키(Czochralski) 결정성장법 또는 플로트 존(Float zone) 결정성장법에 의해서 단결정 실리콘봉(Ingot)을 제작한다. 상기 쵸크랄스키 결정성장법에서는, 먼저 다결정실리콘을 약 1415 ℃ 정도의 도가니속에서 녹인 후, 상기 도가니를 회전시키며 실리콘 시편이 부착된 아암을 도가니 내부로 천천히 하강시켜 실리콘 시편이 용융실리콘 표면에 닿게 한다. 상기 실리콘 시편은 씨결정(Crystal seed)이라고 하며, 이후 단일의 큰 결정을 성장시키기 위한 종자로서 기능한다.

다음으로, 씨결정의 아랫부분이 용융실리콘 속에서 녹기 시작하면 상기 아암을 상부로 천천히 이동시킨다. 이때, 상기 씨결정에 붙은 용융실리콘이 응고되면서 씨결정과 동일한 결정구조를 가지는 단결정의 실리콘봉이 형성된다. 상기 실리콘봉의 일단은 시드(Seed) 부위라 하고 그 반대편의 타단은 테일(Tail) 부위라 한다.

이후, 금속성 불순물의 포함정도에 따라 부위별로 다르게 형성되는 실리콘봉의 저항성(Resistivity)을 참고로하여 반도체장치 제조공정에 사용할 수 있는 특정 저항성을 가지는 범위 내의 실리콘봉을 얇게 절단한 후, 연마하여 배어 웨이퍼를 제작하는 배어 웨이퍼 제작공정이 진행된다.

그런데, 전술한 쵸크랄스키 결정성장법에 의해서 제작된 배어 웨이퍼 내부에는, 도가니 내부의 온도차이 등의 여러가지 원인에 의해서 8면체형상의 빈공간을 이루는 D-디펙트가 형성될 수 있으며, 상기 배어 웨이퍼의 상부를 폴리싱(Polishing)하면서 상기 D-디펙트의 상부 일부가 절단 및 노출되어 상기 배어 웨이퍼 표면에 홈으로 존재하는 COP(Crystal Originated Particles)가 형성된다. 상기 COP 및 D-디펙트는 후속공정에 의해서 배어 웨이퍼 상에 형성되는 산화막의 브레이크 다운(Break down) 전압의 저하를 가져온다.

그리고, 상기 도가니 내부에 녹은 다결정실리콘 내부에 산소(O₂)성분이 포함됨에 따라 배어 웨이퍼 내부에는 OP(Oxygen Precipitates)가 발생할 수 있고, 상기 도가니 내부에 녹은 다결정실리콘 내부에 중금속물질이 포함됨으로 인해서 배어 웨이퍼 내부에는 금속성 불순물(Metallic Contamination)이 존재할 수 있게 된다. 상기 OP 및 금속성 불순물은 배어 웨이퍼 상에 반도체소자를 형성시켜 통전시킬 때, 누설전류(Leakage current)를 발생시키는 원인이된다.

따라서, 반도체장치의 제조를 위한 공정전에 배어 웨이퍼 상에 디펙트가 존재하는 정도를 평가하는 분석공정을 선행시키는 것이 일반적이다.

종래의 반도체 배어 웨이퍼 상에 존재하는 디펙트 분석방법은, 먼저 파티클 카운터(Particle counter)를 사용하여 분석용 배어 웨이퍼 상에 레이저(Laser)를 주사하여 산란되는 레이저를 디텍션(Detection)함으로써 상기 COP의 분포 및 갯수를 파악하는 분석공정이 진행되고, 플루오르화수소(HF), 중크롬산칼륨(K₂Cr₂O₃) 및 탈이온수로 이루어진 세코에칭액(SECCO Etching Solution)이 담겨 일정온도로 유지되는 저장조 내부에 분석용 배어 웨이퍼를 투입하여 상기 분석용 배어 웨이퍼를 에칭하는 세코에칭(SECCO etching)을 실시한다. 이때, 분석용 배어 웨이퍼의 내부에 존재하는 D-디펙트는 에칭되어 플로우 패턴(Flow pattern)을 형성하게 된다. 이어서, 마이크로스코프(Microscope) 등을 이용하여 상기 플로우 패턴을 스캐닝(Scanning)함으로서 배어 웨이퍼 상에 존재하는 D-디펙트의 분포 및 갯수를 파악하는 분석공정이 진행되었다.

도1은 쵸크랄스키 결정성장법에 의해서 형성된 실리콘봉의 시드 부위에서 테일 부위까지 COP 갯수의 분포를 나타내는 그래프이다.

쵸크랄스키 결정성장법에 의해서 성장된 실리콘봉을 시드 부위에서 테일 부위까지 얇게 절단한 후, 전술한 상기 COP의 분포 및 갯수를 파악하는 분석공정을 진행하면, 도1에 도시된 바와 같이 실리콘봉의 시드 부위에서 절단된 배어 웨이퍼 상에 COP의 갯수가 가장 많고, 그 타단의 테일 부위에서 절단된 배어 웨이퍼로 갈수록 COP의 갯수가 감소함을 알 수 있다.

따라서, 실리콘봉의 시드 부위에서 절단되어 제작된 배어 웨이퍼 상에 형성되는 반도체장치는 상대적으로 실리콘봉의 테일 부위에서 절단되어 제작된 배어 웨이퍼 상에 형성되는 반도체장치와 비교하여 반도체장치의 동작불량을 야기할 수 있는 확률이 높으나, 이에 대해서 고려되지 않고 반도체장치 제조공정이 진행되는 문제점이 있었다.

본 발명의 목적은, 실리콘봉 성장과정에 배어 웨이퍼 상에 발생된 D-디펙트 및 COP에 의해서 후속공정에 의해서 배어 웨이퍼 상에 형성되는 반도체장치가 동작불량을 일으키는 것을 예방하기 위하여 선행되는 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법을 제공하는 데 있다.

도1은 쵸크랄스키 결정성장법에 의해서 형성된 실리콘봉의 시드 부위에서 테일 부위까지 COP 갯수의 분포를 나타내는 그래프이다.

도2는 쵸크랄스키 결정성장법에 의해서 형성된 실리콘봉의 시드 부위에서 테일 부위까지의 저항성을 나타내는 그래프이다.

도3은 배어 웨이퍼 상에 존재하는 COP의 갯수에 대응하는 산화막 브레이크 다운 전압을 나타내는 그래프이다.

도4는 배어 웨이퍼 상에 존재하는 D-디펙트의 갯수에 대응하는 산화막 브레이크 다운 전압을 나타내는 그래프이다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법은, 일단의 시드 부위와 타단의 테일 부위를 구비한 실리콘봉을 절단하여 형성된 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법에 있어서, (1) 상기 실리콘봉의 특정 부위에서 절단된 배어 웨이퍼를 선택하는 배어 웨이퍼 선택단계; (2) 상기 배어 웨이퍼 상에 존재하는 D-디펙트의 분포를 구하는 D-디펙트 분석단계; (3) 상기 배어 웨이퍼 상에 존재하는 COP의 분포를 구하는 COP 분석단계; (4) 상기 배어 웨이퍼 상에 산화막을 형성한 후, 산화막 브레이크 다운전압을 구하는 다운전압 측정단계; 및 (5) 상기 D-디펙트 및 상기 COP 의 분포와 상기 산화막 브레이크 다운전압의 상관관계를 구하는 최종분석 단계를 구비하여 이루어진다.

상기 (1)의 배어 웨이퍼 선택단계는 반도체장치 제조공정을 위한 최소한계 저항성을 나타내는 상기 실리콘봉의 테일 부위에서 이루어질 수 있다.

상기 (2)의 D-디펙트 분석단계는 상기 배어 웨이퍼를 세코에칭한 후, 마이크로스코프를 이용하여 스캐닝함으로서 이루어짐이 바람직하다.

상기 (3)의 COP 분석단계가 레이저의 산란을 이용하여 디펙트의 수를 카운트하는 파티클 카운터를 이용하여 이루어짐이 바람직하다.

이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

도2는 쵸크랄스키 결정성장법에 의해서 형성된 실리콘봉의 시드 부위에서 테일 부위까지의 저항성을 나타내는 그래프이고, 도3은 배어 웨이퍼 상에 존재하는 COP의 갯수에 대응하는 산화막 브레이크 다운 전압을 나타내는 그래프이다.

그리고, 도4는 배어 웨이퍼 상에 존재하는 D-디펙트의 갯수에 대응하는 산화막 브레이크 다운 전압을 나타내는 그래프이다.

먼저, 본 발명에 따른 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법에서는, 먼저 실리콘봉을 얇게 절단하여 복수의 배어 웨이퍼를 형성한 후, 실리콘봉 내부에 금속물질이 포함되는 정도에 따라 다르게 나타나는 저항성（R_s）을 각각 측정한다. 상기 저항성 측정방법은 상기 배어 웨이퍼 상에 특정전압으로 특정전류를 인가하여 표면장을 측정함으로서 저항성을 측정하는 ABE 측정방법을 사용한다.

상기 저항성（R_s）은 하기 수학식1에 의해서 계산됨에 따라 도2에 도시된 바와 같은 그래프를 얻을 수 있다.

[수학식1]

〔R_s〕＝ Ｋ₀〔Ｃ₀〕（１－Ｇ）^Ｋ0－１

（ Ｋ₀: 고유상수, Ｃ₀: 중금속 오염양 , Ｇ : 실리콘봉의 시드 부위에서 테일 부위까지의 길이를 1 이라고 가정할 때 시드 부위에서 실리콘봉의 특정 부위 까지의 길이 ）

도2를 참조하면, 상기 저항성（R_s）의 분포는 실리콘봉의 시드 부위에서 절단되어 형성된 배어 웨이퍼로부터 테일 부위에서 절단되어 형성된 배어 웨이퍼로 갈수록 지수함수적으로 감소한 후, 테일 부위에서 절단된 배어 웨이퍼에서 급작스럽게 상승하는 그래프를 나타낸다. 이때, 테일 부위에서 절단되어 형성된 배어 웨이퍼에서 저항성이 급상승하는 원인은 쵸크랄스키 결정성장법의 마지막 공정단계에서 다결정실리콘이 담긴 도가니의 회전속도가 변화하며, 또한 단결정화 과정에서 결정화되지 못한 불순물이 서서히 냉각됨으로 인해서 실리콘봉 내부에 많은 양의 중금속 불순물이 포함되기 때문인 것으로 여겨지며, 상기 저항성이 급격하게 증가된 테일 부위의 배어 웨이퍼는 반도체장치 제조를 위해서 요구되는 특정 저항성의 범위를 벗어나므로 반도체장치 제조용으로는 적합하지 않다.

다음으로, 반도체장치 제조공정 진행을 위한 최소한계 저항성을 가지는 배어 웨이퍼 즉, 도2에 도시된 바와 같이 저항성이 급격하게 상승하기 직전의 배어 웨이퍼를 샘플링(Sampling)한다.

이어서, 샘플링된 상기 배어 웨이퍼 상에 레이저를 투사하여 산란된 레이저를 디텍션함으로서 상기 배어 웨이퍼 상에 존재하는 COP의 분포 및 갯수를 파악한다.

다음으로, 플루오르화수소, 중크롬산 및 탈이온수로 이루어진 세코에칭액이 담겨 일정온도로 유지되는 저장조 내부에 샘플링된 상기 배어 웨이퍼를 투입하여 에칭하는 세코에칭을 실시한다. 이에 따라, 배어 웨이퍼의 상층부 및 배어 웨이퍼에 내재되어 있는 D-디펙트가 에칭되어 플로우 패턴을 형성하게 되고, 상기 플로우 패턴을 마이크로스코프 등을 이용하여 스캐닝함으로써 배어 웨이퍼 상에 존재하는 D-디펙트의 분포 및 갯수를 분석한다.

계속해서, 상기 배어 웨이퍼 상에 열산화법 등의 여러가지 방법을 이용하여 절연막인 얇은 산화막을 형성한 후, 사진식각공정 등의 반도체소자 제조공정을 수행하여 배어 웨이퍼 상에 MOS(Metal Oxide Semiconductor)패턴을 형성한다.

다음으로, MOS 패턴이 형성된 배어 웨이퍼 상에 전기를 인가함으로서 산화막 브레이크 다운 전압을 측정한다. 만일, 배어 웨이퍼 내부에 COP 및 D-디펙트가 규정갯수 이상 존재할 경우 내압에 의해서 전자는 이동되어 통전된다.

계속해서, 다른 부위의 실리콘봉에서 절단된 배어 웨이퍼에 대해서 반복적으로 전술한 공정을 반복함으로서 도3에 도시된 바와 같이 COP의 갯수에 대응하는 산화막 브레이크 다운 전압을 나타내는 그래프를 얻을 수 있고, 도4에 도시된 바와 같이 볼륨(Volume : ㎤) 내부에 존재하는 D-디펙트의 갯수에 대응하는 산화막 브레이크 다운 전압을 나타내는 그래프를 얻을 수 있다.

그에 따라, 작업자는 반도체장치 제조공정에 허용되는 배어 웨이퍼 상에 존재하는 D-디펙트 및 COP의 갯수를 나타내는 작업표준서를 결정한 후, 상기 작업표준서를 기준으로 결정성장법에 의해서 제작된 배어 웨이퍼를 반도체장치 제조공정에 사용할지의 판단의 기준으로 사용 할 수 있다.

또한, 작업자의 의도에 따라서, 반도체장치 제조공정을 위한 최소한계 저항성을 가지는 배어 웨이퍼 즉 도2에 도시된 바와 같이 저항성이 급격하게 상승하기 직전의 실리콘봉의 테일 부위에서 절단되어 제작된 배어 웨이퍼에 대해서만 분석공정을 진행함으로서 반도체장치 제조공정을 위한 최소한계 이상의 저항성을 가지는 배어 웨이퍼에 대해서도 반도체장치 제조공정에 사용할 지의 여부를 유추판단할 수 있다.

따라서, 본 발명에 의하면 결정성장법에 의해서 제작된 배어 웨이퍼 상에 존재하는 D-디펙트 및 COP의 갯수 및 산화막 브레이크 다운 전압을 고려하여 작성된 작업표준서를 기준으로 선택된 배어 웨이퍼 상에 반도체장치 제조공정이 진행됨으로 후속공정에 의해서 형성되는 반도체장치에서 발생될 수 있는 동작불량을 미연에 방지할 수 있는 효과가 있다.

이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (4)

1. 일단의 시드 부위와 타단의 테일 부위를 구비한 실리콘봉을 절단하여 형성된 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법에 있어서,

   (1) 상기 실리콘봉의 특정 부위에서 절단된 배어 웨이퍼를 선택하는 배어 웨이퍼 선택단계;

   (2) 상기 배어 웨이퍼 상에 존재하는 D-디펙트의 분포를 구하는 D-디펙트 분석단계;

   (3) 상기 배어 웨이퍼 상에 존재하는 COP의 분포를 구하는 COP 분석단계; (4) 상기 배어 웨이퍼 상에 산화막을 형성한 후, 산화막 브레이크 다운전압을 구하는 다운전압 측정단계; 및

   (5) 상기 D-디펙트 및 상기 COP 의 분포와 상기 산화막 브레이크 다운전압의 상관관계를 구하는 최종분석 단계를 구비하여 이루어지는 반도체용 배어 웨이퍼 상에 존재하는 디펙트 분석방법.
2. 제 1 항에 있어서,

   상기 (1)의 배어 웨이퍼 선택단계는 상기 실리콘봉의 테일 부위에서 이루어짐을 특징으로 하는 상기 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법.
3. 제 1 항에 있어서,

   상기 (2)의 D-디펙트 분석단계가 상기 배어 웨이퍼를 세코에칭한 후, 마이크로스코프를 이용하여 스캐닝함으로서 이루어짐을 특징으로 하는 상기 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법.
4. 제 1 항에 있어서,

   상기 (3)의 COP 분석단계가 레이저의 산란을 이용하여 디펙트의 수를 카운트하는 파티클 카운터를 이용하여 이루어짐을 특징으로 하는 상기 반도체용 배어 웨이퍼 상에 형성된 디펙트 분석방법.

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