KR100246100B1 - Multi-wiring of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 다층 배선 및 그 형성 방법에 관한 것으로서, 특히 제 1 층간 절연막의 상부에 Ti, TiN, Al, TiAl3이 순차적으로 형성된 복합층으로 이루어진 하부 배선 패턴과, 하부 배선 패턴을 둘러싼 제 2 층간 절연막 상부에 상기 하부 배선 패턴과 연결되도록 Ti, TiN, Al, TiAl3이 순차적으로 형성된 복합층으로 이루어진 도전체 플러그 패턴과, 도전체 플러그 패턴을 둘러싼 제 3 층간 절연막 상부에 상기 도전체 플러그 패턴과 연결되도록 Ti, TiN, Al, TiAl3,Ti, TiN이 순차적으로 형성된 복합층으로 이루어진 상부 배선 패턴을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면 하부 배선 위에 층간 절연막의 콘택홀 식각 공정을 수행하지 않고 배선과 연결되는 알루미늄을 포함하는 복합 금속층으로 이루어진 도전체 플러그 패턴을 형성한 후에 이 플러그 패턴과 연결되는 상부 배선 공정을 실시하므로 배선 공정의 신뢰성을 높일 수 있으며 저저항성의 배선을 확보할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring of a semiconductor device and a method of forming the semiconductor device, and more particularly, a lower wiring pattern including a lower wiring pattern composed of a composite layer in which Ti, TiN, Al, and TiAl 3 are sequentially formed on the first interlayer insulating film. A conductor plug pattern comprising a composite layer in which Ti, TiN, Al, and TiAl 3 are sequentially formed on the second interlayer insulating layer so as to be connected to the lower wiring pattern; and the conductor on the third interlayer insulating layer surrounding the conductor plug pattern. Ti, TiN, Al, TiAl 3 , Ti, TiN is provided with an upper wiring pattern consisting of a composite layer sequentially formed to be connected to the plug pattern. Therefore, according to the present invention, after forming a conductor plug pattern made of a composite metal layer including aluminum to be connected to the wiring without performing the contact hole etching process of the interlayer insulating film on the lower wiring, the upper wiring process connected to the plug pattern is performed. By doing so, the reliability of the wiring process can be improved and low resistance wiring can be ensured.
Description
본 발명은 반도체 장치의 다층 배선 및 그 형성 방법에 관한 것으로서, 특히 층간 절연막의 비아 또는 콘택홀 내에 도전체 플러그를 형성하여 하부 배선과 상부 배선을 연결하기 위한 반도체 장치의 다층 배선 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring of a semiconductor device and a method of forming the same, and more particularly, to a multilayer wiring of a semiconductor device for forming a conductor plug in a via or a contact hole of an interlayer insulating film and connecting a lower wiring and an upper wiring. It is about.
최근의 반도체 장치는 디바이스 크기가 축소되는 동시에 고속 동작을 요구하고 있으므로 미세 제조 기술로 반도체 장치를 제조하는 것 이외에도 디바이스 자체의 수행 능력을 크게 향상시키도록 하고 있다. 이에 반도체 장치는 활성 소자의 성능을 극대화하는 방안으로 다층 배선 구조를 사용하고 있다.In recent years, the semiconductor device requires a high speed operation while reducing the size of the device. Thus, in addition to manufacturing a semiconductor device using a microfabrication technique, the performance of the device itself is greatly improved. Accordingly, the semiconductor device uses a multilayer wiring structure to maximize the performance of the active device.
도 1a 내지 도 1f는 통상적인 반도체 장치의 다층 배선 형성 공정을 나타낸 공정 순서도로서, 이를 참조하여 다층 배선의 공정을 설명한다.1A to 1F are process flowcharts illustrating a process of forming a multilayer wiring of a conventional semiconductor device, and the process of the multilayer wiring will be described with reference to the drawings.
우선, 도 1a에 나타난 바와 같이 반도체 소자의 전기적 특성을 절연하기 위한 제 1 층간 절연막(10) 위에 하부 배선 패턴(12)을 형성한다. 이어서 도 1b에 나타난 바와 같이 하부 배선 패턴(12)이 형성된 결과물 상부에 제 2 층간 절연막(14)을 형성하고, 평탄화 공정으로 그 표면을 평탄화한다. 그 다음 사진 및 식각 공정으로 상기 제 2 층간 절연막(14)을 선택 식각하여 도 1c에 나타난 바와 같이 하부 배선 패턴(12)의 표면이 노출되도록 콘택홀(15)을 형성한다. 콘택홀(15) 내에 텅스텐을 매립하여 도 1d에 나타난 바와 같이 도전체 플러그로서 텅스텐 플러그(16)를 형성한다. 계속해서, 도 1e에 나타난 바와 같이 평탄화된 결과물 전면에 금속층(18)을 증착한 후에 사진 및 식각 공정으로 금속층(18)을 선택 식각하여 도 1f에 나타난 바와 같이 텅스텐 플러그(16)와 연결되는 상부 배선 패턴(18')을 형성한다.First, as shown in FIG. 1A, a
상기와 같은 제조 공정 순서에 따른 반도체 장치의 다층 배선 형성 방법은 하부 배선과 상부 배선을 연결하는 도전체 플러그를 텅스텐으로 제조할 경우에 비교적 안정된 프로세스를 진행할 수 있지만 몇 가지 공정 상의 문제점이 나타난다.In the method of forming a multilayer wiring of a semiconductor device according to the manufacturing process sequence as described above, when the conductor plug connecting the lower wiring and the upper wiring may be made of tungsten, a relatively stable process may be performed, but some process problems appear.
첫째, 층간 절연막의 콘택홀을 텅스텐으로 매립할 때 콘택홀의 입구 부분은 바닥에 비해 일반적으로 더 빨리 채워지는 경향이 있다. 이 때문에 도 2a에 나타난 바와 같이 콘택홀 내부가 텅스텐으로 매립되기 전에 입구 부분이 미리 막혀 콘택홀 내부에 텅스텐이 매립되지 않는 공백(void) 부분(V)이 발생하게 된다.First, when the contact hole of the interlayer insulating film is filled with tungsten, the inlet portion of the contact hole generally tends to fill faster than the bottom. For this reason, as shown in FIG. 2A, the inlet portion is blocked before the inside of the contact hole is filled with tungsten, thereby causing a void portion V in which tungsten is not embedded in the contact hole.
둘째, 도전체 플러그에 발생되는 공백은 텅스텐을 이용하는 것보다 알루미늄을 이용하는 경우가 더 크기 때문에 주로 알루미늄보다는 텅스텐으로 도전체 플러그를 형성하고 있다. 그러나, 텅스텐은 알루미늄에 비해 저항성이 높기 때문에 텅스텐으로 도전체 플러그를 형성할 경우에 배선의 저항성이 높아지게 된다. 이렇게 저항성이 높은 배선을 가지는 반도체 장치는 전력 소모가 많고 열이 많이 발생하므로 소자의 수명을 단축시키게 된다.Second, since the voids generated in the conductor plugs are larger than those using tungsten, the conductor plugs are mainly formed of tungsten rather than aluminum. However, since tungsten has higher resistivity than aluminum, wiring resistance becomes higher when a conductor plug is formed of tungsten. Such a semiconductor device having a highly resistive wiring consumes a lot of power and generates a lot of heat, thereby shortening the lifespan of the device.
셋째, 콘택홀 형성을 위한 식각 공정시 필연적으로 하부 배선의 상부면이 식각용 플라즈마 또는 불순물 세척용 화학물에 의해 침식된다. 이로 인해 도 2b에 나타난 바와 같이 콘택홀의 하부 단면(C)에는 부식 현상이 발생하게 된다.Third, during the etching process for forming the contact hole, the upper surface of the lower wiring is inevitably eroded by the etching plasma or the impurity cleaning chemicals. As a result, as shown in FIG. 2B, a corrosion phenomenon occurs in the lower end surface C of the contact hole.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 하부 배선 위에 층간 절연막을 형성하지 않고 배선과 직접 연결되는 알루미늄 복합 금속층으로 이루어진 플러그 패턴을 형성하므로써, 이 물질간의 전기적 접촉 횟수를 축소하여 배선의 전기저항 및 절단시 전기적으로 안정적인 반도체 장치의 다층 배선 및 그 형성 방법을 제공하는데 있다.An object of the present invention is to reduce the number of electrical contacts between the materials by forming a plug pattern consisting of an aluminum composite metal layer directly connected to the wiring without forming an interlayer insulating film on the lower wiring in order to solve the problems of the prior art as described above. The present invention provides a multilayer wiring of a semiconductor device that is electrically stable at the time of cutting electrical resistance and cutting, and a method of forming the wiring.
도 1a 내지 도 1f는 통상적인 반도체 장치의 다층 배선 형성 공정을 나타낸 공정 순서도.1A to 1F are process flowcharts showing a process of forming a multilayer wiring of a conventional semiconductor device.
도 2a 내지 도 2b는 종래 기술에 의한 반도체 장치의 다층 배선을 위한 콘택홀 내에 도전체 플러그 형성시 발생하는 문제점을 나타낸 SEM의 사진.2A and 2B are photographs of SEMs showing a problem occurring when a conductor plug is formed in a contact hole for a multilayer wiring of a semiconductor device according to the prior art;
도 3a 내지 도 3f는 본 발명에 따른 반도체 장치의 다층 배선 형성 공정을 개략적으로 나타낸 공정 순서도.3A to 3F are process flowcharts schematically showing a process of forming a multilayer wiring of a semiconductor device according to the present invention.
도 4a 내지 도 4f는 본 발명의 일 실시예에 따라 반도체 장치의 다층 배선 형성 공정을 상세하게 나타낸 공정 순서도.4A to 4F are process flowcharts showing in detail a process of forming a multilayer wiring of a semiconductor device according to one embodiment of the present invention;
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
20, 30: 제 1 층간 절연막 22: 하부 배선 패턴20, 30: first interlayer insulating film 22: lower wiring pattern
24, 37: 제 2 층간 절연막 26': 도전체 플러그 패턴24 and 37: second interlayer insulating film 26 ': conductor plug pattern
24', 37': 제 3 층간 절연막 28: 상부 배선 패턴24 'and 37': third interlayer insulating film 28: upper wiring pattern
31, 35, 41: Ti 32, 36, 38, 42: TiN31, 35, 41:
33, 39: Al 34, 40: TiAl3 33, 39:
상기 목적을 달성하기 위하여 본 발명의 장치는 반도체 장치의 다층 배선 구조에 있어서, 제 1 층간 절연막의 상부에 Ti, TiN, Al, TiAl3이 순차적으로 형성된 복합층으로 이루어진 하부 배선 패턴; 상기 하부 배선 패턴을 감싸는 제 2 층간 절연막; 상기 하부 배선 패턴과 연결되며 상기 제 2 층간 절연막 상부에 Ti, TiN, Al, TiAl3이 순차적으로 형성된 복합층으로 이루어진 도전체 플러그 패턴; 상기 도전체 플러그 패턴을 감싸는 제 3 층간 절연막; 상기 도전체 플러그 패턴과 연결되며 상기 제 3 층간 절연막 상부에 Ti, TiN, Al, TiAl3, Ti, TiN이 순차적으로 형성된 복합층으로 이루어진 상부 배선 패턴을 구비하는 것을 특징으로 한다.In order to achieve the above object, the device of the present invention is a multilayer wiring structure of a semiconductor device, comprising: a lower wiring pattern composed of a composite layer in which Ti, TiN, Al, TiAl 3 are sequentially formed on an upper portion of a first interlayer insulating film; A second interlayer insulating layer surrounding the lower wiring pattern; A conductor plug pattern connected to the lower wiring pattern and formed of a composite layer in which Ti, TiN, Al, and TiAl 3 are sequentially formed on the second interlayer insulating layer; A third interlayer insulating film surrounding the conductor plug pattern; And an upper wiring pattern connected to the conductor plug pattern and formed of a composite layer in which Ti, TiN, Al, TiAl 3 , Ti, and TiN are sequentially formed on the third interlayer insulating layer.
상기 목적을 달성하기 위하여 본 발명은 반도체 장치의 다층 배선 형성 방법에 있어서, 하부 구조물과 상부 구조물을 절연하기 위한 제 1 층간 절연막 상부에 Ti, TiN, Al,Ti, TiN이 셀프 얼라인하도록 순차적으로 적층된 하부 배선 패턴을 형성하는 단계; 하부 배선 패턴이 형성된 상기 결과물 전면에 제 2 층간 절연막을 형성하고 제 2 층간 절연막과 하부 배선 패턴에 단차를 두어 상기 하부 배선 패턴을 이루는 상부의 Ti층이 노출되도록 요홈을 형성하는 단계; 상기 제 2 층간 절연막과 하부 배선 패턴의 전면에 TiN, Al,Ti, TiN이 셀프 얼라인하도록 순차적으로 적층되면서 상기 하부 배선 패턴에 연결되는 도전체 플러그 패턴을 형성하는 단계; 도전체 플러그 패턴이 형성된 상기 결과물 전면에 제 3 층간 절연막을 형성하며 상기 도전체 플러그 패턴을 이루는 상부의 Ti층이 노출되도록 평탄화하는 단계; 및 평탄화된 상기 결과물 전면에 TiN, Al,Ti, TiN이 셀프 얼라인하도록 순차적으로 적층되면서 상기 도전체 플러그 패턴에 연결되는 상부 배선 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method for forming a multilayer wiring of a semiconductor device, the Ti, TiN, Al, Ti, TiN are sequentially aligned on the first interlayer insulating film for insulating the lower structure and the upper structure Forming a stacked lower wiring pattern; Forming a second interlayer insulating film on the entire surface of the resultant on which a lower wiring pattern is formed, and forming a recess to expose a Ti layer on the upper part of the lower wiring pattern by providing a step between the second interlayer insulating film and the lower wiring pattern; Forming a conductor plug pattern connected to the lower interconnection pattern while sequentially stacking TiN, Al, Ti, and TiN on the front surface of the second interlayer insulating layer and the lower interconnection pattern to self-align; Forming a third interlayer insulating film on the entire surface of the resultant product on which the conductor plug pattern is formed, and planarizing the upper Ti layer forming the conductor plug pattern to be exposed; And forming an upper wiring pattern connected to the conductor plug pattern while being sequentially stacked to self-align TiN, Al, Ti, and TiN on the entire surface of the flattened resultant.
또한, 본 발명의 다층 배선 형성 방법에 있어서, 상기 제 2 층간 절연막과 하부 배선 패턴에 단차를 두어 요홈을 형성하는 공정은, 하부 배선 패턴을 구비한 상기 제 1 층간 절연막 전면에 O3-TEOS를 하부 배선 패턴의 두께만큼 증착하며, 그 위에 PE-TEOS를 증착하여 제 2 층간 절연막을 형성하는 단계; 화학적 기계적 연마공정으로 상기 제 2 층간 절연막을 평탄화하는 단계; CxFy계 기체를 이용한 플라즈마 공정으로 상기 하부 배선 패턴 표면이 노출되도록 상기 제 2 층간 절연막을 식각하는 단계; 및 Cl2+BCL3계 기체를 이용한 플라즈마 공정으로 상기 하부 배선 패턴의 상부 TiN만을 식각하는 단계로 이루어진 것을 특징으로 한다. 여기서, 상기 도전체 플러그 패턴을 이루는 Al의 증착은 일차로 저온에서 소정 두께로 증착하고, 이차로 고온에서 소정 두께로 증착한다.In the method for forming a multilayer wiring of the present invention, the step of forming a groove by providing a step between the second interlayer insulating film and the lower wiring pattern includes O 3 -TEOS on the entire surface of the first interlayer insulating film having the lower wiring pattern. Depositing a thickness of a lower wiring pattern, and depositing PE-TEOS thereon to form a second interlayer insulating film; Planarizing the second interlayer insulating film by a chemical mechanical polishing process; Etching the second interlayer insulating layer to expose the lower wiring pattern surface by a plasma process using a C x F y- based gas; And etching only the upper TiN of the lower wiring pattern by a plasma process using a Cl 2 + BCL 3- based gas. Here, the deposition of Al constituting the conductor plug pattern is first deposited to a predetermined thickness at low temperature, and second to a predetermined thickness at high temperature.
본 발명의 다층 배선 형성 방법에 있어서, 상기 플러그 패턴이 형성된 상기 결과물 전면에 제 3 층간 절연막을 형성하고 상기 플러그 패턴을 이루는 상부의 Ti층이 노출되도록 평탄화하는 공정은, 플러그 패턴을 구비한 상기 제 2 층간 절연막 전면에 O3-TEOS를 하부 배선 패턴의 두께만큼 형성하며, 그 위에 PE-TEOS를 형성하여 제 3 층간 절연막을 형성하는 단계; 화학적 기계적 연마공정으로 상기 제 3 층간 절연막을 평탄화하는 단계; Cl2+BCL3계 기체를 이용한 플라즈마 공정으로 상기 플러그 패턴이 표면이 노출되도록 상기 제 3 층간 절연막을 식각하는 단계; 및 CxFy계 기체를 이용한 플라즈마 공정으로 상기 플러그 패턴의 상부 TiN만을 식각하는 단계로 이루어진 것을 특징으로 한다.In the method for forming a multilayer wiring according to the present invention, the step of forming a third interlayer insulating film on the entire surface of the resultant in which the plug pattern is formed and planarizing such that the upper Ti layer constituting the plug pattern is exposed is performed by the first method having a plug pattern. Forming a third interlayer insulating film by forming O 3 -TEOS on the entire surface of the second interlayer insulating film by a thickness of a lower wiring pattern, and forming PE-TEOS thereon; Planarizing the third interlayer insulating film by a chemical mechanical polishing process; Etching the third interlayer insulating layer to expose the surface of the plug pattern by a plasma process using a Cl 2 + BCL 3 based gas; And etching only the upper TiN of the plug pattern by a plasma process using a C x F y- based gas.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명에 따른 반도체 장치의 다층 배선 형성 공정을 개략적으로 나타낸 공정 순서도이다.3A to 3F are process flowcharts schematically illustrating a process of forming a multilayer wiring of a semiconductor device according to the present invention.
이를 참조하면 본 발명의 다층 배선 형성 방법은 개략적으로 다음과 같다. 우선, 일련의 제조 공정으로 형성된 반도체 소자(도시하지 않음)와 이후 형성될 상부 구조물을 절연하기 위해 제 1 층간 절연막(20)을 형성한다. 그 다음 도 3a에 나타난 바와 같이 제 1 층간 절연막(20) 위에 금속층을 증착한 후에 사진 및 식각 공정으로 하부 배선 패턴(22)을 형성한다. 이어서 도 3b에 나타난 바와 같이 하부 배선 패턴(22)이 형성된 결과물 전면에 제 2 층간 절연막(24)을 형성하고, 상기 하부 배선 패턴(22)의 평면이 노출되도록 상기 제 2 층간 절연막(24)을 평탄화한다. 도 3c에 나타난 바와 같이 표면이 평탄화된 결과물 전면에 도전체로서 Al을 포함하는 복합 금속층(26)을 증착하고, 사진 및 식각 공정으로 복합 금속층(26)을 선택 식각하여 하부 배선 패턴(22)과 연결되는 도전체 플러그 패턴(26')을 형성한다. 이어서 도전체 플러그 패턴(26')이 형성된 결과물 전면에 제 3 층간 절연막(제 2 층간 절연막과 막질이 동일함, 24')을 형성하고 도 3e에 나타난 바와 같이 플러그 패턴(26')의 평면이 노출되도록 제 3 층간 절연막을 평탄화한다. 평탄화된 결과물 전면에 금속층을 증착하고 사진 및 식각 공정으로 이 층을 선택 식각해서 도 3f에 나타난 바와 같이 도전체 플러그 패턴(26')과 연결되는 상부 배선 패턴(28)을 형성한다.Referring to this, the method for forming a multilayer wiring of the present invention is schematically as follows. First, a first
이와 같은 공정에 따라 본 발명의 다층 배선은 다음과 같은 구조를 가진다. 도 4f는 본 발명의 다층 배선 구조를 나타내는 반도체 장치의 수직 단면도로서, 이를 참조하여 본 발명에 따른 다층 배선 구조를 설명한다.According to such a process, the multilayer wiring of this invention has a structure as follows. 4F is a vertical cross-sectional view of a semiconductor device showing a multilayer wiring structure of the present invention, with reference to this to explain a multilayer wiring structure according to the present invention.
실리콘 기판(도시하지 않음)의 하부 구조물로서 모스 트랜지스터와 상부 구조물로서 금속 배선을 전기적으로 절연하기 위한 제 1 층간 절연막의 상부(30)에 Ti(31), TiN(32), Al(33)이 순차적으로 형성된 복합층으로 이루어진 하부 배선 패턴(L)과, 하부 배선 패턴(L)을 감싸는 제 2 층간 절연막(37)과, 하부 배선 패턴(L)과 연결되며 제 2 층간 절연막(37) 위에 Ti(35), TiN(38'), Al(39')이 순차적으로 형성된 복합층으로 이루어진 도전체 플러그 패턴(P)과, 도전체 플러그 패턴(P)을 감싸는 제 3 층간 절연막(37')과, 도전체 플러그 패턴(P)과 연결되며 제 3 층간 절연막(37') 위에 Ti(41',43), TiN(44), Al(45), Ti(47), TiN(48)이 순차적으로 형성된 복합층으로 이루어진 상부 배선 패턴(U)으로 이루어져 있다. 여기서, 하부 배선 패턴(L)과 도전체 플러그 패턴(P) 및 상부 배선 패턴(U)은 각각 Al층(33,39',45)과 Ti층(35,41,47)의 경계면 사이에 TiAl3(34,40',46)이 형성되어 있다.Ti (31), TiN (32), and Al (33) are formed on the
도 4a 내지 도 4f는 본 발명의 일 실시예에 따라 반도체 장치의 다층 배선 형성 공정을 상세하게 나타낸 공정 순서도이다.4A through 4F are detailed flowcharts illustrating a process of forming a multilayer wiring line of a semiconductor device according to an exemplary embodiment of the present invention.
위에서 언급한 반도체 장치의 다층 배선 구조를 형성하기 위한 제조 공정은 도 4a 내지 도 4f를 참조해서 순서적으로 설명한다.The manufacturing process for forming the multilayer wiring structure of the above-mentioned semiconductor device is explained in order with reference to FIGS. 4A-4F.
우선, 일련의 제조 공정으로 형성된 반도체 소자(도시하지 않음)와 이후 형성될 상부 구조물을 절연하기 위해 형성된 제 1 층간 절연막(30) 전면에 하부 배선 패턴을 형성하고자 Ti(31), TiN(32), Al(33),Ti(35), TiN(36)을 순차적으로 적층한다. 이때, Al(33)과 Ti(35)의 경계면에서는 Al(33)과Ti(35)의 반응에 의해 TiAl3(34)가 형성된다. 그리고, 상기 TiN(36)은 약 900Å의 두께로 증착되도록 한다. 이어서 TiN(36) 위에 포토레지스트(도시하지 않음)를 도포하고 사진 공정으로 포토레지스트를 패터닝한다. 패터닝된 포토레지스트를 식각용 마스크로 사용하고 플라즈마 공정을 실시하여 순차적으로 형성된 TiN(36), Ti(35), TiAl3(34), TiN(32), Ti(31)을 셀프 얼라인하도록 식각하므로서 도 4a에 나타난 바와 같이 하부 배선 패턴(L)의 형태를 확보한다.First, Ti (31) and TiN (32) are formed to form a lower wiring pattern on the entire surface of the first
이어서, 도 4b에 나타난 바와 같이 하부 배선 패턴(L)의 형태가 확보된 상기 결과물 전면에 O3-TEOS(Tetraethyorthosilicate)를 하부 배선 패턴(L)의 두께만큼 형성하며, 그 위에 PE-TEOS(Plasma Enhanced Tetraethyorthosilicate)를 형성하여 제 2 층간 절연막(37)을 형성한다. 화학적 기계적 연마 공정으로 상기 제 2 층간 절연막(27)을 평탄화하는데, 상기 제 2 층간 절연막(37)을 이루는 O3-TEOS가 드러나지 않을 정도로 식각하도록 한다. 그 다음 CxFy계 기체를 활성화시킨 플라즈마 공정을 이용해서 하부 배선 패턴(L)의 표면인 상부 TiN(36)이 노출되도록 제 2 층간 절연막(27)을 식각한다. 여기서, 플라즈마 공정을 사용하는 이유는 O3-TEOS와 PE-TEOS의 식각 속도가 화학적 기계적 연마에 의해서는 차이가 나는 반면에 CxFy계 기체를 활성화시킨 플라즈마에 의해서는 별 차이가 나지 않기 때문이다. 계속해서 Cl2+BCL3계 기체를 이용한 플라즈마 공정으로 상기 하부 배선 패턴(L)의 상부 TiN(36)만을 식각하여 상부 Ti(35)의 표면이 노출되도록 한다. 이때, Cl2+BCL3플라즈마에 대한 TiN(36)과 O3-TEOS의 식각비는 3:1이므로 도 4b에 나타난 바와 같이 제 2 층간 절연막(37)과 하부 배선 패턴(L)에 약 600Å의 단차가 발생함에 따라 요홈이 형성된다.Subsequently, as shown in FIG. 4B, an O 3 -TEOS (Tetraethyorthosilicate) is formed on the entire surface of the resultant in which the shape of the lower wiring pattern L is secured by the thickness of the lower wiring pattern L, and PE-TEOS (Plasma) is formed thereon. Enhanced Tetraethyorthosilicate is formed to form a second
이어서 도 4c에 나타난 바와 같이 요홈이 형성된 결과물 전면에 도전체 플러그 패턴을 이루고자 TiN(38), Al(39),Ti(41), TiN(42)을 순차적으로 적층한다. 이때, Al(39)과 Ti(41)의 경계면에서는 Al(39)과Ti(41)의 반응에 의해 TiAl3(40)이 형성된다. 여기서, Al(39)의 증착은 일차로 저온에서 소정 두께로 먼저 증착하고, 이차로 고온에서 나머지 두께로 증착하도록 하는 2단계 알루미늄 증착 공정을 이용한다. 이와 같은 공정을 실시하는 이유는 새롭게 증착된 층들(38∼42)의 하단 부분, 즉 금속 배선인 TiN(38)과 층간 절연막(37) 사이에서 약 600Å 단차가 발생할 지라도 상단 부분, 즉 Al(39)의 상부면에서 이러한 단차가 발생하지 않도록 하기 위함이다.Subsequently,
그 다음 도 4d에 나타난 바와 같이 사진 및 식각 공정으로 순차적으로 형성된 TiN(42), Ti(41), TiAl3(40), Al(39), TiN(38)을 셀프 얼라인하도록 선택 식각하여 하부 배선 패턴(L)에 연결되는 도전체 플러그 패턴(P)을 형성한다. 여기서, 도전체 플러그 패턴(P)은 TiN(38'), Al(39'),TiAl3(40'), Ti(41'), TiN(42')이 순차적으로 적층된 구조이다.Next, as shown in FIG. 4D, the
이때, 하부 배선 패턴(L)이 없는 부분, 즉 제 2 층간 절연막(37) 위의 TiN(42), Ti(41), TiAl3(40) 및 Al(39)은 Cl2+BCL3계 기체를 활성화시킨플라즈마로 식각하고, 잔여된 TiN(38)는 CxFy계 기체를 활성화시킨 플라즈마로 식각하도록 한다. 이와 같이 식각 공정을 다르게 구분해서 실시하는 이유는 제 2 층간 절연막(37) 위의 금속성 잔류물을 완전하게 제거하기 위해서 충분한 시간동안 과도 식각(over etch)을 한다.At this time, a portion without the lower wiring pattern L, that is,
이어서 도 4e에 나타난 바와 같이 도전체 플러그 패턴(P)이 형성된 상기 결과물 전면에 O3-TEOS를 하부 배선 패턴의 두께만큼 형성하며, 그 위에 PE-TEOS를 형성하여 제 3 층간 절연막(제 2 층간절연막과 동일한 막질임,37')을 형성한다. 그리고, 화학적 기계적 연마 공정으로 상기 제 3 층간 절연막(37')을 평탄화하는데, 상기 제 3 층간 절연막(37')을 이루는 O3-TEOS가 드러나지 않을 정도로 식각한다. 계속해서 CxFy계 기체를 활성화시킨 플라즈마 공정으로 플러그 패턴의 표면인 상부 TiN(42')이 노출되도록 제 3 층간 절연막(37')을 식각한 다음에 약간 과도하게 더 식각하여 제 3 층간 절연막(37)의 높이를 도전체 플러그 패턴(P)의 높이보다 낮게 만든 후에 다시 Cl2+BCL3계 기체를 이용한 플라즈마 공정으로 전면을 식각하여 도전체 플러그 패턴(P)을 이루는 상부 TiN(42')만을 완전히 식각하여 상부 Ti(41')의 표면이 노출되도록 한다. 이로 인해 도전체 플러그 패턴(P)과 제 3 층간 절연막(37')의 두께가 동일하게 된다.Subsequently, as shown in FIG. 4E, O 3 -TEOS is formed on the entire surface of the resultant in which the conductor plug pattern P is formed, the thickness of the lower wiring pattern, and PE-TEOS is formed thereon to form a third interlayer insulating film (second interlayer 37 ') having the same film quality as the insulating film. In addition, the third
이어서 평탄화된 결과물 전면에 상부 배선 패턴을 형성하고자 Ti(43), TiN(44), Al(45),Ti(47), TiN(48)을 순차적으로 적층한다. 이때, Al(45)과 Ti(47)의 경계면에서는 TiAl3(46)이 형성된다. 이어서 사진 및 식각 공정으로 순차적으로 형성된 TiN(48), Ti(47), TiAl3(46), Al(45), TiN(44), Ti(43)을 셀프 얼라인하도록 식각하므로서 도 4f에 나타난 바와 같이 도전체 플러그 패턴(P)과 연결되는 상부 배선 패턴(U)의 형태를 확보한다.Subsequently, Ti (43), TiN (44), Al (45), Ti (47), and TiN (48) are sequentially stacked to form an upper wiring pattern on the entire surface of the flattened product. At this time, TiAl 3 (46) is formed at the interface between Al (45) and Ti (47). Subsequently, TiN (48), Ti (47), TiAl 3 (46), Al (45), TiN (44), and Ti (43) sequentially formed by photographing and etching processes are etched to self-align as shown in FIG. 4F. As described above, the shape of the upper wiring pattern U connected to the conductor plug pattern P is secured.
상기와 같은 제조 공정 순서에 따른 본 발명은 전기 배선의 전기 저항 및 절단에 있어서 이 물질 간의 접촉이 이루어지는 날카로운 경계면이 취약 부분이기 때문에 하부 배선 패턴(L)과 도전체 플러그 패턴(P)을 Ti/TiN/Al/TiAl3/Ti/TiN/Al/TiAl3의 구조로 형성한다. 다시 말해서 본 발명에 따른 다층 배선 구조는 이 물질간의 접촉이 이루어지는 경계면의 수를 8층으로 하지만, TiAl3층은 Al과 Ti층 사이의 확산 반응에 의해 생기는 층이므로 TiAl3층의 전, 후 경계면이 매우 완만하게 된다. 이로 인해 본 발명에 따른 다층 배선 구조는 전기 저항 및 끊어짐에 있어서 취약한 날카로운 경계면이 4개에 불과하므로 종래 기술의 다층 배선 구조보다 전기적으로 안정적이다.According to the present invention according to the manufacturing process sequence as described above, since the sharp interface where the contact between these materials is made in electrical resistance and cutting of the electrical wiring is a weak part, the lower wiring pattern L and the conductor plug pattern P / It is formed in a structure of TiN / Al / TiAl 3 / Ti / TiN / Al / TiAl 3 . In other words, in the multilayer wiring structure according to the present invention, the number of interfaces for contact between these materials is 8, but since the TiAl 3 layer is a layer produced by the diffusion reaction between the Al and Ti layers, the front and rear interfaces of the TiAl 3 layer are used. This becomes very gentle. As a result, the multilayer wiring structure according to the present invention is electrically more stable than the multilayer wiring structure of the prior art because only four sharp interfaces which are vulnerable to electrical resistance and breaking.
상기한 바와 같이 본 발명의 반도체 장치의 다층 배선은 하부 배선과 상부 배선을 연결하는 플러그 공정의 경우 텅스텐 대신에 저저항성 물질인 알루미늄을 가지는 복합 금속층을 사용하기 때문에 반도체 소자가 가지는 전기 배선의 저항을 감소시킬 수 있다. 이로 인해 반도체 장치는 소자 동작에 필요한 전기 에너지의 소모와 열 발생을 줄일 수 있기 때문에 소자의 안정성을 향상시킬 수 있는 효과가 있다.As described above, the multilayer wiring of the semiconductor device of the present invention uses a composite metal layer having aluminum, which is a low resistance material, instead of tungsten in the plug process for connecting the lower wiring and the upper wiring. Can be reduced. As a result, the semiconductor device can reduce electric energy consumption and heat generation required for device operation, thereby improving stability of the device.
또한, 본 발명의 제조 공정에 의하면, 플러그 공정시 통상적으로 사용된 하부 배선 위에 층간 절연막을 형성하고 선택 부위에 콘택홀에 형성하는 공정 대신에 하부 배선 위에 도전체 플러그 패턴 영역을 미리 형성하고 이 플러그 패턴을 감싸는 층간 절연막을 형성하도록 한다. 이와 같은 본 발명의 제조 공정에 따라 종래 기술에서 플러그 영역을 확보하기 위한 층간 절연막의 콘택홀 식각공정시 발생하는 공정상의 문제점, 예컨대 플러그 공백 및 하부 배선의 표면에 발생하는 부식 현상을 미연에 방지할 수 있어 하부 배선과 플러그 사이의 기계적, 전기적 결합을 높일 수 있는 효과가 있다.In addition, according to the manufacturing process of the present invention, instead of forming an interlayer insulating film on a lower wiring typically used in the plug process and forming a contact hole in a selected portion, a conductor plug pattern region is formed on the lower wiring in advance and the plug is formed. An interlayer insulating film surrounding the pattern is formed. According to the manufacturing process of the present invention, in the prior art, process problems occurring during the contact hole etching process of the interlayer insulating film for securing the plug region, for example, plug cavities and corrosion on the surface of the lower wiring can be prevented in advance. This can increase the mechanical and electrical coupling between the lower wiring and the plug.
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