KR100835835B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비아홀을 통한 두 배선 간의 접촉 특성을 향상시키기 위하여, 두 배선을 연결하는 통로가 되는 비아홀에 다층 구조의 비아를 형성한다. 본 발명에 따른 반도체 소자를 제조하기 위하여, 제1 배선이 형성되어 있는 기판 상에 제1 배선에 접촉하는 제1 비아를 형성한 다음, 제1 비아를 포함하는 기판 전면에 제1 층간 절연막을 증착한 후, 평탄화한다. 이어, 제1 층간 절연막 상에 제1 비아에 접촉하는 제2 비아를 형성한 다음, 제2 비아를 포함하는 기판 전면에 제2 층간 절연막을 증착한 후, 평탄화한다. 이어, 제2 층간 절연막 상에 제2 비아에 접촉하는 제2 배선을 형성한다.  BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In order to improve contact characteristics between two wires through a via hole, a multilayer structured via is formed in a via hole serving as a passage connecting two wires. In order to manufacture the semiconductor device according to the present invention, a first via is formed on a substrate on which the first wiring is formed, and then a first interlayer insulating film is deposited on the entire surface of the substrate including the first via. After that, planarization is carried out. Next, after forming a second via in contact with the first via on the first interlayer insulating film, the second interlayer insulating film is deposited on the entire surface of the substrate including the second via, and then planarized. Next, a second wiring contacting the second via is formed on the second interlayer insulating film.

비아홀, 다층 구조의 비아, 배선 접촉 Via Hole, Multilayer Via, Wiring Contact

Description

반도체 소자의 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 제조에 있어서의 배선 형성 공정도이다. 1 to 1E are process diagrams of wiring formation in the manufacture of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 배선의 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a wiring.

반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성되며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다. As semiconductor devices have been increasingly integrated and multilayered, multilayer wiring has emerged as one of the important technologies. The multilayer wiring technology alternately forms a metal wiring layer and an insulating film layer on the semiconductor substrate on which the circuit elements are formed, and is separated by an insulating film. The circuit operation is performed by electrically connecting the interconnected metal wiring layers through vias.

그리고, 반도체 소자에서 다층 배선 기술을 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있으며, 또한, 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게 함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다. 또한, 반도체 소자의 미세화에 따라 금속 배선층의 선폭이 점차적으로 작아지고 있다. In addition, by applying the multi-layered wiring technology in the semiconductor device, cross wiring is possible, which improves the degree of freedom and integration degree in the circuit design of the semiconductor device, and also reduces the length of the wiring so that the speed of the wiring can be increased. By shortening the delay time, the operation speed of the semiconductor device can be improved. In addition, the line width of the metal wiring layer is gradually decreasing with the miniaturization of semiconductor elements.

반도체 소자의 다층 배선을 형성하는 종래 기술 중의 하나는 하부 배선을 덮는 절연막에 하부 배선을 드러내는 비아홀을 형성한 후, 이 비아홀에 하부 배선에 접촉하는 상부 배선을 증착하고 평탄화하는 것이다. One conventional technique for forming a multilayer wiring of a semiconductor device is to form a via hole exposing the lower wiring in an insulating film covering the lower wiring, and then deposit and planarize the upper wiring in contact with the lower wiring in the via hole.

이와 같은 반도체 소자의 제조에 있어서, 소자의 집적화를 위하여 다층 배선 구조를 형성하는 경우, 상부 배선과 하부 배선을 연결하기 위하여, 다층의 절연막을 통과하는 깊은 비아홀을 형성하여야 한다. 그런데, 비아홀이 깊을 경우에는 비아홀을 통하여 상부 배선과 하부 배선 사이에 접촉 불량이 일어난다. In the manufacture of such a semiconductor device, in the case of forming a multi-layered wiring structure for the integration of devices, in order to connect the upper wiring and the lower wiring, a deep via hole passing through the multilayer insulating film should be formed. However, when the via hole is deep, a poor contact occurs between the upper wiring and the lower wiring through the via hole.

본 발명은 집적 구조의 반도체 소자에 있어서, 비아홀을 통한 두 배선 간의 접촉 특성을 향상시키고자 한다. In the semiconductor device of the integrated structure, an object of the present invention is to improve contact characteristics between two wires through via holes.

본 발명은 이러한 기술적 과제를 해결하기 위하여, 두 배선을 연결하는 통로가 되는 비아홀에 다층 구조의 비아를 형성한다. In order to solve the above technical problem, a multi-layered via is formed in a via hole that serves as a passage connecting two wires.

구체적으로 본 발명에 따른 반도체 소자를 제조하기 위하여, 제1 배선이 형성되어 있는 기판 상에 제1 배선에 접촉하는 제1 비아를 형성한 다음, 제1 비아를 포함하는 기판 전면에 제1 층간 절연막을 증착한 후, 평탄화한다. 이어, 제1 층간 절연막 상에 제1 비아에 접촉하는 제2 비아를 형성한 다음, 제2 비아를 포함하는 기판 전면에 제2 층간 절연막을 증착한 후, 평탄화한다. 이어, 제2 층간 절연막 상에 제2 비아에 접촉하는 제2 배선을 형성한다. Specifically, in order to manufacture the semiconductor device according to the present invention, after forming a first via in contact with the first wiring on the substrate on which the first wiring is formed, a first interlayer insulating film on the entire surface of the substrate including the first via After depositing, planarization is carried out. Next, after forming a second via in contact with the first via on the first interlayer insulating film, the second interlayer insulating film is deposited on the entire surface of the substrate including the second via, and then planarized. Next, a second wiring contacting the second via is formed on the second interlayer insulating film.                     

여기서, 제1 비아의 너비보다 제2 비아의 너비가 크게 되도록 제1 및 제2 비아를 형성하는 것이 바람직하다. 이 때, 제1 층간 절연막 및 제2 층간 절연막을 고밀도 플라즈마 증착법으로 증착할 수 있다. 또한, 제1 비아 및 제2 비아는 W 또는 W 합금, Cu 또는 Cu 합금, Al 또는 Al 합금 중의 하나의 물질로 형성할 수 있는데, 특히, 제1 비아와 제2 비아는 서로 다른 종류의 금속 물질로 형성할 수 있다. Here, it is preferable to form the first and second vias such that the width of the second via is larger than the width of the first via. At this time, the first interlayer insulating film and the second interlayer insulating film can be deposited by high density plasma deposition. In addition, the first via and the second via may be formed of a material of one of W or W alloy, Cu or Cu alloy, Al or Al alloy. In particular, the first via and the second via may be different kinds of metal materials. It can be formed as.

여기서, 제2 배선을 형성하기 전에, 비아를 형성하고, 비아를 덮는 층간 절연막을 증착한 후, 평탄화하는 단계를 반복 실시하여 비아를 다층 구조로 형성할 수 있다. Here, before forming the second wiring, vias may be formed, an interlayer insulating layer covering the vias may be deposited, and then planarization may be repeated to form vias in a multilayer structure.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 배선 형성 공정도를 나타낸 것이다. 1A to 1E illustrate a wiring formation process diagram of a semiconductor device according to an exemplary embodiment of the present invention.

우선, 도 1a에 도시한 바와 같이, 반도체 기판(10) 위에 하부 금속 배선(25) 및 산화막 등의 절연막(20)을 형성한다. 이 때, 절연막(20)의 아래에는 트랜지스터 등과 같은 전기 소자 혹은 배선 등을 형성할 수 있는데, 본 발명의 실시예에서는 이에 대한 설명을 생략한다. First, as shown in FIG. 1A, an insulating film 20 such as a lower metal wiring 25 and an oxide film is formed on the semiconductor substrate 10. In this case, an electric element such as a transistor or a wiring may be formed under the insulating film 20, but the description thereof is omitted in the exemplary embodiment of the present invention.

이어, 하부 금속 배선(25) 및 절연막(20) 전면에 제1 비아용 금속층을 증착한 후, 사진 식각 공정으로 이 금속층을 패터닝하여 하부 금속 배선(25) 상에 제1 비아(32)를 형성한다. Subsequently, after depositing the first via metal layer on the lower metal interconnection 25 and the insulating layer 20, the metal layer is patterned by a photolithography process to form the first via 32 on the lower metal interconnection 25. do.

이 때, 제1 비아용 금속층은 텅스텐 또는 텅스텐 합금, 알루미늄 또는 알루 미늄 합금, 구리 또는 구리 합금으로 형성할 수 있다. 또한, 제1 비아용 금속층을 증착한 후, 금속층의 열적 안정성을 위하여 300∼550℃범위에서 열처리를 진행할 수 있다. In this case, the first via metal layer may be formed of tungsten or tungsten alloy, aluminum or aluminum alloy, copper or copper alloy. In addition, after depositing the first via metal layer, heat treatment may be performed in the range of 300 to 550 ° C. for thermal stability of the metal layer.

다음, 도 1b에 도시한 바와 같이, 제1 비아(32)를 포함하는 기판 전면에 산화막 등으로 제1 층간 절연막(40)을 증착한다. 이 때, 제1 층간 절연막(40)은 고밀도 플라즈마 증착법으로 증착할 수 있다. Next, as shown in FIG. 1B, the first interlayer insulating film 40 is deposited on the entire surface of the substrate including the first via 32 by an oxide film or the like. In this case, the first interlayer insulating film 40 may be deposited by a high density plasma deposition method.

이어, 화학 기계적 연마법 또는 에치백으로 제1 층간 절연막(40)을 제1 비아(32)가 드러날때까지 제거하여 평탄화시킨다. 이 때, 제1 비아(32)의 일부도 함께 제거하여 제1 층간 절연막(40)과 제1 비아(32)를 함께 평탄화할 수 있다. 여기서, 평탄화된 제1 층간 절연막(40)은 10000Å이하의 두께를 가지도록 가지도록 할 수 있다. Subsequently, the first interlayer insulating film 40 is removed and planarized by chemical mechanical polishing or etch back until the first via 32 is exposed. In this case, a portion of the first via 32 may also be removed to planarize the first interlayer insulating layer 40 and the first via 32 together. In this case, the planarized first interlayer insulating film 40 may have a thickness of 10000 GPa or less.

이후, 제1 층간 절연막(40) 및 제1 비아(32)의 열적 안정성을 위하여 200∼550℃범위에서 열처리를 진행할 수 있다. 또한, 이러한 열처리 후에 기판 전체를 불활성 기체의 플라즈마 분위기에서 노출시켜 기판을 세정할 수 있다. Thereafter, heat treatment may be performed in a range of 200 to 550 ° C. for thermal stability of the first interlayer insulating layer 40 and the first via 32. After the heat treatment, the entire substrate may be exposed in a plasma atmosphere of an inert gas to clean the substrate.

다음, 도 1c에 도시한 바와 같이, 제1 비아(32) 및 제1 층간 절연막(40)을 포함하는 기판 전면에 제2 비아용 금속층을 증착한 후, 사진 식각 공정으로 이 금속층을 패터닝하여 제1 비아(32)에 접촉하는 제2 비아(52)를 형성한다. 여기서, 제2 비아(52)를 제1 비아(32)보다 크게 구성하는 것이 비아의 접촉 특성을 향상시키는 데 있어 바람직하다. Next, as illustrated in FIG. 1C, a second via metal layer is deposited on the entire surface of the substrate including the first via 32 and the first interlayer insulating layer 40, and then the metal layer is patterned by a photolithography process. A second via 52 is formed in contact with the first via 32. Here, it is preferable to make the second via 52 larger than the first via 32 to improve the contact characteristics of the via.

이 때, 제2 비아용 금속층은 텅스텐 또는 텅스텐 합금, 알루미늄 또는 알루 미늄 합금, 구리 또는 구리 합금으로 형성할 수 있는데, 특히, 제1 비아(32)를 이루는 금속 물질과 다른 종류의 금속 물질로 형성할 수 있다. 또한, 제2 비아용 금속층을 증착한 후, 금속층의 열적 안정성을 위하여 300∼550℃범위에서 열처리를 진행할 수 있다. In this case, the second via metal layer may be formed of tungsten or a tungsten alloy, aluminum or aluminum alloy, copper or a copper alloy. can do. In addition, after depositing the second via metal layer, heat treatment may be performed in the range of 300 to 550 ° C. for thermal stability of the metal layer.

다음, 도 1d에 도시한 바와 같이, 제2 비아(52)를 포함하는 기판 전면에 산화막 등으로 제2 층간 절연막(60)을 증착한다. 이 때, 제2 층간 절연막(60)은 고밀도 플라즈마 증착법으로 증착할 수 있다. Next, as shown in FIG. 1D, a second interlayer insulating film 60 is deposited on the entire surface of the substrate including the second via 52 by an oxide film or the like. In this case, the second interlayer insulating film 60 may be deposited by a high density plasma deposition method.

이어, 화학 기계적 연마법 또는 에치백으로 제2 층간 절연막(60)을 제2 비아(52)가 드러날때까지 제거한다. 이 때, 제2 비아(52)의 일부를 제거하여 제2 층간 절연막(60)과 제2 비아(52)를 함께 평탄화할 수 있다. 여기서, 평탄화된 제2 층간 절연막(60)은 10000Å이하의 두께를 가지도록 할 수 있다.Subsequently, the second interlayer insulating film 60 is removed by chemical mechanical polishing or etch back until the second via 52 is exposed. In this case, a portion of the second via 52 may be removed to planarize the second interlayer insulating layer 60 and the second via 52 together. Here, the planarized second interlayer insulating film 60 may have a thickness of 10000 kPa or less.

이후, 제2 층간 절연막(60) 및 제2 비아(52)의 구조 안정성을 위하여 200∼550℃범위에서 열처리를 진행할 수 있다. 또한, 이러한 열처리 후에 기판 전체를 불활성 기체의 플라즈마 분위기에서 노출시킴으로써, 기판을 세정할 수 있다. Thereafter, heat treatment may be performed in a range of 200 to 550 ° C. for structural stability of the second interlayer insulating layer 60 and the second via 52. In addition, the substrate can be cleaned by exposing the entire substrate in a plasma atmosphere of an inert gas after such heat treatment.

다음, 도 1e에 도시한 바와 같이, 제2 비아(52) 및 제2 층간 절연막(60)을 포함하는 기판 전면에 상부 금속 배선용 금속층을 증착한 후, 사진 식각 공정으로 이 금속층을 패터닝하여 제2 비아(52)에 연결되는 상부 금속 배선(62)을 형성한다. Next, as shown in FIG. 1E, the upper metal wiring metal layer is deposited on the entire surface of the substrate including the second via 52 and the second interlayer insulating layer 60, and then the metal layer is patterned by a photolithography process. An upper metal line 62 is formed to be connected to the via 52.

여기서, 상부 금속 배선용 금속층은 Ti, Ta, Co, Si, TaN, TiN, TiC, TiCN, 등의 통상의 도전 물질을 사용하여 형성할 수 있다. Here, the upper metal wiring metal layer may be formed using a conventional conductive material such as Ti, Ta, Co, Si, TaN, TiN, TiC, TiCN, or the like.

상술한 본 발명의 실시예에서는 2층의 비아를 형성한 경우를 예로 하였으나, 본 발명은 깊은 높이를 가지는 비아홀에 2층 이상의 비아를 형성하여 비아홀을 통하여 두 배선을 접촉시킬 수 있다. 즉, 본 발명에서는 다층 절연막을 사이에 두고 두 배선을 연결시키고자 하는 경우, 절연막 각각에 두 배선을 전기적으로 연결하는 비아를 다층으로 형성하여 개재한다.In the above-described embodiment of the present invention, a case of forming two layers of vias is taken as an example, but in the present invention, two or more layers of vias may be formed in a via hole having a deep height to contact two wires through the via holes. That is, in the present invention, when two wires are to be connected with a multilayer insulating film interposed therebetween, vias electrically connecting the two wires to each of the insulating films are formed in a multi-layered manner.

본 발명은 깊은 높이를 가지는 비아홀을 통하여 두 배선을 접촉시키는 경우, 비아홀에 이중층 이상의 비아를 개재함으로써, 두 배선을 안정적으로 접촉시키고 두 배선 사이의 접촉 특성을 개선할 수 있다. According to the present invention, when two wires are contacted through a via hole having a deep height, the two wires may be stably contacted with each other by interposing vias having two or more layers in the via hole, thereby improving contact characteristics between the two wires.

Claims (6)

제1 배선이 형성되어 있는 기판 상에 상기 제1 배선에 접촉하는 제1 비아를 형성하는 단계, Forming a first via in contact with the first wiring on the substrate on which the first wiring is formed; 상기 제1 비아를 포함하는 기판 전면에 제1 층간 절연막을 증착한 후, 평탄화하는 단계,Depositing a first interlayer insulating film on the entire surface of the substrate including the first via, and then planarizing the same; 상기 제1 층간 절연막 상에 상기 제1 비아에 접촉하며, 상기 제 1 비아의 너비보다 큰 너비를 갖는 제2 비아를 형성하는 단계,Forming a second via on the first interlayer insulating layer, the second via having a width greater than a width of the first via, 상기 제2 비아를 포함하는 기판 전면에 제2 층간 절연막을 증착한 후, 평탄화하는 단계,Depositing a second interlayer insulating film on the entire surface of the substrate including the second via, and then planarizing the same; 상기 제2 층간 절연막 상에 제2 비아에 접촉하는 제2 배선을 형성하는 단계Forming a second wiring on the second interlayer insulating layer to contact a second via 를 포함하는 반도체 소자의 제조 방법.Method for manufacturing a semiconductor device comprising a. 삭제delete 제1항에서, In claim 1, 상기 제1 층간 절연막 및 제2 층간 절연막을 고밀도 플라즈마 증착법으로 증착하는 반도체 소자의 제조 방법. A method of manufacturing a semiconductor device, wherein the first interlayer insulating film and the second interlayer insulating film are deposited by high density plasma deposition. 제1항에서,In claim 1, 상기 제1 비아 및 제2 비아는 텅스텐 또는 텅스텐 합금, 구리 또는 구리 합금, 알루미늄 또는 알루미늄 합금 중의 하나의 물질로 형성하는 반도체 소자의 제조 방법. And the first via and the second via are formed of a material of one of tungsten or tungsten alloy, copper or copper alloy, aluminum or aluminum alloy. 제4항에서, In claim 4, 상기 제1 비아와 상기 제2 비아는 서로 다른 종류의 금속 물질로 형성하는 반도체 소자의 제조 방법. The first via and the second via is a method of manufacturing a semiconductor device formed of a different kind of metal material. 제1항에서, In claim 1, 상기 제2 배선을 형성하기 전에, 비아를 형성하고, 상기 비아를 덮는 층간 절연막을 증착한 후, 평탄화하는 단계를 반복 실시하여 상기 비아를 다층 구조로 형성하는 반도체 소자의 제조 방법.A method of manufacturing a semiconductor device, wherein the vias are formed in a multilayer structure by repeatedly forming the vias, depositing an interlayer insulating film covering the vias, and then planarizing them before forming the second wirings.
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