KR100245258B1 - Lead on chip lead frame for down set inner lead - Google Patents
Lead on chip lead frame for down set inner lead Download PDFInfo
- Publication number
- KR100245258B1 KR100245258B1 KR1019950031513A KR19950031513A KR100245258B1 KR 100245258 B1 KR100245258 B1 KR 100245258B1 KR 1019950031513 A KR1019950031513 A KR 1019950031513A KR 19950031513 A KR19950031513 A KR 19950031513A KR 100245258 B1 KR100245258 B1 KR 100245258B1
- Authority
- KR
- South Korea
- Prior art keywords
- chip
- lead
- bonding
- inner leads
- support
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
본 발명은 리드 온 칩용 리드프레임에 관한 것으로, 칩의 활성면에 형성된 본딩패드들에 대응하여 본딩되는 내부리드들 중에서, 칩의 활성면 위에 배치되는 제 1 내부리드들에 한하여 본딩부와 지지부 사이에 단차를 형성하여 칩의 주변에 배치되는 제 2 내부리드들은 본딩부와 지지부가 동일 평면상에 놓여짐으로써, 제 1 내부리드들은 칩의 활성면에 의해 지지되고 제 2 내부리드들이 지지대의 지지면에 의해 지지된 채 와이어 본딩 공정이 수행되어 내부리드들 사이의 변위를 방지하고, 와이어 본딩 공정의 수율을 향상하여 결과적으로 반도체 칩 패키지의 신뢰성을 개선할 수 있다.The present invention relates to a lead frame for a lead-on chip, wherein among the inner leads bonded to the bonding pads formed on the active surface of the chip, only the first inner leads disposed on the active surface of the chip between the bonding portion and the support portion. The second inner leads arranged at the periphery of the chip by forming a step on the chip are placed on the same plane as the bonding part and the supporting part so that the first inner leads are supported by the active surface of the chip and the second inner leads are supported by the support. The wire bonding process may be performed while being supported by the surface to prevent displacement between the inner leads and to improve the yield of the wire bonding process, thereby improving the reliability of the semiconductor chip package.
Description
제 1 도는 칩의 활성면 사변 가장자리에 본딩패드를 갖는 리드 온 칩 구조로서, 그 구조의 와이어 본딩 전(前) 공정을 나타내는 평면도.1 is a plan view of a lead-on chip structure having a bonding pad at an edge of an active side of a chip, the process of pre-bonding wire of the structure.
제 2 도는 칩의 활성면 중심에 본딩패드를 갖는 리드 온 칩 구조로서, 그 구조의 와이어 본딩 전 공정을 나타내는 평면도.2 is a plan view of a lead-on chip structure having a bonding pad at the center of an active surface of a chip, the process before wire bonding of the structure;
제 3 도는 종래기술에 따른 리드 온 칩용 리드프레임을 지지대에 적용한 상태를 나타내는 단면도.3 is a cross-sectional view showing a state in which the lead frame for a lead-on chip according to the prior art is applied to a support.
제 4 도는 본 발명의 일 실시예에 따른 단차진 내부리드를 갖는 리드 온 칩용 리드프레임을 지지대에 적용한 상태를 나타내는 단면도.4 is a cross-sectional view showing a state in which a lead frame for a lead-on chip having a stepped inner lead according to an embodiment of the present invention is applied to a support.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10, 110 : 칩 12, 112 : 활성면10, 110: chip 12, 112: active surface
14, 16 : 본딩패드 20, 120 : 내부리드14, 16: bonding pads 20, 120: internal lead
22, 122 : 제 1 내부리드 32, 132 : 제 2 내부리드22, 122: 1st internal lead 32, 132: 2nd internal lead
24, 34, 124, 134 : 본딩부 26, 36, 126, 136 : 지지부24, 34, 124, 134: bonding portion 26, 36, 126, 136: support portion
40, 140 : 폴리이미드 테이프 50, 150 : 지지대(Bonding Stage)40, 140: polyimide tape 50, 150: bonding stage
52, 152 : 안착부 54, 154 : 지지면52, 152 seating portion 54, 154: support surface
60, 160 : 클램프(Clamp) 100, 200 : 리드프레임60, 160: Clamp 100, 200: Lead frame
A, B : 단차A, B: step
본 발명은 리드 온 칩(LOC ; Lead On Chip)용 리드프레임에 관한 것으로, 더욱 상세하게는 칩의 활성면에 형성된 본딩패드들에 대응하여 전기적으로 연결되는 내부리드들 중 칩의 활성면 위에 배치되는 내부리드들에 한하여 단차를 형성하여, 와이어 본딩(Wire Bonding)시에 칩의 활성면 위에 배치되지 않은 다른 내부리드들이 지지대(Bonding Stage) 위에 고정될 수 있게 함으로써, 반도체 칩 패키지의 신뢰성을 개선할 수 있는 단차진 내부리드들이 일부 형성된 리드 온 칩용 리드프레임에 관한 것이다.The present invention relates to a lead frame for a lead on chip (LOC), and more particularly, disposed on an active surface of a chip among inner leads electrically connected to bonding pads formed on the active surface of the chip. To improve the reliability of the semiconductor chip package by forming a step only for the inner leads, which allow other inner leads not fixed on the active surface of the chip to be fixed on the bonding stage during wire bonding. The present invention relates to a lead frame for a lead-on chip in which some stepped internal leads are formed.
통상의 반도체 칩 패키지는 반도체 칩 패키지 크기에 비하여 칩 크기에 대한 제약이 많았다. 이는 반도체 칩 패키지 구조상 다이패드를 기본적으로 배치하여야 하고, 또한 다이패드와 리드들 간에 공간은 최소한 리드프레임의 두께만큼은 확보되어야 하므로 실제 실장 가능한 칩의 크기는 패키지의 폭에 비하여 약 70%가 일반적이 한계였다.Conventional semiconductor chip packages have more restrictions on chip size than semiconductor chip package sizes. In the semiconductor chip package structure, the die pad should be basically arranged, and the space between the die pad and the leads should be at least as large as the thickness of the lead frame. Therefore, the actual size of the chip that can be mounted is generally about 70% of the package width. It was the limit.
위와 같은 단점을 극복하기 위해 제시된 방안이 리드 온 칩(LOC) 구조와 칩 온 리드(COL; Chip On Lead) 구조 등과 같은 패키지 구조이다. 이중에서도 리드 온 칩 구조는 대형 칩의 효과적인 탑재는 물론 칩에 전원을 공급하는 버스바(Bus Bar)의 설치가 가능하여 반도체 칩 패키지의 전기적 특성 개선에 효과적이며, 리드 온 칩 기술을 반도체 패키지에 도입하게 되면 리드들이 와이어에 의해서 전기적으로 연결되는 칩의 본딩패드들이 위치 제약을 받지 않기 때문에 칩회로 설계시 유연하게 대처할 수 있다. 또한 근본적으로 리드프레임이 다이패드를 갖지 않기 때문에 기존의 다이패드가 구비된 리드프레임을 사용할 때 발생되던, 다이패드와 성형수지간의 상이한 열팽창 계수로 인한 박리현상이 발생되지 않으므로 현재 리드 온 칩 구조는 주로 메모리 칩에 있어 다양한 방법으로 실제 적용되고 있다.The proposed solution to overcome the above disadvantages is a package structure such as a lead on chip (LOC) structure and a chip on lead (COL) structure. Among them, the lead-on chip structure can effectively install a large chip and install a bus bar that supplies power to the chip, which is effective for improving the electrical characteristics of the semiconductor chip package. When introduced, the bonding pads of the chip in which the leads are electrically connected by wires are not restricted by the position, thereby flexibly coping with the chip circuit design. In addition, since the lead frame does not have a die pad, since the peeling phenomenon due to the different coefficient of thermal expansion between the die pad and the molding resin, which occurs when using a lead frame equipped with a conventional die pad, does not occur, the current lead-on chip structure The memory chip is mainly applied in various ways.
제 1 도는 칩(10)의 활성면(12) 사변 가장자리에 본딩패드(14)를 갖는 리드 온 칩 구조의 반도체 칩 패키지를, 제 2 도는 칩(10)의 활성면(12) 중심에 본딩패드(16)를 갖는 리드 온 칩 구조의 반도체 패키지를 나타내고 있으며, 특히 와이어 본딩 공정이 이루어지기 전의 상태를 평면도로 도시하고 있다.1 illustrates a semiconductor chip package having a lead-on chip structure having a bonding pad 14 at an edge of an active surface 12 of a chip 10, and a bonding pad at the center of an active surface 12 of a chip 10. The semiconductor package of the lead-on-chip structure which has (16) is shown, and the state before the wire bonding process is performed especially is shown by the top view.
제 1 도 및 제 2 도를 참고하여 기존의 리드 온 칩 구조에 적용되는 리드프레임(100)을 설명하면 다음과 같다. 내부리드들(20)을 포함하는 리드프레임(100)이 있으며, 내부리드들(20)은 다시 칩(10)의 활성면(12) 위에 배치되는 제 1 내부 리드들(22)과 칩(10)의 주변에 배치되는 제 2 내부리드들(32)로 구분된다. 이러한 내부리드들(20)은 기본적으로 칩(10)에 형성된 본딩패드들(14, 16)에 대응하여 와이어 본딩되는 본딩부(24, 34)와 와이어 본딩이 수행될 때 지지대 위에 놓여져 지지되는 지지부(26, 36)를 포함한다.Referring to FIGS. 1 and 2, a lead frame 100 applied to a conventional lead-on chip structure will be described. There is a lead frame 100 including inner leads 20, and the inner leads 20 are again disposed on the active surface 12 of the chip 10 and the first inner leads 22 and the chip 10. ) Is divided into second inner leads 32 arranged around the periphery. The inner leads 20 are basically bonded to the bonding portions 24 and 34 wire-bonded to the bonding pads 14 and 16 formed on the chip 10, and a support portion which is placed and supported on the support when wire bonding is performed. (26, 36).
제 1 내부리드들(22)은 칩(10)의 활성면(12) 위에서 본딩패드들(14, 16)이 형성되지 않은 부분에 배치되어 폴리이미드 테이프(40)를 사이에 두고 칩(10)에 접착되어 지지된다.The first inner leads 22 may be disposed on a portion where the bonding pads 14 and 16 are not formed on the active surface 12 of the chip 10 so as to sandwich the polyimide tape 40 therebetween. It is glued to and supported.
제 3 도는 종래기술에 따른 리드 온 칩용 리드프레임(100)을 와이어 본딩을 위한 지지대(50)에 적용한 상태를 단면으로 나타내고 있다.3 is a cross-sectional view showing a state in which the lead frame for lead-on chip 100 according to the prior art is applied to the support 50 for wire bonding.
제 3 도를 참조하여, 종래기술에 따른 리드 온 칩용 리드프레임(100)에 대하여 실시되는 와이어 본딩 공정을 설명하면 다음과 같다. 와이어 본딩 공정에 사용되는 지지대(50)는 중심부분에 요홈이 형성되어 칩(10)이 놓여지는 안착부(52)가 형성되어 있으며, 안착부(52)에 칩(10)이 놓여지고 칩(10)의 위에 리드프레임(100)이 놓여진다. 내부리드들(20)의 지지부(26, 36)들은 지지대(50)의 지지면(54)에 놓여져 하부에서 지지되며, 클램프(60)과 같은 고정 수단에 의해 지지부(26, 36)의 상부에 눌려져 클램프(60)과 지지면(54) 사이에 고정되어 있다.Referring to FIG. 3, the wire bonding process performed on the lead frame 100 for a lead-on chip according to the prior art will be described. The support 50 used in the wire bonding process has a recess 52 in which a recess is formed in a central portion thereof, where the chip 10 is placed, and the chip 10 is placed on the seat 52. The lead frame 100 is placed on top of 10). The supports 26, 36 of the inner leads 20 are placed on the support surface 54 of the support 50 and supported from below, and are supported on the upper portions of the supports 26, 36 by fastening means such as clamps 60. It is pressed and fixed between the clamp 60 and the support surface 54.
이와 같은 리드프레임(100)에 있어서, 제 1 내부리드들(22)은 각각의 본딩부(24)와 지지부(26) 사이에 단차(A)가 형성되어 있으며, 칩(10)의 활성면(12) 위에 배치되어 폴리이미드 테이프(40)를 통하여 본딩부(24)가 칩(10)에 접착되어 지지된다. 이때 제 2 내부리드들(32)은 역시 각각의 본딩부(34)와 지지부(36) 사이에 단차(A)가 형성되어 있으나, 제 1 내부리드들(22)과는 달리 칩(10)의 주변에 배치됨으로 인해 본딩부(34)가 칩(10)의 활성면(12) 또는 지지대(50)의 지지면(54)과 이격된 구조를 갖는다.In the lead frame 100 as described above, the first inner leads 22 have a step A formed between the bonding portion 24 and the support portion 26, and the active surface of the chip 10 ( 12) and bonded to the chip 10 by the bonding portion 24 through the polyimide tape 40. In this case, although the step A is formed between each of the bonding parts 34 and the support part 36, the second inner leads 32 are different from each other in the chip 10. Due to the arrangement, the bonding part 34 has a structure spaced apart from the active surface 12 of the chip 10 or the support surface 54 of the support 50.
좀 더 상세히 언급하면, 외어어 본딩이 수행되는 내부리드들(20) 중에서 칩(100이 활성면(12) 위에 배치된 제 1 내부리드들(22)의 본딩부(24)만이 칩(10)에 의해 지지되고, 칩(10)의 주변에 배치된 제 2 내부리드들(24)의 본딩부(34)는 지지되지 않는 구조를 갖는다.In more detail, only the bonding part 24 of the first inner leads 22 in which the chip 100 is disposed on the active surface 12 among the inner leads 20 in which the foreign language bonding is performed may be used. The bonding portion 34 of the second inner leads 24, which are supported by the chip and disposed around the chip 10, are not supported.
이와 같은 구조는 칩의 주변에 배치된 제 2 내부리드들의 본딩부가 고정되어 있지 않기 때문에 와이어 본딩 공정을 진행할 경우에, 와이어 본딩을 수행하는 캐필러리(Capillary)가 내부리드들의 본딩부의 상부에 접촉될 때 제 2 내부리드들이 움직여 완벽한 와이어 본딩이 될 수 없으며, 또한 내부리드들 사이에 변위가 발생하게 되어 결과적으로 반도체 칩 패키지의 신뢰성을 저하시키는 단점이 있다.In this structure, since the bonding portion of the second inner leads disposed around the chip is not fixed, when the wire bonding process is performed, a capillary performing wire bonding contacts the upper portion of the bonding portions of the inner leads. In this case, the second inner leads may not move to achieve perfect wire bonding, and displacement may occur between the inner leads, resulting in deterioration of the reliability of the semiconductor chip package.
따라서 본 발명의 목적은 와이어 본딩 공정에 있어서, 캐필러리에 의해 눌려지는 내부리드들의 본딩부가 모두 하부에서 지지될 수 있도록 제 1 내부리드들만 단차를 형성함으로써 내부리드들 사이의 변위를 방지하여 반도체 칩 패키지의 신뢰성을 개선할 수 있는 단차진 내부리드들이 일부 형성된 리드 온 칩용 리드프레임을 제공하는데 있다.Accordingly, an object of the present invention is to prevent the displacement between the inner leads by forming a step so that only the first inner leads are stepped so that all the bonding portions of the inner leads pressed by the capillary can be supported at the bottom in the wire bonding process. An object of the present invention is to provide a lead frame for a lead-on chip in which some stepped internal leads are formed to improve reliability of a package.
이러한 목적을 달성하기 위하여, 본 발명은 다음과 같은 특징을 갖는 리드 온 칩용 리드프레임을 제공한다. 즉, 칩의 활성면에 형성된 본딩패드들에 대응하여 본딩되는 본딩부와, 본딩이 수행될 때 지지대에 의해 하부에서 지지되고 동시에 본딩부에서 뻗는 지지부를 갖는 복수개의 내부리드들을 포함하는 리드 온 칩용 리드프레임에 있어서, 내부리드들은 칩의 활성면 위에 배치되는 복수개의 제 1 내부리드들과 칩의 주면에 배치되는 복수개의 제 2 내부리드들로 구분되며, 제 1 내부리드 각각은 본딩부와 지지부 사이에 단차가 형성되고 제 2 내부리드 각각은 본딩부와 지지부가 동일 평면상에 위치하여 결과적으로 제 2 내부리드의 본딩부가 지지대에 의해 하부에서 지지되는 특징을 갖는다.In order to achieve this object, the present invention provides a lead frame for a lead-on chip having the following characteristics. That is, for a lead-on chip comprising a plurality of internal leads having a bonding portion bonded to the bonding pads formed on the active surface of the chip and a support portion supported by the support when the bonding is performed and extending from the bonding portion at the same time. In the leadframe, the inner leads are divided into a plurality of first inner leads disposed on the active surface of the chip and a plurality of second inner leads disposed on the main surface of the chip, each of the first inner leads each having a bonding portion and a supporting portion. A step is formed therebetween and each of the second inner leads is characterized in that the bonding portion and the supporting portion are located on the same plane, and consequently the bonding portion of the second inner lead is supported by the supporting portion at the bottom.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
제 4 도는 본 발명의 일 실시예에 따른 리드 온 칩용 리드프레임(100)을 와이어 본딩을 위한 지지대(150)에 적용한 상태를 단면으로 나타내고 있다.4 is a cross-sectional view showing a state in which the lead frame 100 for a lead-on chip according to an embodiment of the present invention is applied to a support 150 for wire bonding.
제 4 도를 참조하여, 본 발명의 일 실시예에 따른 리드 온 칩용 리드프레임(200)에 대하여 실시되는 외어어 본딩 공정을 설명하면 다음과 같다. 와이어 본딩 공정에 사용되는 지지대(150)는 중심부분에 요홈이 형성되어 칩(110)이 놓여지는 안착부(152)가 형성되어 있으며, 안착부(152)에 칩(110)이 놓여지고 칩(110)의 위에 리드프레임(200)이 놓여진다. 내부리드들(120)의 지지부(126, 136)들은 지지대(150)의 지지면(154)에 놓여져 하부에서 지지되며, 클램프(160)과 같은 고정수단에 의해 지지부(126, 136)의 상부가 눌려져 클램프(160)와 지지면(154) 사이에 고정되어 있다.Referring to FIG. 4, a foreign word bonding process performed on a lead frame 200 for a lead-on chip according to an embodiment of the present invention will be described. The support 150 used in the wire bonding process has a recess 152 in which a recess is formed in a central portion thereof so that the chip 110 is placed, and the chip 110 is placed on the seat 152 and the chip ( The lead frame 200 is placed on the 110. The support parts 126 and 136 of the inner leads 120 are placed on the support surface 154 of the support 150 and supported from below, and the upper part of the support parts 126 and 136 is secured by fixing means such as the clamp 160. It is pressed and fixed between the clamp 160 and the support surface 154.
이와 같은 리드프레임(200)에 있어서, 제 1 내부리드들(122)은 각각의 본딩부(124)와 지지부(126) 사이에 단차(A)가 형성되어 있으며, 칩(110)의 활성면(112)위에 배치되어 폴리이미드 테이프(140)를 통하여 본딩부(124)가 칩(110)에 접착되어 지지된다. 이때 제 2 내부리드들(132)은 종래와 달리 각각의 본딩부(134)와 지지부(136) 사이에 단차가 형성되지 않고 동일 평면상(B)에 놓여지며, 본딩부(134)가 지지대(150)의 지지면(154)위에 놓여져 결과적으로 지지면(145)이 하부에서 본딩부(134)를 지지하는 구조를 갖는다.In the lead frame 200 as described above, the first internal leads 122 have a step A formed between the bonding portion 124 and the support portion 126, and the active surface ( The bonding unit 124 is attached to the chip 110 through the polyimide tape 140 and is supported on the chip 110. At this time, unlike the prior art, the second inner leads 132 are placed on the same plane (B) without a step formed between each bonding portion 134 and the support portion 136, and the bonding portion 134 is supported by a support ( It is placed on the support surface 154 of 150 so that the support surface 145 has a structure that supports the bonding portion 134 at the bottom.
좀 더 상세시 언급하면, 와이어 본딩이 수행되는 내부리드들(120) 중에서 칩(110)의 활성면(112) 위에 배치된 제 1 내부리드들(122)의 본딩부(124)는 칩(110)에 의해 지지되고, 칩(110)의 주변에 배치된 제 2 내부리드들(124)의 본딩부(134)는 지지면(154)에 의해 지지되는 구조를 갖는다.In more detail, among the inner leads 120 where wire bonding is performed, the bonding part 124 of the first inner leads 122 disposed on the active surface 112 of the chip 110 may be the chip 110. ), The bonding portion 134 of the second inner leads 124 disposed around the chip 110 has a structure supported by the support surface 154.
따라서, 본 발명의 일 실시예에 따른 구조는 칩의 주변에 배치된 제 2 내부리드의 본딩부가 지지대의 지지면 위에 놓여져 있기 때문에 와이어 본딩 공정이 수행될 경우에, 와이어 본딩을 수행하는 캐필러리가 내부리드의 본딩부에 접촉되어 본딩부의 상부를 누를 때 제 2 내부리드 역시 지지대의 지지면에 의해 지지되어 있으므로 제 2 내부리드가 움직이지 않게 되어 완벽한 와이어 본딩이 수행될 수 있으며, 또한 내부리드들 사이의 변위도 발생하지 않게 되어 결과적으로 반도체 칩 패키지의 신뢰성을 향상할 수 있다.Therefore, in the structure according to the embodiment of the present invention, when the wire bonding process is performed because the bonding portion of the second inner lead disposed around the chip is placed on the support surface of the chip, the capillary which performs the wire bonding is formed. When the second inner lead is also supported by the support surface of the support when it touches the bonding portion of the inner lead and presses the upper portion of the bonding portion, the second inner lead is not moved and perfect wire bonding can be performed. No displacement is generated between them, and as a result, the reliability of the semiconductor chip package can be improved.
이와 같이, 본 발명의 일 실시예에 따른 리드프레임은 일부 내부리드들에 단차가 형성되어 있는 구조를 가지며, 이러한 단차는 다운셋(Down-set) 또는 업셋(Up-set) 등에 의해 자유롭게 형성할 수 있다.As such, the lead frame according to an embodiment of the present invention has a structure in which a step is formed in some internal leads, and the step may be freely formed by a down-set or an up-set. Can be.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950031513A KR100245258B1 (en) | 1995-09-23 | 1995-09-23 | Lead on chip lead frame for down set inner lead |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950031513A KR100245258B1 (en) | 1995-09-23 | 1995-09-23 | Lead on chip lead frame for down set inner lead |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970018470A KR970018470A (en) | 1997-04-30 |
| KR100245258B1 true KR100245258B1 (en) | 2000-02-15 |
Family
ID=19427651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950031513A KR100245258B1 (en) | 1995-09-23 | 1995-09-23 | Lead on chip lead frame for down set inner lead |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100245258B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101446274B1 (en) * | 2008-10-30 | 2014-10-02 | 한미반도체 주식회사 | Guide Chute for Semiconductor Package Manufacturing Machine |
-
1995
- 1995-09-23 KR KR1019950031513A patent/KR100245258B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970018470A (en) | 1997-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2907802B2 (en) | Bottom lead frame and bottom lead semiconductor package using the same | |
| US7084490B2 (en) | Leads under chip IC package | |
| US6495908B2 (en) | Multi-chip semiconductor package | |
| US5834837A (en) | Semiconductor package having leads with step-shaped dimples | |
| KR20030052502A (en) | Lead-frame strip and process for manufacturing semiconductor packages using the same | |
| KR100364978B1 (en) | Clamp and Heat Block for Wire Bonding in Semiconductor Package | |
| KR100245258B1 (en) | Lead on chip lead frame for down set inner lead | |
| KR100268756B1 (en) | A structure of seperat type diepad for leadframe | |
| JP3305981B2 (en) | Semiconductor device | |
| JP3034517B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2862557B2 (en) | Semiconductor device | |
| JPH0529528A (en) | Semiconductor integrated circuit device and lead frame used for same | |
| KR200202058Y1 (en) | lead frame for small die pad package and heater block for a dsorbing the same | |
| JP2971594B2 (en) | Semiconductor integrated circuit device | |
| KR0136825Y1 (en) | Semiconductor package | |
| KR0135890Y1 (en) | Lead on chip package | |
| KR960004872Y1 (en) | Lead frame structure of plastic quad flat package | |
| JPH11121677A (en) | Resin encapsulated-type semiconductor device | |
| KR100187714B1 (en) | High thermal package leadframe and semiconductor chip package | |
| KR930011116B1 (en) | Lead frame of semiconductor | |
| KR200295664Y1 (en) | Stack semiconductor package | |
| JP3664566B2 (en) | Semiconductor device and manufacturing method thereof | |
| KR100216843B1 (en) | Structure of lead frame and semiconductor package | |
| KR0141945B1 (en) | Semiconductor package and leadframe with heat sink | |
| KR19990050846A (en) | Leadframe structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20061030 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |