KR100244002B1 - Method for fabricating compound semiconductor devices - Google Patents
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Abstract
GaAs 디바이스의 특성, 품질을 유지하면서 낮은 제조 코스트로 제조할 수 있는 화합물 반도체 장치의 제조 방법을 제공한다. 이를 위해 본 발명의 화합물 반도체 장치의 제조 방법은 반절연성 GaAs기판(10)을 준비하는 공정, 상기 기판에 이온 주입에 의해 불순물을 도입하여 채널 영역(11)을 형성하는 공정, 상기 기판의 채널 영역상에 패시베이션막으로서의 언도프 GaAs층 또는 GaInP층(20)을 에피택셜 성장하는 공정, 및 상기 기판상에 소스·드레인 전극(14,15) 및 게이트 전극(13)을 형성하는 공정으로 이루어진다.Provided is a method for producing a compound semiconductor device that can be manufactured at a low manufacturing cost while maintaining the properties and quality of a GaAs device. To this end, the method for manufacturing a compound semiconductor device of the present invention comprises the steps of preparing a semi-insulating GaAs substrate (10), introducing impurities into the substrate by ion implantation to form the channel region (11), the channel region of the substrate Epitaxially growing the undoped GaAs layer or GaInP layer 20 as a passivation film on the substrate, and forming the source / drain electrodes 14 and 15 and the gate electrode 13 on the substrate.
Description
본 발명은 화합물 반도체 장치, 특히 GaAs MESFET(Metal Semiconductor Field Effect Transistor), GaAs HEMT(High Electron Mobility Transistor) 등의 디바이스의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to methods of manufacturing compound semiconductor devices, in particular devices such as GaAs MESFETs (Metal Semiconductor Field Effect Transistors), GaAs HEMTs (High Electron Mobility Transistors), and the like.
GaAs MESFET, HEMT 등의 디바이스는 전자의 이동도가 높아 초고속·초고주파 용도의 디바이스로서 양호하여 최근에 휴대 전화 등의 용도로 널리 사용되고 있다. 그러나, 이 GaAs 디바이스는 패시베이션(표면 보호)이 실리콘 디바이스와 비교하여 어려워서 발진용 소자로서 이용할 경우에는 위상 잡음의 개선, 고출력용의 소자로서 이용할 경우에는 고출력화, 고이득화, 고효율화, 직선성의 개선 등이 요구되고 있다.Devices such as GaAs MESFETs and HEMTs have high electron mobility and are excellent as devices for high-speed and ultra-high frequency applications, and have recently been widely used for mobile phones and the like. However, this GaAs device is difficult to passivate (surface protection) compared to silicon devices, so it can improve phase noise when used as an oscillation element, and high output, high gain, high efficiency, and linearity when used as an element for high output. Etc. are required.
제9a도는 종래의 GaAs 파워 MESFET의 제조에 사용하는 GaAs 기판의 일례를 도시한다. 이 GaAs 기판은 반절연성 또는 도전성의 GaAs 기판(10) 상에 버퍼층이 되는 언도프층(10A)을 에피택셜 성장하고, 그 위에 채널 영역이 되는 n형 GaAs층(10B)을 에피택셜 성장하며, 또 그 위에 패시베이션막이 되는 언도프 GaAs층(10C)을 에피택셜 성장시킨 것이다.FIG. 9A shows an example of a GaAs substrate used in the manufacture of a conventional GaAs power MESFET. The GaAs substrate epitaxially grows an undoped layer 10A serving as a buffer layer on the semi-insulating or conductive GaAs substrate 10, and epitaxially grows an n-type GaAs layer 10B serving as a channel region thereon. The undoped GaAs layer 10C serving as a passivation film is epitaxially grown thereon.
도 9b는 이 GaAs 기판을 이용하는 제조한 종래의 GaAs MESFET의 일례를 도시한다. 이 GaAs 디바이스의 제조 방법은 상술한 3층 에피택셜 성장한 기판을 준비하고, 패시베이션막이 되는 GaAs층(10C)의 일부를 에칭하여 소스·드레인 전극(14,15)을 형성한다. 또한, 소스 전극(14)과 드레인 전극(15) 사이에 패시베이션막(10C)과 n형 GaAs층(10B)의 일부분을 리세스 에칭에 의해 제거하고, 이 리세스 에칭된 부분(18)에 게이트 전극(13)을 형성한다. 리세스 에칭은 언도프 GaAs 층(10C)을 에칭하여 n형 GaAs층(10B)을 노출시킴과 동시에 소스 전극과 드레인 전극 사이의 저항치를 조정하며, 또한 게이트 전극과 드레인 전극 간의 내압을 향상시키는 등의 목적에 의해 행해진다.9B shows an example of a conventional GaAs MESFET manufactured using this GaAs substrate. In the GaAs device manufacturing method, the above-described three-layer epitaxially grown substrate is prepared, and a part of the GaAs layer 10C serving as a passivation film is etched to form source and drain electrodes 14 and 15. In addition, a portion of the passivation film 10C and the n-type GaAs layer 10B is removed by recess etching between the source electrode 14 and the drain electrode 15, and the gate of the recess etched portion 18 is removed. The electrode 13 is formed. The recess etching exposes the n-type GaAs layer 10B by etching the undoped GaAs layer 10C, adjusts the resistance value between the source electrode and the drain electrode, and also improves the breakdown voltage between the gate electrode and the drain electrode. By the purpose of.
채널 영역이 되는 n형 GaAs층(10B) 표면상의 소스·드레인 전극(14,15)과 게이트 전극(13) 사이에는 언도프 GaAs층(10C)이 패시베이션(보호) 막으로서 설치된다. n형 GaAs층(10B)의 표면에는 패시베이션막이 없으면 표면 준위가 많이 존재하고 이 때문에 두꺼운 자연 공핍층이 형성되는데, 이 부분은 캐리어가 존재할 수 없어서 전류가 흐르기 어렵게 된다는 소위 채널의 협착 현상이 자주 일어나는 것으로 알려져 있다.An undoped GaAs layer 10C is provided as a passivation (protection) film between the source / drain electrodes 14 and 15 and the gate electrode 13 on the n-type GaAs layer 10B serving as a channel region. If there is no passivation film on the surface of the n-type GaAs layer (10B), there are many surface levels, and because of this, a thick natural depletion layer is formed, which is a so-called channel narrowing phenomenon that the current is difficult to flow due to the absence of carriers. It is known.
이러한 채널의 협착 현상은 GaAs 디바이스의 고출력화, 고효율화 등의 방해가 되며 또 입출력의 직선성을 열화시킨다. 또한, 표면 준위는 상술한 발진 소자로서 기능하는 GaAs 디바이스에서는 위상 잡음 악화의 원인으로도 된다.The narrowing of the channel interferes with high output and high efficiency of the GaAs device and degrades linearity of input and output. The surface level may also be a cause of phase noise deterioration in the GaAs device functioning as the above-mentioned oscillation element.
이 때문에, 종래, 언도프(Undoped) GaAs층(10C)을 패시베이션막으로서 에피택셜 성장 등에 의해 Tn형 GaAs층(채널 영역)(10B) 상에 연속하여 형성하는 것이 널리 행해지고 있는데, 상술한 표면 준위에 의한 여러가지 문제를 방지할 수 있다. 한편, 전기적으로는 언도프 GaAs층(10C)은 절연체로서 작용한다.For this reason, conventionally, the undoped GaAs layer 10C is successively formed on the Tn type GaAs layer (channel region) 10B by epitaxial growth or the like as a passivation film. Various problems by this can be prevented. On the other hand, electrically undoped GaAs layer 10C acts as an insulator.
그러나, GaAs 기판(10) 상에 버퍼층인 언도프 GaAs층(10A)을 에피택셜 성장하고, n형 GaAs층(10B)을 에피택셜 성장하며, 또 그 위에 패시베이션막이 되는 언도프 GaAs층(10C)을 에피택셜 성장한 웨이퍼는 에피택셜 성장에 시간이 걸리기 때문에 웨이퍼 자체의 코스트가 비싸게 된다. 그리고, GaAs 디바이스의 제조 코스트에서는 웨이퍼 코스트가 전체로서 큰 비율을 차지하기 때문에, 웨이퍼의 코스트가 비싸게 되면 GaAs 디바이스의 코스트도 상승하는 문제가 있다. GaAs 디바이스는 상술한 바와 같이 휴대 전화 등의 용도에 널리 사용되고 있기 때문에, 그 특성의 개선과 함께 코스트의 저감이 요구되고 있다.However, an undoped GaAs layer 10C epitaxially grows a buffer layer on the GaAs substrate 10, epitaxially grows an n-type GaAs layer 10B, and becomes a passivation film thereon. Since the epitaxially grown wafer takes time to epitaxially grow, the cost of the wafer itself becomes high. In addition, since the wafer cost occupies a large proportion in the manufacturing cost of the GaAs device, when the cost of the wafer becomes high, the cost of the GaAs device also increases. Since GaAs devices are widely used in applications such as mobile phones as described above, cost reduction is required along with improvement of the characteristics thereof.
본 발명은 상술한 사정을 감안하여 이루어진 것으로, GaAs 디바이스의 특성, 품질을 유지하면서 낮은 제조 코스트로 제조할 수 있는 화합물 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.This invention is made in view of the above-mentioned situation, and an object of this invention is to provide the manufacturing method of the compound semiconductor device which can be manufactured at low manufacturing cost, maintaining the characteristic and quality of a GaAs device.
본 발명의 화합물 반도체 장치의 제조 방법은 반절연성 GaAs 기판을 준비하는 공정, 상기 기판에 이온 주입에 의해 불순물을 도입하여 채널 영역을 형성하는 공정, 상기 기판의 채널 영역상에 패시베이션막으로서의 언도프 GaAs층 또는 GaInP층을 에피택셜 성장하는 공정, 및 상기 기판상에 소스·드레인 전극 및 게이트 전극을 형성하는 공정으로 이루어지는 것을 특징으로 한다.A method for producing a compound semiconductor device of the present invention comprises the steps of preparing a semi-insulating GaAs substrate, introducing impurities into the substrate to form a channel region, and undoped GaAs as a passivation film on the channel region of the substrate. And epitaxially growing the layer or the GaInP layer, and forming a source / drain electrode and a gate electrode on the substrate.
본 발명은 패시베이션막 이외의 모든 층을 반절연성 GaAs 기판에 이온 주입함으로써 형성하고, 그 위에 채널 영역 표면 보호용의 패시베이션막만을 에피택셜 성장으로 형성한 것이다. 이 때문에, 두께 및 불순물 농도의 제어가 필요한 채널 영역이 되는 n형 GaAs층의 에피택셜 성장과, 버퍼층이 되는 언도프 GaAs층의 에피택셜 성장이 불필요해진다.In the present invention, all layers other than the passivation film are formed by ion implantation into the semi-insulating GaAs substrate, and only the passivation film for protecting the channel region surface is formed by epitaxial growth thereon. For this reason, epitaxial growth of an n-type GaAs layer serving as a channel region requiring control of thickness and impurity concentration, and epitaxial growth of an undoped GaAs layer serving as a buffer layer become unnecessary.
그리고, 패시베이션막으로서의 언도프 GaAs층 또는 GaInP층은 언도프이기 때문에 농도의 제어가 불필요하므로 웨이퍼의 제조 코스트를 대폭 저감할 수 있다. 이 때문에, 종래의 모든 층을 에피택셜 성장하여 제작한 GaAs 기판과 비교하여 코스트가 수분의 일 이하인 반절연성 GaAs 기판을 사용함으로써 개개의 GaAs 디바이스 칩의 제조 코스트를 대폭 저감할 수 있다.Since the undoped GaAs layer or the GaInP layer as the passivation film is undoped, the control of the concentration is unnecessary, so that the manufacturing cost of the wafer can be greatly reduced. For this reason, the manufacturing cost of an individual GaAs device chip can be greatly reduced by using the semi-insulating GaAs substrate whose cost is one or less minutes compared with the GaAs substrate produced by epitaxially growing all the conventional layers.
제1도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 단면도.1 is a cross-sectional view of a compound semiconductor device of one embodiment of the present invention.
제2도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 사용하는 GaAs 기판의 구성을 도시하는 도면.FIG. 2 is a cross-sectional view of the manufacturing process of the compound semiconductor device of one embodiment of the present invention, showing the configuration of a GaAs substrate to be used. FIG.
제3도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 이온 주입에 의해 n형 GaAs층을 형성하는 단계를 도시하는 도면.3 is a cross-sectional view of a process for manufacturing a compound semiconductor device of one embodiment of the present invention, showing a step of forming an n-type GaAs layer by ion implantation.
제4도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 패시베이션막이 되는 GaInP 층을 에피택셜 성장하는 단계를 도시하는 도면.4 is a cross-sectional view of a process for manufacturing a compound semiconductor device of one embodiment of the present invention, showing the step of epitaxially growing a GaInP layer serving as a passivation film.
제5도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 포토레지스트막의 개구를 형성하는 단계를 도시하는 도면.FIG. 5 is a cross-sectional view of the process of manufacturing the compound semiconductor device of one embodiment of the present invention, showing the step of forming an opening in the photoresist film. FIG.
제6도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 리프트오프에 의해 소스·드레인 전극을 형성하는 단계를 도시하는 도면.FIG. 6 is a cross-sectional view of a step of manufacturing a compound semiconductor device of one embodiment of the present invention, illustrating a step of forming a source / drain electrode by lift-off. FIG.
제7도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 소스·드레인 전극의 형성 후의 단계를 도시하는 도면.FIG. 7 is a cross-sectional view of a step of manufacturing a compound semiconductor device of one embodiment of the present invention, illustrating a step after formation of the source and drain electrodes. FIG.
제8도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 리프트오프에 의해 게이트 전극을 형성하는 단계를 도시하는 도면.8 is a cross-sectional view of the process of manufacturing the compound semiconductor device of one embodiment of the present invention, showing the step of forming a gate electrode by lift-off.
제9a도는 종래의 화합물 반도체 장치의 제조 이용되는 GaAs 기판의 단면도이고,9A is a cross-sectional view of a GaAs substrate used in the manufacture of a conventional compound semiconductor device,
제9b도는 제9a도의 기판을 이용하여 제조된 화합물 반도체 장치의 일례의 단면도.FIG. 9B is a cross-sectional view of an example of a compound semiconductor device manufactured using the substrate of FIG. 9A.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 반절연성 GaAs 기판 11 : n형 GaAs층(이온 주입층)10: semi-insulating GaAs substrate 11: n-type GaAs layer (ion implantation layer)
13 : 게이트 전극 14 : 소스 전극13 gate electrode 14 source electrode
15 : 드레인 전극 20 : GaInP층(패시베이션막)15 drain electrode 20 GaInP layer (passivation film)
이하 제1도 내지 제8도를 참조하면서 본 발명의 화합물 반도체 장치의 구조 및 그 제조 방법에 관해서 설명한다. 한편, 각 도면의 동일 부호는 동일 또는 그에 상당하는 부분을 도시한다.Hereinafter, the structure of the compound semiconductor device of the present invention and a manufacturing method thereof will be described with reference to FIGS. 1 to 8. In addition, the same code | symbol of each figure shows the part same or equivalent.
제1도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 단면도이다. 이 GaAs 디바이스의 구조는 제9b도에 도시한 종래 기술의 디바이스와 달리, 반절연성 GaAs 기판(10) 상에 이온 주입에 의해 채널 영역이 되는 n형 GaAs층(11)이 형성되어 있다. 그리고, n형 GaAs층(11) 상에는 Ti/Al 등의 게이트 전극(13)이 직접 접촉함으로써 쇼트키 접합이 형성되어 있다.1 is a cross-sectional view of a compound semiconductor device of one embodiment of the present invention. Unlike the device of the prior art shown in FIG. 9B, the structure of this GaAs device is formed on the semi-insulating GaAs substrate 10 with an n-type GaAs layer 11 serving as a channel region by ion implantation. On the n-type GaAs layer 11, a Schottky junction is formed by direct contact between the gate electrode 13 such as Ti / Al.
또한, n형 GaAs층(11) 상에는 AuGe/Ni/Au 등으로 이루어지는 소스 전극(14) 및 드레인 전극(15)이 직접 접촉함으로써 오옴 접촉이 형성되어 있다. 한편, 본 실시 형태에서는 소스·드레인 전극(14,15)의 바로 아래에는 고농도 불순물이 이온 주입으로 도프되어 n+형 GaAs층(11A)으로 되어 있다. 이 고농도 불순물층(11A)은 소스·드레인 전극(14,15)의 오옴 접촉을 양호하게 함과 동시에 소스·드레인 영역 간의 직렬 저항을 저감하여 출력 특성을 향상시킬 수 있다.On the n-type GaAs layer 11, ohmic contact is formed by direct contact between the source electrode 14 and the drain electrode 15 made of AuGe / Ni / Au or the like. On the other hand, in this embodiment, a high concentration impurity is doped by ion implantation just below the source and drain electrodes 14 and 15 to form the n + type GaAs layer 11A. The high concentration impurity layer 11A can improve the ohmic contact between the source and drain electrodes 14 and 15, reduce the series resistance between the source and drain regions, and improve the output characteristics.
이 GaAs 디바이스는 n형 GaAs층(11)을 보호하는 패시베이션막으로서 GaAs층(11)에 격자 정합한 언도프 GaInP층(20)을 구비하고 있다. GaxInyP의 X와 Y의 성분비를 개략 0.5와 0.5 정도로 함으로서 GaInP층(20)은 GaAs층(11)에 격자 정합할 수 있다. 즉, n형 GaAs층(11) 상에 상술한 성분비의 GaInP를 유기 금속 CVD(MOCVD) 또는 분자선 에피택셜(MBE)에 의해 성장시킴으로써 격자 정합한 결정층을 연속적으로 형성할 수 있다.This GaAs device is provided with an undoped GaInP layer 20 which is lattice matched to the GaAs layer 11 as a passivation film for protecting the n-type GaAs layer 11. The GaInP layer 20 can be lattice matched to the GaAs layer 11 by setting the component ratio of X and Y of GaxInyP to approximately 0.5 and 0.5. That is, the lattice matched crystal layer can be continuously formed by growing GaInP of the above-mentioned component ratio on the n-type GaAs layer 11 by organometallic CVD (MOCVD) or molecular beam epitaxial (MBE).
언도프 GaInP층(20)은 결정으로서 GaAs층(11)과 격자 정합하고 있으며, n형 GaAs층(11)에 대하여 패시베이션(보호)층으로서 기능하기 때문에, GaAs층(11) 내에서의 표면 준위의 생성을 소멸할 수 있다. 이 때문에, 자연 공핍층을 얇게 할 수 있기 때문에 채널의 협착 현상을 감소할 수 있어서 파워 디바이스의 출력 특성, 입출력의 직선성 등을 개선할 수 있다. 또한, 발진 소자에서는 위상 잡음을 저감할 수 있다.The undoped GaInP layer 20 is lattice matched with the GaAs layer 11 as a crystal, and functions as a passivation (protection) layer with respect to the n-type GaAs layer 11, so that the surface level in the GaAs layer 11 is It can destroy the creation of. For this reason, since the natural depletion layer can be made thin, the narrowing phenomenon of a channel can be reduced, and the output characteristic of a power device, linearity of input / output, etc. can be improved. In addition, in the oscillation element, phase noise can be reduced.
제2도 내지 제8도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도이다. 제2도는 GaAs MESFET의 제조에 사용하는 기판을 도시한다. 이 기판은 반절연성의 GaAs 기판(10)으로, 종래의 제9a도에 도시한 에피택셜 성장 종료의 웨이퍼와 비교하여 수분의 1의 코스트로 입수 가능하다. GaAs 디바이스는 실리콘 디바이스와 비교하여 전 웨이퍼 프로세스의 코스트에서 웨이퍼의 재료비가 차지하는 비중이 높기 때문에, 낮은 코스트로 입수할 수 있는 웨이퍼를 이용하는 것은 GaAs 디바이스 칩의 제조 코스트 저감에 크게 기여한다.2-8 is sectional drawing of the manufacturing process of the compound semiconductor device of one Embodiment of this invention. 2 shows a substrate for use in the manufacture of GaAs MESFETs. This substrate is a semi-insulating GaAs substrate 10, which can be obtained at a cost of one minute as compared with the conventional epitaxially grown wafer shown in FIG. 9A. Since GaAs devices have a higher proportion of wafer material costs in the cost of the entire wafer process compared to silicon devices, using a wafer that is available at low cost greatly contributes to the reduction in the manufacturing cost of GaAs device chips.
제3도는 이온 주입에 의해 n형 GaAs층(11)을 형성한 단계를 도시한다. 반절연성 GaAs 기판(10)에, 예를 들면 Si+ 이온을 도우즈량 3×1012cm-2정도, 가속 전압 100keV 정도로 이온 주입한다. 어닐링에 의해, 표면 농도가 3×1017cm-3정도의 채널 영역이 되는 n형 불순물층(11)이 형성된다.3 shows the step of forming the n-type GaAs layer 11 by ion implantation. For example, Si + ions are implanted into the semi-insulating GaAs substrate 10 at a dose of about 3 × 10 12 cm −2 and an acceleration voltage of about 100 keV. By annealing, the n-type impurity layer 11 which becomes a channel region with a surface density of about 3x10 17 cm <-3> is formed.
제4도는 n형 GaAs층(11) 상에 패시베이션막이 되는 GaInP층(20)을 에피택셜 성장한 단계를 도시한다. 이 GaInP층은 유기 금속(MO) CVD 또는 분자선 에피택셜에 의해 형성한다. GaInP층은 기초가 되는 GaAs층에 대하여 선택 에칭이 가능하다. 즉, 염산계의 에칭제를 이용하여 GaInP층과 GaAs층의 2층막을 에칭할 때, GaInP층만의 선택 에칭이 가능해서 GaAs층의 표면이 노출된 단계에서 에칭을 용이하게 종료할 수 있다.4 shows the step of epitaxially growing a GaInP layer 20 serving as a passivation film on the n-type GaAs layer 11. This GaInP layer is formed by organic metal (MO) CVD or molecular beam epitaxial. The GaInP layer can be selectively etched with respect to the underlying GaAs layer. That is, when etching a two-layer film of a GaInP layer and a GaAs layer using a hydrochloric acid-based etchant, selective etching of only the GaInP layer is possible, so that the etching can be easily terminated at the stage where the surface of the GaAs layer is exposed.
제5도 및 제6도는 리프트오프에 의해 소스 및 드레인 전극을 형성하는 단계를 도시한다. 우선 포토레지스트를 제4도에 도시한 GaInP층(20) 상에 전면에 도포한다. 그리고, 소스·드레인 전극 패턴의 마스크 맞춤을 행하고, 노광 현상하여 소스·드레인 전극이 형성되는 부분에 레지스트막(21)의 개구(21H)를 설치한다. 이 단계를 제5도에 도시한다. 그리고, 개구로부터 레지스트막(21)을 마스크로서 염산계의 에칭제를 이용하여 GaInP층(20)을 선택적으로 에칭한다.5 and 6 illustrate forming source and drain electrodes by liftoff. First, a photoresist is applied over the entire GaInP layer 20 shown in FIG. Then, masking of the source / drain electrode pattern is performed, exposure development is performed, and the opening 21H of the resist film 21 is provided in the portion where the source / drain electrode is formed. This step is shown in FIG. Then, the GaInP layer 20 is selectively etched from the opening by using a hydrochloric acid-based etching agent as a mask for the resist film 21.
GaInP층(20)의 에칭이 종료하면, 그 기초가 되는 n형 GaAs층(11)이 노출하지만, 이 GaAs층(11)은 염산계의 에칭제로서는 에칭되지 않는다. 따라서, GaInP층(20)의 에칭 종료 후, 에칭을 더 행하더라도 그 기초가 되는 n형 GaAs층(11)의 표면이 에칭되지는 않으므로 확실히 GaAs층(11)의 표면이 노출된 단계에서 에칭을 멈출 수 있다.When the etching of the GaInP layer 20 is completed, the n-type GaAs layer 11 serving as the base is exposed, but the GaAs layer 11 is not etched with a hydrochloric acid-based etching agent. Therefore, even after further etching, the surface of the n-type GaAs layer 11, which is the basis thereof, is not etched, but etching is performed at the stage where the surface of the GaAs layer 11 is exposed. I can stop it.
다음에, 오옴 전극 금속인 AuGe/Ni/Au막을 증착에 의해 피착한다. 이 단계가 제6도에 도시된 상태이다. 그리고, 리프트오프에 의해 레지스트막(21) 상의 AuGe/Ni/Au막(24)을 레지스트막(21)과 함께 제거함으로써 소스 전극(14) 및 드레인 전극(15)이 형성된다. AuGe/Ni/Au막으로 이루어지는 소스 및 드레인 전극(14,15)은 n형 GaAs층(11)에 의 표면이 완전히 노출된 상태로 형성되기 때문에 얼로이(합금화)함으로써 확실한 오옴 접촉을 n형 GaAs층 (11)에 대하여 얻을 수 있다. 이 단계를 도 7에 도시한다.Next, an AuGe / Ni / Au film, which is an ohmic electrode metal, is deposited by vapor deposition. This step is in the state shown in FIG. The source electrode 14 and the drain electrode 15 are formed by removing the AuGe / Ni / Au film 24 on the resist film 21 together with the resist film 21 by lift-off. Since the source and drain electrodes 14 and 15 made of AuGe / Ni / Au films are formed in a state where the surface of the n-type GaAs layer 11 is completely exposed, alloying (alloying) ensures reliable ohmic contact. It can be obtained for the layer (11). This step is shown in FIG.
다음에, 게이트 전극의 형성에 관해서 도 8을 참조하여 설명한다. 우선 기판 전면에 포토레지스트막(22)을 도포한다. 그리고, 포토리소그래피로 게이트 전극이 형성되는 부분에 포토레지스트막(22)의 개구(22H)를 형성한다. 다음에, 이 개구(22H)를 통해 GaInP층(20)을 염산계의 에칭제로 에칭한다. GaInP층(20)의 에칭이 완료하면 n형 GaAs층(11)의 표면이 노출된다. n형 GaAs층은 상술한 바와 같이 염산계의 에칭제에 의해 에칭되지 않으므로, 충분한 에칭 시간을 취하게 함으로써 GaInP층(20)을 완전히 에칭하여 GaAs층(11)의 표면을 완전히 노출시킬 수 있다.Next, the formation of the gate electrode will be described with reference to FIG. 8. First, a photoresist film 22 is applied to the entire substrate. An opening 22H of the photoresist film 22 is formed in the portion where the gate electrode is formed by photolithography. Next, the GaInP layer 20 is etched with a hydrochloric acid-based etchant through this opening 22H. When the etching of the GaInP layer 20 is completed, the surface of the n-type GaAs layer 11 is exposed. Since the n-type GaAs layer is not etched by the hydrochloric acid-based etchant as described above, by taking a sufficient etching time, the GaInP layer 20 can be completely etched to completely expose the surface of the GaAs layer 11.
그리고, GaAs층(11)에 대하여 쇼트키 접합을 형성하는 금속인, 예를 들면 Ti/Al막(23)을 증착에 의해 피착한다. 이 단계를 도시한 것이 제8도이다. 다음에, 리프트오프에 의해 레지스트막(22)을 제거함과 동시에 레지스트막(22) 상의 여분의 Ti/Al막(23)을 제거하여, 게이트 전극(13)을 형성함으로써 제1도에 도시한 패시베이션막으로서 GaInP층(20)을 구비한 GaAs 디바이스가 완성된다.Then, for example, a Ti / Al film 23, which is a metal forming a Schottky junction, is deposited on the GaAs layer 11 by vapor deposition. This step is shown in FIG. Next, the resist film 22 is removed by lift-off, and the extra Ti / Al film 23 on the resist film 22 is removed to form the gate electrode 13, thereby forming the passivation shown in FIG. A GaAs device having a GaInP layer 20 as a film is completed.
이와 같이 GaAs층과 격자 정합한 패시베이션막인 GaInP층은 GaAs층보다도 밴드갭이 크기 때문에, 보다 효과적으로 패시베이션막으로서의 기능을 다할 수 있어서 내압의 향상, 리크 전류의 감소에 유효하다. 이 때문에, 패시베이션막 자체를 얇게 형성할 수 있는 동시에 가공성이 좋다. 또한, 단위 게이트 폭당 출력 전력이 커지기 때문에 토탈 게이트 폭을 작게 할 수 있어서 칩 사이즈를 작게 할 수 있다.As described above, the GaInP layer, which is a passivation film lattice matched with the GaAs layer, has a larger band gap than the GaAs layer, and thus can effectively serve as a passivation film, which is effective for improving breakdown voltage and reducing leakage current. For this reason, the passivation film itself can be formed thin and workability is good. In addition, since the output power per unit gate width is increased, the total gate width can be made small and the chip size can be made small.
한편, 상술한 실시 형태의 설명에서는 패시베이션막으로서 언도프 GaInP층을 이용한 예에 관해서 설명하였지만, 언도프 GaAs층을 이용하더라도 되는 것은 물론이다. 패시베이션막으로서 언도프 GaAs층을 이용하는 것은 널리 행해지고 있는데, 표면 준위의 형성을 방지하고 자연 공핍층의 형성 방지 또는 발진 소자로서의 위상 잡음의 저감에 GaInP층과 마찬가지로 유효하다.On the other hand, in the above description of the embodiment, an example in which the undoped GaInP layer is used as the passivation film has been described, but it goes without saying that the undoped GaAs layer may be used. It is widely used to use an undoped GaAs layer as a passivation film, and it is effective similarly to a GaInP layer in preventing formation of a surface level, prevention of formation of a natural depletion layer, or reduction of phase noise as an oscillation element.
이상 상세히 설명한 바와 같이 본 발명은 GaAs MESFET 등의 화합물 반도체 장치를 제조할 때, 반절연성 기판에 이온 주입으로 불순물을 도입하여 채널 영역이 되는 n형 GaAs층을 형성한 것이다. 따라서, 고가의 3층 에피택셜 성장의 GaAs 기판을 이용하지 않으면서도 특성, 품질을 유지한 GaAs 디바이스를 제조할 수 있기 때문에, 화합물 반도체 장치의 제조 코스트를 대폭 저감할 수 있다.As described in detail above, the present invention forms an n-type GaAs layer serving as a channel region by introducing impurities into a semi-insulating substrate by ion implantation when manufacturing a compound semiconductor device such as a GaAs MESFET. Therefore, since the GaAs device which maintained the characteristic and the quality can be manufactured, without using the expensive three-layer epitaxial growth GaAs board | substrate, the manufacturing cost of a compound semiconductor device can be reduced significantly.
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| JPS628575A (en) * | 1985-07-04 | 1987-01-16 | Nec Corp | Semiconductor device |
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