KR100220870B1 - Manufacturing method of the compound semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 150000001875 compounds Chemical class 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 150000004767 nitrides Chemical class 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims description 24
- 238000002161 passivation Methods 0.000 abstract description 30
- 238000007740 vapor deposition Methods 0.000 abstract description 4
- 230000001681 protective effect Effects 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 50
- 230000010355 oscillation Effects 0.000 description 5
- 239000012071 phase Substances 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000005275 alloying Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
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Abstract
패시베이션층을 게이트 전극 근방에 간극없이 배치하고, 그 충분한 보호 효과를 얻을 수 있는 화합물 반도체 장치를 제공한다. 이를 위해 본 발명의 화합물 반도체 장치는 화합물 반도체 기판상에 산화막 또는 질화막(17)을 배치하고, 상기 산화막 또는 질화막에 개구(17H)를 설치하고, 상기 개구로부터 화합물 반도체 기판(11)을 리세스 에칭하고, 상기 리세스 에칭한 부분(18)에 언도프 화합물 반도체층(21)을 선택적으로 에피택셜 성장하고, 상기 개구로부터 상기 언도프 반도체층을 에칭하여 상기 화합물 반도체 기판 표면을 노출시키고, 상기 개구로부터 상기 화합물 반도체와 쇼트키 접합을 형성하는 게이트 전극(13)을 증착에 의해 형성하였다.Provided is a compound semiconductor device in which a passivation layer is disposed in the vicinity of a gate electrode without a gap and a sufficient protective effect can be obtained. To this end, in the compound semiconductor device of the present invention, an oxide film or a nitride film 17 is disposed on the compound semiconductor substrate, an opening 17H is provided in the oxide film or the nitride film, and the compound semiconductor substrate 11 is recess-etched from the opening. Selectively epitaxially grow the undoped compound semiconductor layer 21 in the recess-etched portion 18, etch the undoped semiconductor layer from the opening to expose the surface of the compound semiconductor substrate, A gate electrode 13 for forming a Schottky junction with the compound semiconductor was formed by vapor deposition.
Description
본 발명은 화합물 반도체 장치, 특히 GaAs MESFET(Metal Semiconductor Field Effect Transistor), HEMT(High Electron Mobility Transistor) 등의 디바이스의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a method for manufacturing a compound semiconductor device, particularly a device such as GaAs MESFET (Metal Semiconductor Field Effect Transistor), HEMT (High Electron Mobility Transistor), or the like.
GaAs MESFET, HEMT 등의 디바이스는 전자의 이동도가 높아 초고속·초고주파 용도의 디바이스로서 적합하여 최근 휴대 전화 등의 용도에 널리 이용되고 있다. 그러나, 이 GaAs 디바이스는 패시베이션(표면 보호)이 실리콘 디바이스와 비교하여 어려워 발진용의 소자로서 이용할 경우에는 위상 잡음의 개선, 고출력용의 소자로서 이용할 경우에는 고출력화, 고이득화, 고효율화, 직선성의 개선 등이 요구되고 있다.Devices such as GaAs MESFETs and HEMTs have high electron mobility and are suitable as devices for high-speed and ultra-high frequency applications, and are widely used in mobile phones and the like. However, this GaAs device is more difficult to passivate (surface protection) than silicon devices, so it can improve phase noise when used as a device for oscillation, and high output, high gain, high efficiency, and linearity when used as a device for high output. Improvements are required.
제9도는 종래의 GaAs 파워 MESFET의 구조의 일례를 도시한다. 반절연성 GaAs 기판(10) 상에 버퍼층을 통해 채널 영역이 되는 n형 GaAs층(11)을 구비하며, 소스 전극(14)과 드레인 전극(15) 간에 흐르는 전류가 게이트 전극(13)에 의해 채널 영역(11) 내에 형성되는 공핍층의 넓이로 제어되도록 되어 있다. 게이트 전극(13)은 n형 GaAs층의 리세스 에칭부(18)에 형성되어 직접 n형 GaAs층(11)과 접촉함으로써 쇼트키 접합을 형성하고 있다.9 shows an example of the structure of a conventional GaAs power MESFET. On the semi-insulating GaAs substrate 10 is provided an n-type GaAs layer 11 which becomes a channel region through a buffer layer, and a current flowing between the source electrode 14 and the drain electrode 15 is channeled by the gate electrode 13. The area of the depletion layer formed in the region 11 is controlled. The gate electrode 13 is formed in the recess etching portion 18 of the n-type GaAs layer to form a Schottky junction by directly contacting the n-type GaAs layer 11.
채널 영역이 되는 n형 GaAs층(11)의 표면상의 소스·드레인 전극(14, 15)과 게이트 전극(13) 간에는 언도프 GaAs층(20)이 패시베이션(보호)층으로서 설치된다.An undoped GaAs layer 20 is provided as a passivation (protection) layer between the source / drain electrodes 14 and 15 and the gate electrode 13 on the surface of the n-type GaAs layer 11 serving as the channel region.
n형 GaAs층(11)의 표면에는 패시베이션층이 없으면 표면 준위가 많이 존재하고, 이 때문에 두꺼운 자연 공핍층이 형성되어 그 부분은 캐리어가 존재할 수 없으므로 전류가 흐르기 어렵게 된다는 소위 채널의 협착 현상이 자주 일어나는 것으로 알려져 있다. 이러한 채널의 협착 현상은 GaAs 디바이스의 고출력화, 고효율화 등에 방해가 되며, 또 입출력의 직선성을 열화시킨다. 또한, 표면 준위는 상술한 발진 소자로서 기능하는 GaAs 디바이스에서는 위상 잡음의 원인으로도 된다.If there is no passivation layer on the surface of the n-type GaAs layer 11, there are many surface levels, and because of this, a thick natural depletion layer is formed, so that a part of the so-called channel narrowing phenomenon that current is difficult to flow because carriers do not exist is often present. It is known to happen. Such narrowing of the channel interferes with high output and high efficiency of the GaAs device and deteriorates the linearity of the input / output. In addition, the surface level may be a cause of phase noise in the GaAs device functioning as the above-mentioned oscillation element.
이 때문에, 종래 언도프(Undoped) GaAs층(20)을 패시베이션층으로서 에피택셜 성장 등에 의해 n형 GaAs층(채널영역)(11) 상에 연속하여 형성하는 것이 널리 행해지고 있는데, 이는 상술한 표면 준위에 따른 여러가지 문제를 방지할 수 있다.For this reason, conventionally, the undoped GaAs layer 20 is continuously formed on the n-type GaAs layer (channel region) 11 by epitaxial growth or the like as a passivation layer, which is described above. Various problems can be prevented.
또한, 전기적으로는 언도프 GaAs층(11)은 절연체로서 작용한다.In addition, the undoped GaAs layer 11 acts as an insulator electrically.
그러나, 제9도에 도시한 바와 같이 소스·드레인 간의 저항치를 조정하고 게이트·드레인간 내압을 올리기 위해서 n형 GaAs층(11)을 약간 리세스 에칭하면, 게이트 전극 근방의 리세스 에칭부(18)에 패시베이션층(20)으로 덮여 있지 않은 n형 GaAs층(11)의 표면이 노출된 부분인 간극(5)이 형성된다. 이 간극(5)은 GaAs MESFET의 게이트 전극(13)의 근방에 형성되기 때문에, 패시베이션층의 결핍에 의해 충분한 표면 보호 효과를 얻을 수 없다는 문제가 있다. 또한, 이러한 문제가 있기 때문에, 리세스 에칭 깊이가 제한되어 소스·드레인간의 저항치 조정을 충분히 행할 수 없으며, 또 게이트·드레인간의 내압을 충분히 올릴 수 없다는 문제가 발생한다.However, as shown in FIG. 9, when the n-type GaAs layer 11 is slightly recessed in order to adjust the resistance between the source and the drain and increase the breakdown voltage between the gate and the drain, the recess etching portion 18 near the gate electrode is shown. ), A gap 5 is formed in which the surface of the n-type GaAs layer 11 not covered with the passivation layer 20 is exposed. Since this gap 5 is formed in the vicinity of the gate electrode 13 of the GaAs MESFET, there is a problem that a sufficient surface protection effect cannot be obtained due to the lack of a passivation layer. In addition, because of such a problem, the recess etching depth is limited, so that the resistance value between the source and the drain cannot be sufficiently adjusted, and there is a problem that the withstand voltage between the gate and the drain cannot be sufficiently increased.
본 발명은 상술한 사정을 감안한 것으로, 패시베이션막을 게이트 전극 근방에 간극없이 형성할 수 있음과 동시에 리세스 에칭부에 게이트 전극을 자기 정합한 화합물 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described circumstances, and an object thereof is to provide a method for producing a compound semiconductor device in which a passivation film can be formed in the vicinity of the gate electrode without gaps and self-aligned with the gate electrode in the recess etching portion.
본 발명의 화합물 반도체 장치는 화합물 반도체 기판 상에 산화막 또는 질화막을 배치하고, 상기 산화막 또는 질화막에 개구를 설치하고, 상기 개구로부터 화합물 반도체 기판을 리세스 에칭하고, 상기 리세스 에칭한 부분에 언도프 화합물 반도체층을 선택적으로 에피택셜 성장하고, 상기 개구로부터 상기 언도프 반도체층을 에칭하여 상기 반도체 기판 표면을 노출시키고, 상기 개구로부터 상기 화합물 반도체와 쇼트키 접합을 형성하는 게이트 전극을 설치한 것을 특징으로 한다.In the compound semiconductor device of the present invention, an oxide film or a nitride film is disposed on a compound semiconductor substrate, an opening is provided in the oxide film or the nitride film, recessed etching of the compound semiconductor substrate from the opening, and undoped in the recess-etched portion. Selectively epitaxially grow a compound semiconductor layer, etching the undoped semiconductor layer from the opening to expose the surface of the semiconductor substrate, and providing a gate electrode forming a Schottky junction with the compound semiconductor from the opening. It is done.
본 발명은 화합물 반도체 기판상에 피착한 산화막 또는 질화막에 개구를 설치하고, 그 개구로부터 화합물 반도체 기판을 리세스 에칭하고, 리세스 에칭한 부분에 매립 패시베이션층이 되는 화합물 반도체막을 선택적으로 에피택셜 성장한다.According to the present invention, an opening is formed in an oxide film or a nitride film deposited on a compound semiconductor substrate, the compound semiconductor substrate is recess-etched from the opening, and the compound semiconductor film, which is a buried passivation layer, is selectively epitaxially grown in the recess-etched portion. do.
그리고, 동일한 산화막 또는 질화막의 개구로부터 매립 패시베이션층을 에칭하여 게이트 전극을 형성하는 것이다. 따라서, 리세스 에칭한 부분에는 매립 패시베이션층이 충전되어 동일한 산화막 또는 질화막의 개구로부터 리세스 에칭부에 자기 정합한 게이트 전극이 형성된다. 그 때문에, 이러한 화합물 반도체 장치의 제조 방법에 따르면, 게이트 전극의 근방의 화합물 반도체 기판의 표면이 간극없이 패시베이션층으로 덮어지며 또 게이트 전극이 리세스 에칭부에 자기 정합한 디바이스를 제조할 수 있다.Then, the buried passivation layer is etched from the openings of the same oxide film or nitride film to form a gate electrode. Therefore, the recess-etched portion is filled with a buried passivation layer to form a gate electrode self-aligned with the recess etching portion from the opening of the same oxide film or nitride film. Therefore, according to the manufacturing method of such a compound semiconductor device, the surface of the compound semiconductor substrate in the vicinity of the gate electrode is covered with the passivation layer without a gap, and the device in which the gate electrode self-aligns with the recess etching part can be manufactured.
제1도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 단면도.1 is a cross-sectional view of a compound semiconductor device of one embodiment of the present invention.
제2도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 사용하는 GaAs 기판의 구성을 도시하는 도면.FIG. 2 is a cross-sectional view of the manufacturing process of the compound semiconductor device of one embodiment of the present invention, showing the configuration of a GaAs substrate to be used. FIG.
제3도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 산화막 또는 질화막을 형성한 단계를 도시하는 도면.3 is a cross-sectional view of a process for manufacturing a compound semiconductor device of one embodiment of the present invention, showing a step of forming an oxide film or a nitride film.
제4도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 리세스 에칭부를 형성한 단계를 도시하는 도면.4 is a cross-sectional view of the process of manufacturing the compound semiconductor device of one embodiment of the present invention, showing the step of forming a recess etching portion.
제5도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 매립 패시베이션막을 에피택셜 성장시킨 단계를 도시하는 도면.FIG. 5 is a cross-sectional view of the manufacturing process of the compound semiconductor device of one embodiment of the present invention, showing the step of epitaxially growing a buried passivation film. FIG.
제6도는 본 발명의 제1실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 리프트오프에 의해 소스·드레인 전극을 형성한 단계를 도시하는 도면.FIG. 6 is a cross-sectional view of the manufacturing process of the compound semiconductor device according to the first embodiment of the present invention, showing a step of forming a source / drain electrode by lift-off. FIG.
제7도는 본 발명의 제1실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 매립 패시베이션막에 개구를 형성한 단계를 도시하는 도면.FIG. 7 is a cross-sectional view of the manufacturing process of the compound semiconductor device according to the first embodiment of the present invention, showing the step of forming an opening in the buried passivation film. FIG.
제8도는 본 발명의 제1실시 형태의 화합물 반도체 장치의 제조 공정의 단면도로서, 리프트오프에 의해 게이트 전극을 형성한 단계를 도시하는 도면.FIG. 8 is a cross-sectional view of the manufacturing process of the compound semiconductor device of the first embodiment of the present invention, showing the step of forming a gate electrode by lift-off.
제9도는 종래의 화합물 반도체 장치의 단면도.9 is a cross-sectional view of a conventional compound semiconductor device.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 반절연성 GaAs 기판 11 : n형 GaAs층(채널 영역)10: semi-insulating GaAs substrate 11: n-type GaAs layer (channel region)
13 : 게이트 전극 14 : 소스 전극13 gate electrode 14 source electrode
15 : 드레인 전극 17 : 산화막 또는 질화막15 drain electrode 17 oxide film or nitride film
18 : 리세스 에칭부 20 : GaInP층(패시베이션막)18: recess etched portion 20: GaInP layer (passivation film)
21 : GaInP층(매립 패시베이션막)21: GaInP layer (embedded passivation film)
이하, 제1도 내지 제8도를 참조하면서 본 발명의 화합물 반도체 장치의 구조 및 그 제조 방법에 관해서 설명한다. 또한, 각 도면의 동일 부호는 동일 또는 그에 상당하는 부분을 도시한다.EMBODIMENT OF THE INVENTION Hereinafter, the structure of the compound semiconductor device of this invention and its manufacturing method are demonstrated, referring FIGS. 1-8. In addition, the same code | symbol in each figure shows the part same or equivalent.
제1도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 완성 단계의 단면도이다. 이 GaAs 디바이스의 구조는 제9도에 도시한 종래 기술의 디바이스와 달리, 게이트 전극(13)이 배치되거나 리세스 에칭 부분(18)이 매립 패시베이션층인 GaInP층(21)에 의해 완전히 매립되어 있다. 그리고, 게이트 전극(13)이 매립 패시베이션층(21) 속에 배치되어 있기 때문에, 리세스 에칭 부분(18)의 n형 또는 n+형 GaAs층(11, 11A)의 표면이 간극없이 패시베이션층(18)에 의해 덮여 있다. 이 때문에, 종래의 디바이스가 리세스 에칭부(18)에서 패시베이션층(20)으로 덮여 있지 않은 간극(5)을 갖는 구조와 비교하여 패시베이션층의 효과를 완전히 발휘할 수 있는 구조로 되어 있다.1 is a cross-sectional view of a completion step of the compound semiconductor device of one embodiment of the present invention. Unlike the prior art device shown in FIG. 9, the structure of this GaAs device is that the gate electrode 13 is disposed or the recess etched portion 18 is completely filled by the GaInP layer 21, which is a buried passivation layer. . In addition, since the gate electrode 13 is disposed in the buried passivation layer 21, the surface of the n-type or n + -type GaAs layers 11 and 11A of the recess etched portion 18 is free from the passivation layer 18. Covered by. For this reason, compared with the structure which the conventional device has the clearance gap 5 which is not covered with the passivation layer 20 in the recess etching part 18, it is a structure which can fully exhibit the effect of a passivation layer.
그리고, 게이트 전극(13)은 리세스 에칭부(18)에 대하여 자기 정합하고 있다.The gate electrode 13 is self-aligned with respect to the recess etching part 18.
즉, 리세스 에칭부(18)는 산화막 또는 질화막(17)의 개구(17H)로부터 에칭이 행해진다. 또한, 게이트 전극(13)도 산화막 또는 질화막(17)의 개구(17H)로부터 마찬가지로 증착에 의해 형성된다. 이 때문에, 게이트 전극(13)은 리세스 에칭부(18)의 중앙부분에 자기 정합으로 위치 결정된다.That is, the recess etching part 18 is etched from the opening 17H of the oxide film or the nitride film 17. The gate electrode 13 is also formed by vapor deposition from the opening 17H of the oxide film or nitride film 17 in the same manner. For this reason, the gate electrode 13 is positioned in the center part of the recess etching part 18 by self matching.
게이트 전극의 리세스 에칭부(18)에 대한 위치 맞춤은 게이트 전극폭이 예를들면 12GHz 대에서는 0.3 내지 0.8μm 정도이고, 1 내지 2GHz 대에서는 0.8 내지 1.5㎛ 정도로 미세하기 때문에, 이 위치 맞춤 정밀도가 제조 수율에 미치는 영향은 매우 크다. 따라서, 스테퍼를 사용하지 않은 통상의 광학식의 마스크 맞춤 장치에서는 마스크 어긋남에 의해 제조 수율이 매우 떨어진다는 문제가 있다. 따라서, 게이트 전극을 자기 정합(셀프얼라인)으로 함으로써 용이하게 제조 수율을 향상시킬 수 있다.The alignment accuracy of the gate electrode with respect to the recess etching portion 18 is about 0.3 to 0.8 μm in the 12 GHz band and about 0.8 to 1.5 μm in the 1 to 2 GHz band. Has a great effect on manufacturing yield. Therefore, in the normal optical mask fitting apparatus which does not use a stepper, there exists a problem that manufacture yield falls very much by mask misalignment. Therefore, manufacturing yield can be easily improved by making a gate electrode self-aligning (self-alignment).
그 밖의 구조는 종래의 구조와 기본적으로 동일하다. 리세스 에칭 부분의 n형 GaAs층(11) 상에는 Ti/Al 등의 게이트 전극(13)이 직접 접촉함으로써 쇼트키 접합이 형성되어 있다. 또한, n형 GaAs층(11) 상에는 AuGe/Ni/Au 등으로 이루어지는 소스 전극(14) 및 드레인 전극(15)이 직접 접촉함으로써 오옴 접촉이 형성되어 있다.The other structure is basically the same as the conventional structure. On the n-type GaAs layer 11 of the recess etched portion, a Schottky junction is formed by the direct contact of the gate electrode 13 such as Ti / Al. On the n-type GaAs layer 11, ohmic contact is formed by direct contact between the source electrode 14 and the drain electrode 15 made of AuGe / Ni / Au or the like.
또한, 이 GaAs 디바이스는 n형 GaAs층(11)을 보호하는 패시베이션층으로서 GaAs층(11)에 격자 정합한 언도프 GaInP층(20, 21)을 구비하고 있다. GaXInYP의 X와 Y의 성분비를 개략 0.5와 0.5 정도로 함으로써 GaInP층(20, 21)은 GaAs층(11)에 격자 정합할 수 있다. 언소프 GaInP층(20, 21)은 n형 GaAs층(11)에 대하여 패시베이션(보호)층으로서 기능한다. 그리고, 결정으로서는 GaAs층(11)과 격자 정합하고 있기 때문에, GaAs층(11) 내에서의 표면 준위의 생성을 감소시킬 수 있다. 이 때문에, 자연 공핍층의 두께를 얇게 할 수 있어서 채널의 협착 현상을 경감할 수 있으므로 파워 디바이스의 출력 특성, 입출력의 직선성 등을 개선할 수 있다. 또한, 발진 소자에서는 위상 잡음을 감소시킬 수 있다.In addition, the GaAs device is provided with undoped GaInP layers 20 and 21 lattice matched to the GaAs layer 11 as a passivation layer for protecting the n-type GaAs layer 11. The GaInP layers 20 and 21 can be lattice matched to the GaAs layer 11 by setting the X and Y component ratios of GaXInYP to approximately 0.5 and 0.5. The undoped GaInP layers 20 and 21 function as a passivation (protection) layer with respect to the n-type GaAs layer 11. Since the crystals are lattice matched with the GaAs layer 11, the generation of the surface level in the GaAs layer 11 can be reduced. For this reason, the thickness of the natural depletion layer can be reduced, and the narrowing phenomenon of the channel can be reduced, so that the output characteristics of the power device, linearity of input / output, and the like can be improved. In addition, the oscillation element can reduce phase noise.
제2도 내지 제8도는 본 발명의 한 실시 형태의 화합물 반도체 장치의 제조 공정의 단면도이다. 제2도는 본 실시 형태의 GaAs MESFET의 제조에 사용하는 기판을 도시한다. 이 기판은 반절연성의 GaAs 기판(10) 상에 버퍼층을 통해 채널 영역이 되는 n형 GaAs층(11)을 에피택셜 성장에 의해 형성한 것이다. 그리고, 그 위에는 고불순물 농도(n+형) GaAs층(11A)을 에피택셜 성장에 의해 형성한 것이다. 그리고, 또 그 상층에는 패시베이션막이 되는, GaAs층에 격자 정합한 GaInP층(20)이 에피택셜 성장에 의해 형성되어 있다.2-8 is sectional drawing of the manufacturing process of the compound semiconductor device of one Embodiment of this invention. 2 shows a substrate used for manufacturing the GaAs MESFET of this embodiment. This substrate is formed by epitaxial growth of an n-type GaAs layer 11 serving as a channel region on a semi-insulating GaAs substrate 10 through a buffer layer. The high impurity concentration (n + type) GaAs layer 11A is formed on it by epitaxial growth. In the upper layer, a GaInP layer 20 lattice matched to the GaAs layer serving as a passivation film is formed by epitaxial growth.
제3도는 상술한 기판에 산화막 또는 질화막(17)을 기상 성장에 의해 피착한 것이다. 제3도에 도시한 산화막 또는 질화막(17) 상에 포토레지스트틀 전면에 도포한다. 그리고, 포토레지스트막을 현상, 노광하여 개구를 형성한다. 다음에, 그 레지스트막을 마스크로서 질화막 또는 산화막(17)의 개구(17H)를 형성한다. 그리고, 패시베이션막이 되는 GaInP층(20)을 염산계 에칭제를 이용하여 에칭한다. 그리고, 다음에 산화막 또는 질화막의 개구(17H) 및 GaInP층의 개구로부터 n+형 GaAs층(11A) 및 n형 GaAs층(11)을 리세스 에칭한다.3 shows the oxide film or nitride film 17 deposited on the substrate described above by vapor phase growth. It is applied to the entire surface of the photoresist on the oxide film or nitride film 17 shown in FIG. Then, the photoresist film is developed and exposed to form an opening. Next, the opening 17H of the nitride film or the oxide film 17 is formed using the resist film as a mask. And the GaInP layer 20 used as a passivation film is etched using a hydrochloric acid type etching agent. Then, the n + type GaAs layer 11A and the n type GaAs layer 11 are recess-etched from the opening 17H of the oxide film or the nitride film and the opening of the GaInP layer.
제4도는 리세스 에칭부(18)를 형성한 단계를 도시한다. 상술한 리세스 에칭은 건식 또는 습식으로 소스·드레인간 전류 IDDS 및 컨덕턴스 gm이 적당한 소망치가 되도록 에칭한다.4 shows the step of forming the recess etched portion 18. The above-mentioned recess etching is etched dry or wet so that the source-drain current IDDS and conductance gm become suitable desired values.
제5도는 n형 GaAs층(11)의 리세스 에칭부(18)에 패시베이션막이 되는 GaInP층(21)을 선택 에피택셜 성장하여 매립한 단계를 도시한다. 이 GaInP층(21)은 유기금속(MO) CVD 또는 분자선 에피택셜에 의해 형성한다. 기초가 되는 GaAs층과 격자 정합한 GaInP의 에피택셜 성장층은 산화막 또는 질화막(17) 상에는 퇴적되지 않고 리세스 에칭한 GaAs층의 표면이 노출된 부분에만 성장한다. 이 때문에, 도시한 바와 같이 리세스 에칭부(18)를 매립할 수 있다.5 shows a step of selectively epitaxially growing and embedding a GaInP layer 21 serving as a passivation film in the recess etching portion 18 of the n-type GaAs layer 11. This GaInP layer 21 is formed by organometallic (MO) CVD or molecular beam epitaxial. The epitaxial growth layer of GaInP lattice matched with the underlying GaAs layer grows only on the exposed portions of the recess-etched GaAs layer without being deposited on the oxide film or nitride film 17. For this reason, the recess etching part 18 can be embedded as shown.
제6도는 리프트오프에 의해 소스 및 드레인 전극을 형성한 단계를 도시한다.6 shows the steps of forming the source and drain electrodes by liftoff.
우선, 포토레지스트막(23)을 제5도에 도시한 산화막 또는 질화막(17) 상의 전면에 도포한다. 그리고, 소스·드레인 전극 패턴의 마스크 맞춤을 행하고, 노광 현상하여 소스·드레인 전극이 형성되는 부분에 레지스트막의 개구(23H)를 설치한다. 그리고, 개구(23H)로부터 레지스트막을 마스크로서 염산계의 에칭제를 이용하여 GaInP층(20)을 선택적으로 에칭한다.First, the photoresist film 23 is applied to the entire surface on the oxide film or nitride film 17 shown in FIG. Then, masking of the source / drain electrode pattern is performed, exposure development is performed, and the opening 23H of the resist film is provided in the portion where the source / drain electrode is formed. Then, the GaInP layer 20 is selectively etched from the opening 23H using a hydrochloric acid-based etching agent as a mask.
다음에, 오옴 전극 금속인 AuGe/Ni/Au막(24)을 증착에 의해 기판 전면에 피착한다. 그리고, 리프트오프에 의해 레지스트막(23) 상의 불필요한 AuGe/Ni/Au 막(24)을 레지스트막과 함께 제거함으로써 소스 전극(14) 및 드레인 전극(15)이 형성된다. AuGe/Ni/Au막으로 이루어지는 소스 및 드레인 전극(14, 15)은 nt형 GaAs 층(11A)의 표면이 완전히 노출된 상태로 형성된다. 얼로이(합금화)함으로써 확실한 오옴 접촉을 채널 영역인 GaAs층(11, 11A)에 대하여 얻을 수 있다.Next, an AuGe / Ni / Au film 24, which is an ohmic electrode metal, is deposited on the entire substrate by vapor deposition. The source electrode 14 and the drain electrode 15 are formed by removing the unnecessary AuGe / Ni / Au film 24 on the resist film 23 together with the resist film by lift-off. The source and drain electrodes 14 and 15 made of AuGe / Ni / Au films are formed with the surface of the nt type GaAs layer 11A completely exposed. By alloying (alloying), reliable ohmic contact can be obtained for the GaAs layers 11 and 11A serving as channel regions.
다음에, 게이트 전극의 형성에 대해서 제7도 및 제8도를 참조하여 설명한다. 우선, 기판 전면에 포토레지스트막(25)을 도포한다. 그리고, 마스크 맞춤, 노광, 현상으로 게이트 전극이 형성되는 부분에 포토레지스트막의 개구(25H)를 형성한다. 이 개구는 치수 정밀도를 필요로 하지 않기 때문에 거친 것이어도 된다. 다음에, 이 개구(25H) 및 산화막 또는 질화막의 개구(17H)를 통해 매립 패시베이션층인 GaInP층(21)을 RIE 등으로 이방성 에칭한다. GaInP 층(21)의 에칭이 완료하면, n형 GaAs층(11)의 표면이 노출된다. 이 단계를 제7도에 도시한다.Next, the formation of the gate electrode will be described with reference to FIGS. 7 and 8. First, a photoresist film 25 is applied to the entire substrate. The opening 25H of the photoresist film is formed in the portion where the gate electrode is formed by mask fitting, exposure, and development. This opening may be rough because it does not require dimensional accuracy. Next, the GaInP layer 21 which is a buried passivation layer is anisotropically etched by RIE etc. through this opening 25H and opening 17H of an oxide film or a nitride film. When the etching of the GaInP layer 21 is completed, the surface of the n-type GaAs layer 11 is exposed. This step is shown in FIG.
그리고, GaAs층(11)에 대하여 쇼트키 접합을 형성하는 금속인, 예를 들면 Ti/Al막(26)을 증착에 의해 피착한다. 이 단계를 도시한 것이 제8도이다. 다음에 리프트오프에 의해 레지스트막(25)을 제거함과 동시에 레지스트막(25) 상의 여분의 Ti/Al막(26)을 제거하여 게이트 전극(13)을 형성함으로써 제1도에 도시한 매립 패시베이션층으로서 GaInP층(21)을 리세스 에칭부(18)에 간극없이 구비한 GaAs 디바이스가 완성한다.Then, for example, a Ti / Al film 26, which is a metal forming a Schottky junction with respect to the GaAs layer 11, is deposited by vapor deposition. This step is shown in FIG. Next, the buried passivation layer shown in FIG. 1 is formed by removing the resist film 25 by lift-off and removing the excess Ti / Al film 26 on the resist film 25 to form the gate electrode 13. As a result, a GaAs device having a GaInP layer 21 in the recess etching portion 18 without a gap is completed.
또한, 상술한 실시 형태의 설명에서는 패시베이션층으로서 언도프 GaInP층을 이용한 예에 관해서 설명하였지만, 언도프 GaAs층을 이용하더라도 되는 것은 물론이다. 패시베이션층으로서 언도프 GaAs 층을 이용하는 것은 널리 행해지고 있는데, 표면 준위의 형성을 감소시켜서 자연 공핍층을 얇게할 수 있으므로 발진 소자로서의 위상 잡음의 저감에 GaInP층과 마찬가지로 유효하다.In addition, although the example of using the undoped GaInP layer as a passivation layer was demonstrated in the description of embodiment mentioned above, of course, you may use an undoped GaAs layer. It is widely used to use an undoped GaAs layer as a passivation layer, and since the formation of the surface level can be reduced and the natural depletion layer can be made thin, it is effective similarly to the GaInP layer in reducing phase noise as an oscillation element.
이상으로 상세히 설명한 바와 같이 본 발명은 게이트 전극과 소스 전극 및 드레인 전극간에 화합물 반도체층의 표면을 보호하는 패시베이션층을 간극없이 형성함과 동시에 게이트 전극을 리세스 에칭부에 자기 정합으로 배치할 수 있다. 이에 따라, 화합물 반도체층의 표면 준위의 생성을 더욱 줄일 수 있음과 동시에 스테퍼 등의 고정밀도의 마스크 맞춤 장치를 이용하지 않고 게이트 전극을 리세스 에칭부에 위치 맞춤할 수 있다. 따라서, 발진 소자로서는 위상 잡음을 더욱 줄인 디바이스를, 또 고출력 소자로서는 채널의 협착 현상을 감소시킬 수 있어서 출력 특성이 더욱 개선된 디바이스를 양호한 수율로 양산할 수 있다.As described in detail above, the present invention can form a passivation layer that protects the surface of the compound semiconductor layer between the gate electrode, the source electrode, and the drain electrode without a gap, and at the same time, arrange the gate electrode by self-alignment in the recess etching portion. . As a result, the generation of the surface level of the compound semiconductor layer can be further reduced, and the gate electrode can be positioned in the recess etching portion without using a high-precision mask alignment device such as a stepper. Therefore, a device capable of further reducing phase noise as an oscillation element and a channel narrowing phenomenon as a high output element can be reduced, whereby a device having further improved output characteristics can be mass produced.
Claims (1)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7343402A JPH09186178A (en) | 1995-12-28 | 1995-12-28 | Manufacture of compound semiconductor device |
| JP95-343402 | 1995-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054443A KR970054443A (en) | 1997-07-31 |
| KR100220870B1 true KR100220870B1 (en) | 1999-09-15 |
Family
ID=18361240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960073954A KR100220870B1 (en) | 1995-12-28 | 1996-12-27 | Manufacturing method of the compound semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09186178A (en) |
| KR (1) | KR100220870B1 (en) |
-
1995
- 1995-12-28 JP JP7343402A patent/JPH09186178A/en active Pending
-
1996
- 1996-12-27 KR KR1019960073954A patent/KR100220870B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09186178A (en) | 1997-07-15 |
| KR970054443A (en) | 1997-07-31 |
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