KR100351812B1 - GaN compound semiconductor device and method for fabricating the same - Google Patents
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Abstract
질화갈륨 화합물 반도체 소자 및 그 제조방법에 관한 것으로, 약 500 ∼ 1000℃의 낮은 온도 및 약 2000 ∼ 50000인 높은 Ⅴ/Ⅲ 비율의 조건에서 절연성 AlxGa1-xN(0≤x≤1) 버퍼층을 성장시킴으로써, 버퍼층의 절연 저항을 크게 하여 누설 전류를 줄이고 소자의 핀치-오프(pinch-off) 특성을 향상시킨다.A gallium nitride compound semiconductor device and a method for manufacturing the same, the insulating Al x Ga 1-x N (0≤x≤1) at a low temperature of about 500 to 1000 ℃ and a high V / III ratio of about 2000 to 50000 By growing the buffer layer, the insulation resistance of the buffer layer is increased to reduce leakage current and to improve pinch-off characteristics of the device.
Description
본 발명은 화합물 반도체 소자에 관한 것으로, 특히 질화갈륨 화합물 반도체 소자 및 그 제조방법에 관한 것이다.The present invention relates to a compound semiconductor device, and more particularly, to a gallium nitride compound semiconductor device and a method of manufacturing the same.
현재 빠르게 발전하고 있는 마이크로웨이브(microwave) 통신 분야에서 파워 모듈(power module) 분야는 송신 특성을 좌우하는 매우 중요한 기술로 그의 연구가 활발히 진행되고 있다.In the rapidly developing microwave communication field, the power module field is a very important technology that determines transmission characteristics.
이 분야는 사용 주파수가 900MHz ∼ 1.9GHz 대역 및 그 이상에서 사용되고 있기 때문에 고주파 영역에서 하이 파워(high power) 특성을 갖는 MESFET, HEMT, HFET 등과 같은 화합물 반도체 소자를 주로 사용하고 있다.This field mainly uses compound semiconductor devices such as MESFETs, HEMTs, HFETs, etc., which have high power characteristics in the high frequency region because the frequency of use is in the 900MHz to 1.9GHz band and higher.
화합물 반도체 소자 중에서 GaAs 반도체 소자는 도 1a에 도시된 바와 같이 반절연성 GaAs 기판 위에 언도프트(undoped) GaAs 버퍼층이나 또는 p-GaAs 버퍼층이 형성되고, 버퍼층 위에 n-GaAs 활성층 및 n+-GaAs 접촉층이 순차적으로 형성되며, 접촉층 위에는 소오스/드레인 전극이 형성되고, 소오스 전극과 드레인 전극 사이의 메사(mesa) 에칭 영역에 게이트 전극이 형성된 구조로 이루어진다.Among the compound semiconductor devices, a GaAs semiconductor device includes an undoped GaAs buffer layer or a p-GaAs buffer layer formed on a semi-insulating GaAs substrate as shown in FIG. 1A, and an n-GaAs active layer and an n + -GaAs contact layer on the buffer layer. These layers are sequentially formed, and a source / drain electrode is formed on the contact layer, and a gate electrode is formed in a mesa etching region between the source electrode and the drain electrode.
GaAs 반도체 소자는 언도프트(undoped) GaAs 버퍼층이나 또는 저농도로 도핑된 p-GaAs 버퍼층을 사용하여 활성층에서 흐르는 전류의 특성을 향상시켰다.GaAs semiconductor devices use an undoped GaAs buffer layer or a lightly doped p-GaAs buffer layer to improve the characteristics of the current flowing in the active layer.
즉, GaAs 반도체 소자는 언도프트 GaAs 버퍼층이나 또는 저농도로 도핑된 p-GaAs 버퍼층을 기판 위에 성장시킴으로써, 버퍼층의 저항값 상승을 억제하고, 버퍼층과 활성층 사이의 가파른(steep) 계면 특성으로 누설 전류(leakage current)를줄일 수 있었다.In other words, the GaAs semiconductor device grows an undoped GaAs buffer layer or a lightly doped p-GaAs buffer layer on a substrate to suppress an increase in the resistance value of the buffer layer, and to prevent leakage currents due to the steep interface characteristics between the buffer layer and the active layer. leakage current could be reduced.
그러나, GaN 반도체 소자에서는 도 1b에 도시된 바와 같이 GaAs 반도체 소자와 같이 언도프트 GaN 버퍼층이나 또는 저농도로 도핑된 p-GaN 버퍼층을 사파이어 기판 위에 성장시켜도 누설 전류를 줄일 수 없었다.However, in the GaN semiconductor device, as shown in FIG. 1B, even when an undoped GaN buffer layer or a lightly doped p-GaN buffer layer is grown on the sapphire substrate, the leakage current cannot be reduced.
그 이유는 언도프트 GaN 버퍼층은 캐리어(carrier) 농도를 약 1015cm-3이하로 제작할 수 없기 때문에 누설 전류는 수십 ㎂에서 ㎃까지 흐르게 되고, 핀치-오프(pinch-off) 특성이 좋지 않았다.The reason for this is that the undoped GaN buffer layer cannot produce a carrier concentration of about 10 15 cm −3 or less, so that the leakage current flows from several tens of mA to ㎃, and the pinch-off characteristic is not good.
그리고, 저농도로 도핑된 p-GaN 버퍼층은 저농도로 도핑된 p-GaAs 버퍼층의 성장 방법과 같이 언도프트 GaAs 성장 조건에서 온도를 낮추어 제작하는데, 온도를 낮추면 p-GaN 버퍼층은 p-GaAs 버퍼층이 성장되는 것과는 달리 p형 불순물인 Mg의 양을 조절하여 성장시켜야 하므로 성장된 층의 특성이 일관성이 없고, 도펀트(dopant)의 저장 효과(memory effect) 및 확산(diffusion)에 의해 고품위 n-GaN 활성층의 성장을 어렵게 만든다.The low-doped p-GaN buffer layer is fabricated by lowering the temperature under undoped GaAs growth conditions, as in the low-doped p-GaAs buffer layer growth method. When the temperature is reduced, the p-GaN buffer layer grows the p-GaAs buffer layer. Contrary to that, it is necessary to grow by controlling the amount of Mg, a p-type impurity, so that the characteristics of the grown layer are inconsistent, and due to the storage effect and diffusion of the dopant, Make growth difficult
본 발명의 목적은 버퍼층의 절연 저항을 크게하여 활성층의 누설 전류를 줄이고 소자의 핀치-오프 특성을 향상시킬 수 있는 질화갈륨 화합물 반도체 소자 및 그 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a gallium nitride compound semiconductor device capable of reducing the leakage current of the active layer and improving the pinch-off characteristics of the device by increasing the insulation resistance of the buffer layer and a method of manufacturing the same.
도 1a 및 도 1b는 종래 기술에 따른 질화갈륨 화합물 반도체 소자를 보여주는 구조단면도1a and 1b are structural cross-sectional views showing a gallium nitride compound semiconductor device according to the prior art
도 2, 도 3, 도 4는 본 발명 제 1, 제 2, 제 3 실시예에 따른 질화갈륨 화합물 반도체 소자를 보여주는 구조단면도2, 3, and 4 are structural cross-sectional views showing gallium nitride compound semiconductor devices according to the first, second, and third embodiments of the present invention.
도 5는 본 발명 버퍼층의 Ⅴ/Ⅲ 비율에 따른 저항의 변화를 보여주는 그래프5 is a graph showing the change in resistance according to the V / III ratio of the buffer layer of the present invention
도 6은 본 발명 버퍼층의 성장 온도에 따른 저항의 변화를 보여주는 그래프6 is a graph showing a change in resistance according to the growth temperature of the buffer layer of the present invention
도 7a 내지 도 7e는 본 발명 제 3 실시예에 따른 질화갈륨 화합물 반도체 소자의 제조공정을 보여주는 공정단면도7A to 7E are cross-sectional views illustrating a manufacturing process of a gallium nitride compound semiconductor device according to a third exemplary embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
1 : 사파이어 기판 2 : 질화갈륨 완충층DESCRIPTION OF SYMBOLS 1 Sapphire substrate 2 Gallium nitride buffer layer
3 : 질화갈륨 에피택셜층 4 : 절연성 질화갈륨 버퍼층3: gallium nitride epitaxial layer 4: insulating gallium nitride buffer layer
5 : 질화갈륨 활성층 6 : 질화갈륨 접촉층5: gallium nitride active layer 6: gallium nitride contact layer
7 : 소오스 전극 8 : 드레인 전극7 source electrode 8 drain electrode
9 : 게이트 전극9: gate electrode
본 발명에 따른 질화갈륨 화합물 반도체 소자는 버퍼층이 Ⅲ족 그룹으로부터 선택된 물질 A와 Ⅴ족 그룹으로부터 선택된 물질 B가 2000 ∼ 50000인 B/A 비율로혼합된 물질로 이루어지고, 500 ∼ 1000℃의 온도에서 성장되는데 특징이 있다.In the gallium nitride compound semiconductor device according to the present invention, the buffer layer is made of a material A selected from the group III group and a material B selected from the group V group at a B / A ratio of 2000 to 50000, and the temperature is 500 to 1000 ° C. It is characterized by growing in.
여기서, 버퍼층은 AlxGa1-xN(0≤x≤1)이고, 기판과 버퍼층 사이에는 AlxGa1-xN(0≤x≤1) 완충층이 형성되거나 또는 AlxGa1-xN(0≤x≤1) 완충층과 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1)층이 적층된 구조로 이루어질 수도 있다.Here, the buffer layer is Al x Ga 1-x N (0≤x≤1), and an Al x Ga 1-x N (0≤x≤1) buffer layer is formed between the substrate and the buffer layer, or Al x Ga 1-x The N (0 ≦ x ≦ 1) buffer layer and the In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1) layers may be stacked.
본 발명에 따른 질화갈륨 화합물 반도체 소자의 제조방법은 반절연성 기판상에 질화갈륨 완충층, 언도프트(undoped) 질화갈륨 에피택셜층, 절연성 질화갈륨 버퍼층, 도프트(doped) 질화갈륨 활성층, 도프트 질화갈륨 접촉층을 순차적으로 형성하는 단계와, 소자 격리를 위해 도프트 질화갈륨 접촉층, 도프트 질화갈륨 활성층, 절연성 질화갈륨 버퍼층, 언도프트 질화갈륨 에피택셜층의 소정영역을 메사 식각하는 단계와, 도프트 질화갈륨 접촉층상의 소정영역에 소오스 전극 및 드레인 전극을 형성하는 단계와, 소오스 전극 및 드레인 전극 사이의 도프트 질화갈륨 접촉층 일부를 식각하는 단계와, 식각 영역에 게이트 전극을 형성하는 단계로 이루어진다.A method of manufacturing a gallium nitride compound semiconductor device according to the present invention includes a gallium nitride buffer layer, an undoped gallium nitride epitaxial layer, an insulating gallium nitride buffer layer, a doped gallium nitride active layer, doped nitride Sequentially forming a gallium contact layer, mesa etching a predetermined region of the dope gallium nitride contact layer, the dope gallium nitride active layer, the insulating gallium nitride buffer layer, and the undoped gallium nitride epitaxial layer; Forming a source electrode and a drain electrode in a predetermined region on the doped gallium nitride contact layer, etching a portion of the doped gallium nitride contact layer between the source electrode and the drain electrode, and forming a gate electrode in the etching region Is made of.
여기서, 질화갈륨 완충층은 600℃ 이하인 저온에서 성장시키고, 언도프트(undoped) 질화갈륨 에피택셜층, 도프트(doped) 질화갈륨 활성층, 도프트 질화갈륨 접촉층은 900℃ 이상인 고온에서 성장시키며, Ⅲ족 그룹으로부터 선택된 물질 A와 Ⅴ족 그룹으로부터 선택된 물질 B가 1500 ∼ 2500인 B/A 비율로 혼합된 물질로 형성한다.Here, the gallium nitride buffer layer is grown at a low temperature of 600 ° C. or less, the undoped gallium nitride epitaxial layer, the doped gallium nitride active layer, and the dope gallium nitride contact layer are grown at a high temperature of 900 ° C. or higher, and Ⅲ. A material A selected from the group group and a material B selected from the group V group are formed of a mixed material at a B / A ratio of 1500 to 2500.
또한, 절연성 질화갈륨 버퍼층은 Ⅲ족 그룹으로부터 선택된 물질 A와 Ⅴ족 그룹으로부터 선택된 물질 B가 2000 ∼ 50000인 B/A 비율로 혼합된 물질로 이루어지고, 500 ∼ 1000℃의 온도에서 성장되도록 한다.In addition, the insulating gallium nitride buffer layer is composed of a material A selected from the group III group and a material B selected from the group V group are mixed at a B / A ratio of 2000 to 50000, and is allowed to grow at a temperature of 500 to 1000 ℃.
이와 같이, 본 발명은 전기적 특성 및 성장 박막의 특성을 죄우하는 버퍼층을 안전하고 쉽게 형성시키고, 버퍼층의 절연 저항을 크게 하여 누설 전류를 줄이고 소자의 핀치-오프(pinch-off) 특성을 향상시킨다.As described above, the present invention safely and easily forms a buffer layer constraining electrical characteristics and characteristics of the growing thin film, increases the insulation resistance of the buffer layer, reduces leakage current, and improves pinch-off characteristics of the device.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the following detailed description of embodiments taken in conjunction with the accompanying drawings.
상기와 같은 특징을 갖는 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, preferred embodiments of the present invention having the features as described above are as follows.
본 발명은 질화갈륨 화합물 반도체 소자 중 하나인 메스펫(MESFET)의 구조를 일 실시예로서 설명하기로 한다.The present invention will be described as an embodiment of the structure of a mespet (MESFET) which is one of the gallium nitride compound semiconductor device.
여기서, Ⅲ족 그룹에 속하는 Ga과 Al의 원소 재료로는 트리메틸갈륨(trimethylgallium)과 트리메틸알루미늄(trimethylaluminum)을 각각 사용하고, Ⅴ족 그룹에 속하는 N의 원소 원료로는 암모니아(ammonia)를 사용한다.Here, trimethylgallium and trimethylaluminum are used as element materials of Ga and Al belonging to the group III group, and ammonia is used as an element raw material of N belonging to the group V group.
도 2, 도 3, 도 4는 본 발명 제 1, 제 2, 제 3 실시예에 따른 질화갈륨 메스펫(MESFET) 소자를 보여주는 구조단면도이다.2, 3, and 4 are structural cross-sectional views showing gallium nitride mespet (MESFET) devices according to the first, second, and third embodiments of the present invention.
도 2에 도시된 바와 같이, 본 발명은 사파이어 기판 위에 절연성 AlxGa1-xN(0≤x≤1) 버퍼층이 형성되고, 그 위에 메사(mesa) 에칭된 n-GaN 활성층과 n+-GaN 접촉층이 형성되며, n+-GaN 접촉층 위에는 소오스 전극과 드레인 전극이, 소오스 전극과 드레인 전극 사이의 식각 영역에는 게이트 전극이 형성된 구조로 이루어진다.As shown in FIG. 2, the present invention provides an insulating Al x Ga 1-x N (0 ≦ x ≦ 1) buffer layer on a sapphire substrate, and a mesa-etched n-GaN active layer and n + − A GaN contact layer is formed, and a source electrode and a drain electrode are formed on the n + -GaN contact layer, and a gate electrode is formed in an etching region between the source electrode and the drain electrode.
여기서, 버퍼층은 박막 성장시 Ⅲ족 물질과 Ⅴ족 물질의 Ⅴ/Ⅲ 비율을 약 2000 ∼ 50000가 되도록 높이고, 약 500 ∼ 1000℃의 낮은 온도에서 성장시켜 버퍼층의 저항을 상승시킨다.Here, the buffer layer increases the V / III ratio of the group III material and the group V material to about 2000 to 50000 during thin film growth, and grows at a low temperature of about 500 to 1000 ° C. to increase the resistance of the buffer layer.
도 5는 본 발명 버퍼층의 Ⅴ/Ⅲ 비율에 따른 저항의 변화를 보여주는 그래프이고, 도 6은 본 발명 버퍼층의 성장 온도에 따른 저항의 변화를 보여주는 그래프이다.5 is a graph showing a change in resistance according to the V / III ratio of the buffer layer of the present invention, Figure 6 is a graph showing a change in resistance according to the growth temperature of the buffer layer of the present invention.
도 5 및 도 6에 도시된 바와 같이, 버퍼층 성장시 Ⅴ/Ⅲ 비율을 높이고 성장 온도를 낮추면 버퍼층의 저항이 상승함을 알 수 있다.5 and 6, it can be seen that increasing the V / III ratio and decreasing the growth temperature during the growth of the buffer layer increases the resistance of the buffer layer.
이와 같이 버퍼층의 저항을 높이면, 활성층으로부터의 누설 전류를 방지할 수 있을 뿐만 아니라 소자의 핀치-오프 특성을 향상시킬 수 있다.In this way, when the resistance of the buffer layer is increased, the leakage current from the active layer can be prevented and the pinch-off characteristic of the device can be improved.
또한, 본 발명은 전기적 특성 및 박막의 특성을 좌우하는 버퍼층을 쉽고 안정적으로 성장시킬 수 있으며, 소자 제작시 가장 중요한 재형성을 향상시키고 대면적 박막 성장에 유리하다.In addition, the present invention can easily and stably grow the buffer layer that influences the electrical characteristics and the characteristics of the thin film, improves the most important remodeling during device fabrication and is advantageous for large area thin film growth.
본 발명은 도 2의 구조 이외에도, 도 3과 같이 사파이어 기판과 절연성 AlxGa1-xN(0≤x≤1) 버퍼층 사이에 AlxGa1-xN(0≤x≤1) 완충층을 형성할 수도 있다.In addition to the structure of FIG. 2, the present invention provides an Al x Ga 1-x N (0 ≦ x ≦ 1) buffer layer between the sapphire substrate and the insulating Al x Ga 1-x N (0 ≦ x ≦ 1 ) buffer layer. It may be formed.
그리고, 도 4에 도시된 바와 같이, 사파이어 기판 위에 AlxGa1-xN(0≤x≤1) 완충층을 형성하고, 그 위에 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1)층을 형성한 다음, 절연성 AlxGa1-xN(0≤x≤1) 버퍼층을 형성하면, 표면 모폴로지(surface morphology)가 개선되어 활성층의 특성이 좋아지고 와이어 본딩(wire bonding)과 같은 후속 공정이 유리하다.As shown in FIG. 4, an Al x Ga 1-x N (0 ≦ x ≦ 1) buffer layer is formed on the sapphire substrate, and In x Al y Ga 1-xy N (0 ≦ x ≦ 1, After forming the 0≤y≤1) layer and then forming the insulating Al x Ga 1-x N (0≤x≤1) buffer layer, surface morphology is improved to improve the characteristics of the active layer and wire bonding ( Subsequent processes such as wire bonding are advantageous.
도 7a 내지 도 7e는 본 발명 제 3 실시예에 따른 질화갈륨 메스펫(MESFET) 소자의 제조공정을 보여주는 공정단면도로서, 도 7a에 도시된 바와 같이 사파이어 기판(1) 위에 질화갈륨 완충층(2)을 약 500℃(경우에 따라 600℃ 이하)의 저온에서 성장시킨 다음, 완충층(2) 위에 약 1000℃의 고온에서 언도프트(undoped) 질화갈륨 에피택셜층(3)을 일정 두께로 성장시킨다.7A to 7E are cross-sectional views illustrating a manufacturing process of a gallium nitride mespet (MESFET) device according to a third exemplary embodiment of the present invention. As shown in FIG. 7A, a gallium nitride buffer layer 2 is disposed on a sapphire substrate 1. Is grown at a low temperature of about 500 ° C. (optionally 600 ° C. or less), and then the undoped gallium nitride epitaxial layer 3 is grown to a predetermined thickness at a high temperature of about 1000 ° C. on the buffer layer 2.
여기서, 질화갈륨 에피택셜층(3)을 성장시킬 때, Ⅴ/Ⅲ 비율, 즉 트리메틸갈륨/암모니아 비율은 약 2000으로 한다.Here, when the gallium nitride epitaxial layer 3 is grown, the V / III ratio, that is, the trimethylgallium / ammonia ratio is about 2000.
경우에 따라, 질화갈륨 에피택셜층(3)은 900℃ 이상인 고온에서 1500 ∼ 2500인 Ⅴ/Ⅲ 비율로 성장시킬 수도 있다.In some cases, the gallium nitride epitaxial layer 3 may be grown at a V / III ratio of 1500 to 2500 at a high temperature of 900 ° C or higher.
이어, 질화갈륨 에피택셜층(3) 위에 연속적으로 절연성 질화갈륨 버퍼층(4)을 약 650℃ 저온에서 약 12000인 Ⅴ/Ⅲ 비율로 일정 두께 성장시킨다.Subsequently, the insulating gallium nitride buffer layer 4 is continuously grown on the gallium nitride epitaxial layer 3 at a V / III ratio of about 12000 at a low temperature of about 650 ° C.
여기서, 절연성 질화갈륨 버퍼층(4)은 500 ∼ 1000℃의 온도에서 약 2000 ∼ 50000인 Ⅴ/Ⅲ 비율로 성장될 수도 있다.Here, the insulating gallium nitride buffer layer 4 may be grown at a V / III ratio of about 2000 to 50000 at a temperature of 500 to 1000 ° C.
그리고, 다시 약 1000℃의 고온에서 n형 불순물을 도핑시킨 n형 질화갈륨 활성층(5) 및 n형 질화갈륨 접촉층(6)을 일정 두께로 성장시킨다.Then, the n-type gallium nitride active layer 5 and the n-type gallium nitride contact layer 6 doped with n-type impurities at a high temperature of about 1000 ° C. are grown to a predetermined thickness.
이 때, Ⅴ/Ⅲ 비율은 약 2000이며, n형 도핑 원소로는 Si 등을 사용한다.At this time, the V / III ratio is about 2000, and Si is used as the n-type doping element.
경우에 따라 n형 질화갈륨 활성층(5) 및 n형 질화갈륨 접촉층(6)은 900℃ 이상인 고온에서 1500 ∼ 2500인 Ⅴ/Ⅲ 비율로 성장시킬 수도 있다.In some cases, the n-type gallium nitride active layer 5 and the n-type gallium nitride contact layer 6 may be grown at a V / III ratio of 1500 to 2500 at a high temperature of 900 ° C or higher.
이어, 도 7b에 도시된 바와 같이 소자의 격리를 위해 메사( mesa) 에칭을 수행한다.Subsequently, mesa etching is performed to isolate the device as shown in FIG. 7B.
먼저, 질화갈륨 접촉층(6) 위에 포토레지스트를 형성하고 패터닝하여 소정 영역의 질화갈륨 접촉층(6)을 노출시킨다.First, a photoresist is formed and patterned on the gallium nitride contact layer 6 to expose the gallium nitride contact layer 6 in a predetermined region.
그리고, 패터닝된 포토레지스트를 마스크로 하여 건식 식각 공정으로 질화갈륨 접촉층(6), 질화갈륨 활성층(5), 절연성 질화갈륨 버퍼층(4)을 완전히 없애고, 질화갈륨 에피택셜층(3)을 중간까지 식각한 다음 포토레지스트를 제거한다.The gallium nitride contact layer 6, the gallium nitride active layer 5, and the insulating gallium nitride buffer layer 4 are completely removed by a dry etching process using the patterned photoresist as a mask, and the gallium nitride epitaxial layer 3 is intermediate. After etching to remove the photoresist.
이어, 도 7c에 도시된 바와 같이, 질화갈륨 접촉층(6) 위에 소오스 전극(7)과 드레인 전극(8)을 제작하기 위해 오믹(ohmic) 금속을 진공 증착하고, 열처리하여 오믹 접촉을 완성하여 소오스 전극(7)과 드레인 전극(8)을 마친다.Subsequently, as shown in FIG. 7C, an ohmic metal is vacuum-deposited and heat treated to form a source electrode 7 and a drain electrode 8 on the gallium nitride contact layer 6. The source electrode 7 and the drain electrode 8 are finished.
그리고, 도 7d에 도시된 바와 같이 게이트 전극(9)을 제작하기 위해 소자의 전류 레벨을 조절하기 위한 리세스 에칭을 수행한다.Then, as illustrated in FIG. 7D, a recess etching for adjusting the current level of the device is performed to fabricate the gate electrode 9.
먼저, 전면에 포토레지스트를 형성하고 패터닝하여 소오스 전극(7)과 드레인 전극(8) 사이의 영역을 노출시킨 다음, 패터닝된 포토레지스트를 마스크로 하여 습식 식각으로 질화갈륨 접촉층(6)을 리세스 에칭한다.First, a photoresist is formed on the entire surface and patterned to expose a region between the source electrode 7 and the drain electrode 8, and then the gallium nitride contact layer 6 is removed by wet etching using the patterned photoresist as a mask. Set etching.
이어, 도 7e에 도시된 바와 같이 전면에 게이트 금속을 증착하고 리프트-오프(lift-off) 공정을 수행하여 게이트 전극(9)이 형성함으로써, 질화갈륨 메스펫 소자의 제작을 완성한다.Subsequently, the gate metal 9 is formed by depositing a gate metal on the front surface and performing a lift-off process, as shown in FIG. 7E, thereby completing the fabrication of the gallium nitride mespet device.
이와 같이 제작된 질화갈륨 메스펫의 핀치-오프(pinch-off) 특성은 Vp= -3V이고, 소자의 핀치-오프시 누설 전류가 VDS= 20V일 때, 수 nA로 양호한 절연 특성을 나타내고 있다.The pinch-off characteristic of the gallium nitride mespet thus produced is V p = -3 V, and when the leakage current at the pinch-off of the device is V DS = 20 V, it exhibits good insulation properties with several nA. have.
이와 같이 제작되는 본 발명은 질화갈륨을 이용한 질화갈륨 화합물 반도체 소자(MESFET, HEMT, HFET, MOSFET 등)에 적용이 가능하다.The present invention thus produced is applicable to gallium nitride compound semiconductor devices (MESFET, HEMT, HFET, MOSFET, etc.) using gallium nitride.
본 발명에 따른 질화갈륨 화합물 반도체 소자는 다음과 같은 효과가 있다.The gallium nitride compound semiconductor device according to the present invention has the following effects.
본 발명은 전기적 특성 및 성장 박막의 특성을 죄우하는 버퍼층을 안전하고 쉽게 형성시키고, 버퍼층의 절연 저항을 크게 하여 활성층의 누설 전류를 줄이고 소자의 핀치-오프(pinch-off) 특성을 향상시킬 수 있다.The present invention can safely and easily form a buffer layer constraining the electrical characteristics and characteristics of the growing thin film, and increases the insulation resistance of the buffer layer to reduce the leakage current of the active layer and improve the pinch-off characteristic of the device. .
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
Claims (8)
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| KR1019990060682A KR100351812B1 (en) | 1999-12-22 | 1999-12-22 | GaN compound semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
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| KR1019990060682A KR100351812B1 (en) | 1999-12-22 | 1999-12-22 | GaN compound semiconductor device and method for fabricating the same |
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| KR20010063567A KR20010063567A (en) | 2001-07-09 |
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