KR100235601B1 - Atm 스위칭 장치의 어드레스 발생 회로 - Google Patents

Atm 스위칭 장치의 어드레스 발생 회로 Download PDF

Info

Publication number
KR100235601B1
KR100235601B1 KR1019970005458A KR19970005458A KR100235601B1 KR 100235601 B1 KR100235601 B1 KR 100235601B1 KR 1019970005458 A KR1019970005458 A KR 1019970005458A KR 19970005458 A KR19970005458 A KR 19970005458A KR 100235601 B1 KR100235601 B1 KR 100235601B1
Authority
KR
South Korea
Prior art keywords
input
address
predetermined
cells
output means
Prior art date
Application number
KR1019970005458A
Other languages
English (en)
Other versions
KR19980068702A (ko
Inventor
김이권
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970005458A priority Critical patent/KR100235601B1/ko
Publication of KR19980068702A publication Critical patent/KR19980068702A/ko
Application granted granted Critical
Publication of KR100235601B1 publication Critical patent/KR100235601B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/427—Loop networks with decentralised control
    • H04L12/433—Loop networks with decentralised control with asynchronous transmission, e.g. token ring, register insertion

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

본 발명은 입력 ATM 셀에 대한 순차적인 어드레스를 자동 발생시키는 ATM 스위칭 장치의 어드레스 발생 회로에 관한 것으로, 하나의 타임 슬롯에서 복수의 채널을 통해 각각 입력되는 셀에 대한 소정의 셀 검출 신호를 각각 입력받고, 상기 입력된 셀의 수를 출력하는 어드레스 발생수단과, 상기 입력 셀의 수를 입력받아 저장하고, 다음의 타임 슬롯에서 입력된 셀의 수를 이미 저장된 상기 입력 셀의 수와 가산하여 저장하며, 상기 각각의 타임 슬롯에서 입력된 셀을 상기 공유 버퍼에 순차적으로 저장시키기 위한 각각의 기입 시작 어드레스를 상기 어드레스 발생수단에 출력하는 어드레스 카운터를 포함한다. 이 때, 상기 어드레스 발생수단은 상기 기입 시작 어드레스를 입력받아 상기 각각의 입력 셀이 상기 공유 버퍼에 순차적으로 저장되도록 하는 순차적인 기입 어드레스를 발생시킨다. 이와 같은 회로에 의해서, ATM 입력 셀을 공유 버퍼에 순차적으로 저장하기 위한 어드레스를 자동으로 발생시킬 수 있고, ATM 셀이 입력되는 채널에 대해 순차적인 어드레스를 부여할 수 있다.

Description

ATM 스위칭 장치의 어드레스 발생 회로
본 발명은 ATM 스위칭 장치의 어드레스 발생 회로에 관한 것으로, 좀 더 구체적으로는 공유 버퍼를 사용하는 입력 버퍼형 ATM 스위칭 장치의 입력 ATM 셀에 대한 순차적인 유효 기입 어드레스를 자동으로 발생시키는 ATM 스위칭 장치의 어드레스 발생 회로에 관한 것이다.
비동기 전달 방식(Asynchronous Transfer Mode;이하 'ATM'이라 함)은 초고속 정보 통신망의 구축에 핵심이 되는 교환 방식으로서, 상기 ATM을 위한 스위치는 버퍼 위치에 따라 입력 버퍼(input buffer)형, 출력 버퍼(output buffer)형, 내부 버퍼형, 출력 버퍼/공용 메모리형 등이 있다.
이 중 상기 입력 버퍼형 ATM 스위치에 있어서, 각 셀 입력 채널 당 각각의 버퍼 메모리를 사용하는 경우 셀이 한꺼번에 많이 몰리는 채널에서는 데이터의 버스트 트래픽(burst traffic)이 발생되고, 이에 따라 전체적인 버퍼 메모리가 비효율적으로 사용되는 문제점이 발생된다.
상술한 바와 같은 문제점을 해결하기 위해 각 셀 입력 채널을 공유 버퍼에 연결하고, 두 개의 연속적인 셀 입력간의 시간 간격인 타임 슬롯(time slot)에서 셀이 입력되는 채널에 대해서 그 입력 셀을 상기 공유 버퍼에 순차적으로 저장하는 방식을 이용한다.
이 때, 상기 셀이 입력되는 각 채널에 대한 순차적인 어드레스 부여 방식과, 이전 어드레스 기억 방식 및 다음 타임 슬롯에서 입력되는 셀에 대한 어드레스 증가 방식의 결정 등이 요구된다.
본 발명은 공유 버퍼를 사용하는 입력 버퍼형 ATM 스위칭 장치의 공유 버퍼에 입력 셀을 순차적으로 저장하기 위한 어드레스를 자동으로 발생시킬 수 있는 어드레스 발생 회로를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 셀이 입력되는 채널에 대해 순차적인 유효 어드레스를 부여할 수 있는 어드레스 발생 회로를 제공함에 있다.
도 1은 본 발명의 실시예에 따른 ATM 스위칭 장치의 어드레스 발생 회로도;
도 2는 도 1의 어드레스 출력수단의 상세 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 어드레스 발생수단 200 : 어드레스 카운터
110＂＜180 : 어드레스 출력수단 182 : 래치
184 : 가산기
상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, ATM 스위칭 장치의 어드레스 발생 회로는, 하나의 타임 슬롯에서 각각 입력되는 셀에 대한 소정의 셀 검출 신호를 각각 입력받고, 상기 입력된 셀의 수를 출력하는 어드레스 발생수단과; 상기 입력 셀의 수를 입력받아 저장하고, 다음의 타임 슬롯에서 입력된 셀의 수를 이미 저장된 상기 입력 셀의 수와 가산하여 저장하며, 상기 각각의 타임 슬롯에서 입력된 셀을 상기 공유 버퍼에 순차적으로 저장시키기 위한 각각의 기입 시작 어드레스를 상기 어드레스 발생수단에 출력하는 어드레스 카운터를 포함한다. 이 때, 상기 어드레스 발생수단은, 상기 기입 시작 어드레스를 입력받아 상기 각각의 입력 셀이 상기 공유 버퍼에 순차적으로 저장되도록 하는 순차적인 기입 어드레스를 발생시킨다.
이 특징의 바람직한 실시예에 있어서, 상기 어드레스 발생수단은, 제 1 및 제 2 입력 채널을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 제 3 입력 채널을 통해 입력되는 소정의 신호에 응답하여, 상기 제 1 및 제 2 입력 채널을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력하는 제 1 어드레스 출력수단과; 제 4 및 제 5 입력 채널을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 제 6 입력 채널을 통해 입력되는 소정의 신호에 응답하여, 상기 제 4 및 제 5 입력 채널을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력하는 제 2 어드레스 출력수단과; 제 7 및 제 8 입력 채널을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 제 9 입력 채널을 통해 입력되는 소정의 신호에 응답하여, 상기 제 7 및 제 8 입력 채널을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력하는 제 3 어드레스 출력수단과; 제 10 및 제 11 입력 채널을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 제 12 입력 채널을 통해 입력되는 소정의 신호에 응답하여, 상기 제 10 및 제 11 입력 채널을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력하는 제 4 어드레스 출력수단과; 상기 제 1 및 제 2 어드레스 출력수단으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 출력하며, 제 13 입력 채널을 통해 입력되는 소정의 신호에 응답하여, 상기 제 1 및 제 2 어드레스 출력수단으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력하는 제 5 어드레스 출력수단과; 상기 제 3 및 제 4 어드레스 출력수단으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 출력하며, 제 14 입력 채널을 통해 입력되는 소정의 신호에 응답하여, 상기 제 3 및 제 4 어드레스 출력수단으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력하는 제 6 어드레스 출력수단과; 상기 제 5 및 제 6 어드레스 출력수단으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 상기 어드레스 카운터에 출력하며, 상기 어드레스 카운터로부터 제 15 입력 채널을 통해 입력되는 소정의 신호에 응답하여, 상기 제 5 및 제 6 어드레스 출력수단으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력하는 제 7 어드레스 출력수단을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 각각의 어드레스 출력수단은, 각각 입력받는 세 신호 중 어느 하나의 신호에 응답하여 해당 신호를 출력하는 래치와; 상기 어느 하나의 신호와 상기 세 신호 중 다른 어느 하나의 신호를 가산하여 출력하며, 상기 세 신호 중 나머지 신호와 상기 해당 신호를 가산하여 출력하는 가산기를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 기입 시작 어드레스는, 상기 입력된 셀의 수를 이미 저장된 입력 셀의 수와 가산하여 저장할 때, 상기 어드레스 카운터로부터 출력되는 상기 이미 저장된 입력 셀의 수이다.
이와 같은 ATM 스위칭 장치의 어드레스 발생 회로에 의해서, 공유 버퍼에 입력 셀을 순차적으로 저장하기 위한 어드레스를 자동으로 발생시킬 수 있고, 셀이 입력되는 채널에 대해 순차적인 유효 어드레스를 부여할 수 있다.
(실시예)
이하, 도 1 내지 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 ATM 스위칭 장치의 어드레스 발생 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 공유 버퍼를 사용하는 입력 버퍼형 ATM 스위칭 장치의 어드레스 발생 회로는, 어드레스 발생수단(100)과, 어드레스 카운터(200)를 포함한다.
이 때, 상기 어드레스 발생수단(100)은, 하나의 타임 슬롯에서 복수의 채널을 통해 각각 입력되는 셀에 대한 소정의 셀 검출 신호를 해당 채널(①＂＜⑧)로부터 각각 입력받고, 상기 입력된 셀의 수를 출력한다.
그리고, 상기 어드레스 카운터(200)는, 상기 입력 셀의 수를 입력받아 저장하고, 다음의 타임 슬롯에서 입력된 셀의 수를 이미 저장된 상기 입력 셀의 수와 가산하여 저장한다. 이 때, 상기 이미 저장된 입력 셀의 수가 상기 어드레스 발생수단(100)에 출력되며, 이것이 현재의 입력 셀에 대한 기입 시작 어드레스가 된다.
여기서, 상기 어드레스 발생수단(100)은, 상기 기입 시작 어드레스를 입력받고, 상기 각각의 입력 셀이 상기 공유 버퍼에 순차적으로 저장되도록 하는 순차적인 기입 어드레스를 발생시킨다.
도 1에 도시된 바와 같이, 외부로부터 8 개의 상기 해당 채널(①＂＜⑧)을 통해 셀 검출 신호를 입력받는 어드레스 발생수단(100)은 다음과 같은 동작 기능을 갖는다.
먼저, 제 1 어드레스 출력수단(110)은, 입력 채널 ① 및 ②를 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 입력 채널 ⑨'을 통해 입력되는 소정의 신호에 응답하여, 상기 입력 채널 ① 및 ②를 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력한다.
그리고, 제 2 어드레스 출력수단(120)은, 입력 채널 ③ 및 ④를 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 입력 채널 ⑩'을 통해 입력되는 소정의 신호에 응답하여, 상기 입력 채널 ③ 및 ④를 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력한다.
다음, 제 3 어드레스 출력수단(130)은, 입력 채널 ⑤ 및 ⑥을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 입력 채널 ⑪'을 통해 입력되는 소정의 신호에 응답하여, 상기 입력 채널 ⑤ 및 ⑥을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력한다.
또한, 제 4 어드레스 출력수단(140)은, 입력 채널 ⑦ 및 ⑧을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 입력 채널 ⑫'을 통해 입력되는 소정의 신호에 응답하여, 상기 입력 채널 ⑦ 및 ⑧을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력한다.
그러면, 제 5 어드레스 출력수단(150)은, 상기 제 1 및 제 2 어드레스 출력수단(110, 120)으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 출력하며, 입력 채널 ⑬'을 통해 입력되는 소정의 신호에 응답하여, 상기 제 1 및 제 2 어드레스 출력수단(110, 120)으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력한다.
그리고, 제 6 어드레스 출력수단(160)은, 상기 제 3 및 제 4 어드레스 출력수단(130, 140)으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 출력하며, 입력 채널 ⑭'을 통해 입력되는 소정의 신호에 응답하여, 상기 제 3 및 제 4 어드레스 출력수단(130, 140)으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력한다.
이어서, 제 7 어드레스 출력수단(170)은, 상기 제 5 및 제 6 어드레스 출력수단(150, 160)으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 상기 어드레스 카운터(200)에 출력하며, 상기 어드레스 카운터(200)로부터 입력 채널 ⑮'을 통해 입력되는 소정의 신호에 응답하여, 상기 제 5 및 제 6 어드레스 출력수단(150, 160)으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력한다.
도 2는 도 1의 상기 각 어드레스 출력수단(110＂＜170)의 상세 회로도이다.
도 2를 참조하면, 상기 각각의 어드레스 출력수단(180)은 각각 래치(latch)(182)와 가산기(184)로 구성되며, 각각 셀 검출 신호 입력 방향인 순방향(실선으로 표시)과, 어드레스 출력 방향인 역방향(점선으로 표시)의 두 가지 동작 기능을 갖는다.
여기서, 상기 각각의 어드레스 출력수단(180)은, 각각 순방향 입력 채널 FI1 및 FI2와, 순방향 출력 채널 FO와, 역방향 입력 채널 BI와, 역방향 출력 채널 BO1 및 BO2를 갖는다.
이 때, 상기 각각의 어드레스 출력수단(180)의 순방향의 동작은, 상기 순방향 입력 채널 FI1을 통해 입력되는 상기 셀 검출 신호 또는 전단의 어드레스 출력수단의 출력신호를 상기 래치(182)에 저장한다. 그리고, 이 검출 신호 또는 전단 어드레스 출력수단의 출력신호와, 상기 순방향 입력 채널 FI2를 통해 입력되는 상기 셀 검출 신호 또는 전단의 다른 어드레스 출력수단의 출력신호를 상기 가산기(184)에서 가산하고, 그 값을 상기 순방향 출력 채널 FO를 통해 출력한다.
그리고, 상기 각각의 어드레스 출력수단(180)의 역방향의 동작은, 상기 역방향 입력 채널 BI를 통해 입력되는 상기 기입 시작 어드레스 또는 소정의 어드레스 발생 신호를 상기 역방향 출력 채널 BO1을 통해 출력한다. 그리고, 상기 기입 시작 어드레스 또는 소정의 어드레스 발생 신호와, 상기 래치(182)에 저장된 신호를 상기 가산기(184)에서 가산하고, 그 값을 상기 역방향 출력 채널 BO2를 통해 출력한다.
예를 들어, 상기 어드레스 출력수단(110＂＜140)의 상기 각 순방향 입력 채널(FI1, FI2) 중 채널 ①, ③, ④, ⑥, ⑦에 셀 입력 검출 신호 '1' 이 입력되었다고 하자.
이 때, 상기 제 1 어드레스 출력수단(110)은, 상기 순방향 입력 채널 ①을 통해 입력된 값 '1'을 래치에 저장하고, 이 값과 순방향 입력 채널 ②로부터의 입력값 '0'을 가산하여 '1'을 출력한다.
그리고, 상기 제 2 어드레스 출력수단(120)은, 상기 순방향 입력 채널 ③을 통해 입력된 값 '1'을 래치에 저장하고, 이 값과 순방향 입력 채널 ④를 통해 입력된 값 '1'을 가산하여 '2'를 출력한다.
다음, 상기 제 3 어드레스 출력수단(130)은, 상기 순방향 입력 채널 ⑤로부터의 입력값 '0'을 래치에 저장하고, 이 값과 순방향 입력 채널 ⑥을 통해 입력된 값 '1'을 가산하여 '1'을 출력한다.
또한, 상기 제 4 어드레스 출력수단(140)은, 상기 순방향 입력 채널 ⑦을 통해 입력된 값 '1'을 래치에 저장하고, 이 값과 순방향 입력 채널 ⑧로부터의 입력값 '0'을 가산하여 '1'을 출력한다.
그러면, 상기 제 5 어드레스 출력수단(150)은, 상기 제 1 어드레스 출력수단(110)으로부터 출력된 값 '1'을 순방향 입력 채널 ⑨를 통해 입력받아 래치에 저장하고, 이 값과 상기 제 2 어드레스 출력수단(120)으로부터 출력된 값 '2'를 순방향 입력 채널 ⑩을 통해 입력받아 가산하여 '3'을 출력한다.
다음, 상기 제 6 어드레스 출력수단(160)은, 상기 제 3 어드레스 출력수단(130)으로부터 출력된 값 '1'을 순방향 입력 채널 ⑪을 통해 입력받아 래치에 저장하고, 이 값과 상기 제 4 어드레스 출력수단(140)으로부터 출력된 값 '1'을 순방향 입력 채널 ⑫을 통해 입력받아 가산하여 '2'를 출력한다.
마지막으로, 상기 제 7 어드레스 출력수단(170)은, 상기 제 5 어드레스 출력수단(150)으로부터 출력된 값 '3'을 순방향 입력 채널 ⑬을 통해 입력받아 래치에 저장하고, 이 값과 상기 제 6 어드레스 출력수단(160)으로부터 출력된 값 '2'를 순방향 입력 채널 ⑭을 통해 입력받아 가산하여 '5'를 출력한다.
이 때, 상기 출력값 '5'는 하나의 타임 슬롯에서 동시에 입력된 셀의 수를 나타낸다.
그러면, 상기 어드레스 카운터(200)는 상기 출력값 '5'를 입력받고, 이전 타임 슬롯에서 이미 저장된 값(여기서는 0으로 가정)을 역방향 입력 채널 ⑮'을 통해 상기 제 7 어드레스 출력수단(170)에 출력한다. 그리고, 상기 출력값 '5'와 이미 저장된 값 '0'을 가산하여 '5'를 저장한다.
이 때, 상기 역방향 입력 채널 ⑮'을 통해 상기 제 7 어드레스 출력수단(170)에 입력된 값이 상기 입력된 셀에 대한 공유 버퍼 메모리의 기입 시작 어드레스가 된다. 즉, 여기서는 기입 시작 어드레스가 '0'이 되며, 상기 입력 셀의 수 '5'에 대한 각각의 기입 어드레스는 0, 1, 2, 3, 4 가 된다.
상술한 바와 같은 상기 입력 셀의 수 '5'에 대한 각각의 기입 어드레스는 다음의 어드레스 발생 회로의 역방향 동작에 의해 발생된다.
먼저, 상기 제 7 어드레스 출력수단(170)은 상기 역방향 입력 채널 ⑮'을 통해 기입 시작 어드레스 '0'을 입력받아 역방향 출력 채널 ⑬'을 통해 출력한다. 그리고, 상기 기입 시작 어드레스 '0'과, 상기 순방향 입력 채널 ⑬을 통해 입력되어 래치에 저장된 값 '3'을 가산하여 역방향 출력 채널 ⑭'를 통해 '3'을 출력한다.
그러면, 상기 제 5 어드레스 출력수단(150)은 상기 역방향 출력 채널 ⑬'을 통해 출력된 값 '0'을 입력받아 역방향 출력 채널 ⑨'을 통해 출력한다. 그리고, 상기 역방향 출력 채널 ⑬'을 통해 출력된 값 '0'과, 상기 순방향 입력 채널 ⑨를 통해 입력되어 래치에 저장된 값 '1'을 가산하여 역방향 출력 채널 ⑩'을 통해 '1'을 출력한다.
다음, 상기 제 6 어드레스 출력수단(160)은 상기 역방향 출력 채널 ⑭'을 통해 출력된 값 '3'을 입력받아 역방향 출력 채널 ⑪'을 통해 출력한다. 그리고, 상기 역방향 출력 채널 ⑭'을 통해 출력된 값 '3'과, 상기 순방향 입력 채널 ⑪을 통해 입력되어 래치에 저장된 값 '1'을 가산하여 역방향 출력 채널 ⑫'을 통해 '4'를 출력한다.
이어서, 상기 제 1 어드레스 출력수단(110)은 역방향 출력 채널 ⑨'을 통해 출력된 값 '0'을 입력받아 역방향 출력 채널 ①'을 통해 출력한다. 그리고, 상기 역방향 출력 채널 ⑨'을 통해 출력된 값 '0'과, 상기 순방향 입력 채널 ①을 통해 입력되어 래치에 저장된 값 '1'을 가산하여 역방향 출력 채널 ②'을 통해 '1'을 출력한다.
다음, 상기 제 2 어드레스 출력수단(120)은 상기 역방향 출력 채널 ⑩'을 통해 출력된 값 '1'을 입력받아 역방향 출력 채널 ③'을 통해 출력한다. 그리고, 상기 역방향 출력 채널 ⑩'을 통해 출력된 값 '1'과, 상기 순방향 입력 채널 ③을 통해 입력되어 래치에 저장된 값 '1'을 가산하여 역방향 출력 채널 ④'을 통해 '2'를 출력한다.
그리고, 상기 제 3 어드레스 출력수단(130)은 상기 역방향 출력 채널 ⑪'을 통해 출력된 값 '3'을 입력받아 역방향 출력 채널 ⑤'을 통해 출력한다. 그리고, 상기 역방향 출력 채널 ⑪'을 통해 출력된 값 '3'과, 상기 순방향 입력 채널 ⑤로부터 입력되어 래치에 저장된 값 '0'을 가산하여 역방향 출력 채널 ⑥'을 통해 '3'을 출력한다.
마지막으로, 상기 제 4 어드레스 출력수단(140)은 상기 역방향 출력 채널 ⑫'을 통해 출력된 값 '4'를 입력받아 역방향 출력 채널 ⑦'을 통해 출력한다. 그리고, 상기 역방향 출력 채널 ⑫'을 통해 출력된 값 '4'와, 상기 순방향 입력 채널 ⑦을 통해 입력되어 래치에 저장된 값 '1'을 가산하여 역방향 출력 채널 ⑧'을 통해 '5'를 출력한다.
이 때, 셀 입력 검출 신호 '1'이 입력되지 않은 순방향 입력 채널 ②, ⑤, ⑧에 대응되는 상기 역방향 출력 채널 ②', ⑤', ⑧'의 출력 어드레스는 무시된다. 즉, 셀이 입력되지 않은 채널에 대한 어드레스는 선택되지 않는다. 따라서, 상기 셀 입력 검출 신호 '1'이 입력된 순방향 입력 채널 ①, ③, ④, ⑥, ⑦ 에 각각 대응되는 역방향 출력 채널 ①', ③', ④', ⑥', ⑦'의 순차적인 출력 어드레스인 0, 1, 2, 3, 4 가 상기 입력 셀에 대한 상기 공유 버퍼의 유효 어드레스가 된다.
만약, 다음 타임 슬롯에서 3 개의 셀이 입력되면, 상기 어드레스 카운터(200)에 이미 저장된 '5'가 기입 시작 어드레스로서, 상기 어드레스 발생수단(100)에 출력되고, 상기 3 개의 입력 셀에 대한 순차적인 기입 어드레스 5, 6, 7이 발생된다.
본 발명은 ATM 입력 셀을 공유 버퍼에 순차적으로 저장하기 위한 어드레스를 자동으로 발생시킬 수 있고, ATM 셀이 입력되는 채널에 대해 순차적인 어드레스를 부여할 수 있는 효과가 있다.

Claims (4)

  1. 공유 버퍼를 사용하는 ATM 스위칭 장치의 어드레스 발생 회로에 있어서,
    하나의 타임 슬롯에서 각각 입력되는 셀에 대한 소정의 셀 검출 신호를 각각 입력받고, 상기 입력된 셀의 수를 출력하는 어드레스 발생수단(100)과;
    상기 입력 셀의 수를 입력받아 저장하고, 다음의 타임 슬롯에서 입력된 셀의 수를 이미 저장된 상기 입력 셀의 수와 가산하여 저장하며, 상기 각각의 타임 슬롯에서 입력된 셀을 상기 공유 버퍼에 순차적으로 저장시키기 위한 각각의 기입 시작 어드레스를 상기 어드레스 발생수단(100)에 출력하는 어드레스 카운터(200)와;
    상기 어드레스 발생수단(100)은, 상기 기입 시작 어드레스를 입력받아 상기 각각의 입력 셀이 상기 공유 버퍼에 순차적으로 저장되도록 하는 순차적인 기입 어드레스를 발생시키는 것을 특징으로 하는 ATM 스위칭 장치의 어드레스 발생 회로.
  2. 제 1 항에 있어서,
    상기 어드레스 발생수단(100)은, 제 1 및 제 2 입력 채널(①, ②)을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 제 3 입력 채널(⑨')을 통해 입력되는 소정의 신호에 응답하여, 상기 제 1 및 제 2 입력 채널(①, ②)을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력하는 제 1 어드레스 출력수단(110)과;
    제 4 및 제 5 입력 채널(③, ④)을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 제 6 입력 채널(⑩')을 통해 입력되는 소정의 신호에 응답하여, 상기 제 4 및 제 5 입력 채널(③, ④)을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력하는 제 2 어드레스 출력수단(120)과;
    제 7 및 제 8 입력 채널(⑤, ⑥)을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 제 9 입력 채널(⑪')을 통해 입력되는 소정의 신호에 응답하여, 상기 제 7 및 제 8 입력 채널(⑤, ⑥)을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력하는 제 3 어드레스 출력수단(130)과;
    제 10 및 제 11 입력 채널(⑦, ⑧)을 통해 각각 입력되는 상기 셀 검출 신호를 가산하여 출력하고, 제 12 입력 채널(⑫')을 통해 입력되는 소정의 신호에 응답하여, 상기 제 10 및 제 11 입력 채널(⑦, ⑧)을 통해 각각 입력되는 상기 셀 검출 신호에 각각 대응되는 소정의 어드레스를 각각 출력하는 제 4 어드레스 출력수단(140)과;
    상기 제 1 및 제 2 어드레스 출력수단(110, 120)으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 출력하며, 제 13 입력 채널(⑬')을 통해 입력되는 소정의 신호에 응답하여, 상기 제 1 및 제 2 어드레스 출력수단(110, 120)으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력하는 제 5 어드레스 출력수단(150)과;
    상기 제 3 및 제 4 어드레스 출력수단(130, 140)으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 출력하며, 제 14 입력 채널(⑭')을 통해 입력되는 소정의 신호에 응답하여, 상기 제 3 및 제 4 어드레스 출력수단(130, 140)으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력하는 제 6 어드레스 출력수단(160)과;
    상기 제 5 및 제 6 어드레스 출력수단(150, 160)으로부터 각각 소정의 가산된 셀 검출 신호를 입력받아 이를 가산하여 상기 어드레스 카운터(200)에 출력하며, 상기 어드레스 카운터(200)로부터 제 15 입력 채널(⑮')을 통해 입력되는 소정의 신호에 응답하여, 상기 제 5 및 제 6 어드레스 출력수단(150, 160)으로부터 입력받은 소정의 가산된 신호에 각각 대응되는 소정의 신호를 각각 출력하는 제 7 어드레스 출력수단(170)을 포함하는 것을 특징으로 하는 ATM 스위칭 장치의 어드레스 발생 회로.
  3. 제 2 항에 있어서,
    상기 각각의 어드레스 출력수단(110＂＜170)은, 각각 입력받는 세 신호 중 어느 하나의 신호에 응답하여 해당 신호를 출력하는 래치(182)와;
    상기 어느 하나의 신호와 상기 세 신호 중 다른 어느 하나의 신호를 가산하여 출력하며, 상기 세 신호 중 나머지 신호와 상기 해당 신호를 가산하여 출력하는 가산기(184)를 포함하는 것을 특징으로 하는 ATM 스위칭 장치의 어드레스 발생 회로.
  4. 제 1 항에 있어서,
    상기 기입 시작 어드레스는, 상기 입력된 셀의 수를 이미 저장된 입력 셀의 수와 가산하여 저장할 때, 상기 어드레스 카운터(200)로부터 출력되는 상기 이미 저장된 입력 셀의 수인 것을 특징으로 하는 ATM 스위칭 장치의 어드레스 발생 회로.
KR1019970005458A 1997-02-22 1997-02-22 Atm 스위칭 장치의 어드레스 발생 회로 KR100235601B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970005458A KR100235601B1 (ko) 1997-02-22 1997-02-22 Atm 스위칭 장치의 어드레스 발생 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970005458A KR100235601B1 (ko) 1997-02-22 1997-02-22 Atm 스위칭 장치의 어드레스 발생 회로

Publications (2)

Publication Number Publication Date
KR19980068702A KR19980068702A (ko) 1998-10-26
KR100235601B1 true KR100235601B1 (ko) 1999-12-15

Family

ID=19497714

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970005458A KR100235601B1 (ko) 1997-02-22 1997-02-22 Atm 스위칭 장치의 어드레스 발생 회로

Country Status (1)

Country Link
KR (1) KR100235601B1 (ko)

Also Published As

Publication number Publication date
KR19980068702A (ko) 1998-10-26

Similar Documents

Publication Publication Date Title
KR950004854B1 (ko) 반도체 메모리 장치
KR920005536A (ko) 스위칭 노드용 리시퀀싱 시스템
CA2163594A1 (en) Method of generating a random element as well as a method for traffic mixing, random element generator and system component therewith
US4207435A (en) Channel translators for use in time division digital exchangers
KR830008242A (ko) 삽입된 큐우잉 장치를 가진 메모리 제어기
US3967070A (en) Memory operation for 3-way communications
US4512012A (en) Time-switch circuit
KR100235601B1 (ko) Atm 스위칭 장치의 어드레스 발생 회로
KR920009123A (ko) 셀 스위치
US5373505A (en) Switching network for digital switching systems composed of switching matrices connected parallel at the input side
US4500986A (en) Asymmetrical time division matrix apparatus
JP3103298B2 (ja) Ａｔｍスイッチのアドレス生成回路
US4081610A (en) Fast access antiphase control memory for digital data switches
KR100258354B1 (ko) 소용량 에이티엠 교환기용 스위치 제어장치
KR970051398A (ko) 메모리 장치의 테스트 회로
KR100360265B1 (ko) 듀얼포트 램의 제어회로
KR100205589B1 (ko) 타임스위치의 메모리 억세스회로
SU1200335A1 (ru) Буферное запоминающее устройство
KR0164118B1 (ko) 랜캠을 이용한 룩업 테이블 제어 장치 및 그를 이용한 룩업, 연결 설정, 연결 해제 방법
KR19980027498A (ko) 공유 fifo 메모리를 위한 스위치
SU905858A1 (ru) Модуль посто нной пам ти
SU1141394A1 (ru) Устройство дл ввода информации
SU1667071A1 (ru) Устройство управлени обращени ми
KR100196428B1 (ko) Atm 스위칭 장치
SU1107328A1 (ru) Устройство дл передачи многочастотных сигналов

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070903

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee