KR100235159B1 - 진공 마이크로 전자 소자 및 그 제조 방법 - Google Patents

진공 마이크로 전자 소자 및 그 제조 방법 Download PDF

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윌리엄 비. 켐플러
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Abstract

기판(12)와 절연 유전체(14) 위에 진공 마이크로 전자 소자(10)을 형성하는 방법은 절연 유전체(14)위에 전극 베이스(16)을 형성하는 것으로 시작된다. 다음은, 전극 베이스(16)의 일부를 노출시키기 위한 개구(44)를 갖는 제1유기 스페이서(42)로 전극 베이스(16)을 덮는다. 그리고, 개구(44) 안에 에미터(18)을 형성하기 위해 유기 스페이서(42) 위에 금속층(46)을 인가한다. 유기 스페이서(42)와 금속층(46)을 제거한 후, 제2유기 스페이서(44)와 그리드 재료(20)가 에미터(18)와 전극 베이스(16)위에 인가된다. 다음에 제3유기 스페이서(50)과 접근 개구(34 및 36)을 갖는 애노드 금속(22)를 구조물 위에 배치한다. 유기 스페이서(48 및 50)을 제거한 후, 접근 개구(34 및 36)을 폐쇄하기 위하여 금속(26)으로 애노드 금속(22)를 밀봉한다. 그 결과, 트라이오드 또는 다이오드에 사용할 수 있는 진공 마이크로 장치(10)가 완성된다.

Description

진공 마이크로 전자 소자 및 그 제조 방법
제1도는 본 발명의 바람직한 실시예의 개략적인 측면도.
제2도 내지 제5도는 본 발명의 바람직한 실시예를 형성하는 과정을 단계별로 예시한 도면.
* 도면의 주요부분에 대한 부호의 설명
12 : 기판 14 : 절연 유전체
16 : 전극 베이스 18 : 에미터
20 : 그리드 22 : 애노드
26 : 금속 밀봉층 32 : 금속 밀봉체의 침전물
34 : 개구 40 : 진공 챔버
본 발명은 마이크로 전자 소자와 그의 제조 방법에 관한 것으로, 특히 유기 스페이서 재료(organic spacer material)를 사용하여 진공 마이크로 전자 트라이오드(triode)나 다이오드(diode)를 제조하는 방법에 관한 것이다.
반도체 기술의 발달로, 마이크로파 트랜지스터 제조업자들과 전자 시스템 설계자들은 반도체 기술의 우선적인 기술적 장점 및 경제적 이점을 위하여 어느 정도의 전력 소모와 속도 저하를 감수하였다. 반도체 기술의 두 가지 중요한 장점은 소형이라는 것과 단 몇번의 공정으로 수천개의 동일한 제품을 제조할 수 있다는 것이다. 그러나, 전자 기기에 대한 전력 수요가 증가하고 이러한 전자 기기들이 고주파수에서도 동작해야할 필요성이 증가함에 따라, 전자 부품 설계자들은 반도체 장치의 구성을 재고하고 있다. 특히, 일부 설계자들은, 진공관 기술의 이점을 마이크로 전자 규모의 반도체 소자에 응용하려 하고 있다.
실제로, 반도체 공정 기술을 사용하여, 한 개의 실리콘 기판위에 에미터, 그리드 및 애노드를 갖는 밀폐된 챔버를 만들려는 시도가 행해진 바 있다. 이 해결책의 큰 장점이라면 비용 절감과 반도체 처리 기술의 응용 및 대량 생산이라 할 수 있다. 그러나, 지금까지 이 기술은 실현이 불가능하였다. 주목할만한 시도 중의 하나로서, 실리콘 기판내에 산화물 베이스를 형성하되, 이 산화물 베이스 위에 고온 금속을 배치하고 전극을 만드는 것이 있다. 예를 들어 일본 응용 물리학회지 Vol. 47. No. 12(1976년 12월)의 씨. 에이. 스핀트(C.A Spindt)등이 쓴 ＂몰리브덴콘을 이용한 박막 영역 확산 캐소드의 물리적 성질＂ 이라는 논문에 반도체 기술을 응용하여 박막 영역 확산 캐소드를 제조하는 공정이 설명되어 있다. 더욱 최근의 시도는 그리드를 형성하는데 성공적이었으며 마이크로 전자 트라이오드나 다이오드에 응용될 수 있을 것이다. 그러나, 지금까지 진공 마이크로 전자 트라이오드나 다이오드로서 쓰기 위해, 에미터, 그리드 및 애노드를 포함하는 진공 마이크로 전자 챔버를 만들려는 시도는 성공한 바 없다. 특히, 단지 반도체 장치 제조 기술만을 이용하여 이런 종류의 마이크로 전자 소자내에 진공을 밀봉하려는 시도는 모두 실패하였다.
캐소드 또는 에미터와 더불어 그리드까지 성공적으로 만들었던 시도들은 이미 설명하였듯이 산화물과 고온 금속을 사용한다. 에미터와 그리드를 제조하는 이 과정에서, 산화물을 제거함은 필수적이다. 그러나 이 산화물은 반도체 제조 공정과정중, 등방성 플라즈마 에칭공정에 의하여는 제거될 수 없다. 이는 고온의 습식 에칭 공정에 의해서 제거될 수 있다. 산화물을 습식 에칭에 의해 제거하는 과정에서 중요한 문제가 발생하게 된다. 예를 들면, 에미터와 그리드에 습식 에칭에 사용된 이물질이 필연적으로 남게 된다. 더구나, 산화물을 제거하려는 습식에칭에 의해 금속까지도 부식하게 된다. 고온 내화성 금속이라고 해서 예외일수는 없다. 지금까지 산화물과 고온 금속 기술을 사용하여 진공 밀봉상태를 만들어낸 적은 없다.
따라서, 반도체 공정 기술의 이점을 포함하면서 진공관 기술의 전력 및 속도에 있어서의 잠점을 제공하는데 트라이오드 또는 다이오드와 같은 진공 마이크로 전자 소자를 제조하는 방법이 필요하게 되었다.
반도체 기판상에 진공 밀봉 챔버를 성공적으로 형성하는 마이크로 전자 소자를 만드는 방법을 필요로 하게 되었다.
나아가, 기존의 기술에 의해 반도체 기판상에 그리드와 에미터를 제조함에 따라 발생한 잔류물 문제와 금속 에칭 문제가 없는 진공 마이크로 전자 소자를 제조하는 방법을 필요로하게 되었다.
더욱이, 단순한 공정에 의해 에미터, 애노드 및 그리드를 포함하는 다수의 진공 챔버를 만들어 반도체 기판상에 마이크로 전자 트라이오드 또는 다이오드를 형성하는 진공 마이크로 전자 소자를 대량 생산할 방법을 필요로 하게 되었다.
따라서, 전술한 한계를 극복한, 만족할만한 마이크로 전자 소자의 제조 방법을 제공하려 한다. 본 발명의 한 특징에 따르면, 기판상에 먼저 절연 유전체를 만드는 단계를 포함하는 기판 재료 위에 진공 마이크로 전자 소자를 제조하는 방법이 제공된다.
절연 유전체상에 전극 베이스가 형성된 후 제1유기 스페이서로 덮힌다. 이 제1유기 스페이서는 전극의 일부를 노출시키기 위한 실린더 모양의 개구를 갖는다. 다음 단계는 제1유기 스페이서상에 금속을 인가하여, 이 금속이 개구를 통해 들어가서 전극 베이스와 접촉하여 에미터 접점을 형성하게 하는 과정이다. 다음 단계는 제1유기 스페이서에서 금속을 제거하고 에미터와 전극 베이스 위에 제2스페이서를 만드는 과정이다. 이 제2유기 스페이서 위에 에미터와 베이스 상에서 제2유기 스페이서의 일부를 노출하는 그리드 금속이 인가 된다. 그 다음, 그리드 금속과 제2유기 스페이서의 노출된 위에 제3유기 스페이서가 자리하게 된다. 다음 단계는, 제3유기 스페이서 위에 애노드 금속 커버를 제공하는 단계이다.
여기서, 애노드 재료는 제3유기 스페이서를 노출시키는 복수의 액세스 개구를 포함한다. 다음은 애노드 금속 커버와 그리드 금속 아래에 있는 제2 및 제3유기 스페이서를 플라즈마 에칭 처리에 의하여 제거하는 단계로서, 애노드 금속 커버의 개구로 들어간 플라즈마는 제3유기 스페이서 및 제2유기 스페이서를 에칭 제거하여 에미터와 전극 베이스간의 공간 및 그리드와 애노드 금속 커버간의 공간을 만든다. 그 후, 애노드 금속 커버 위에 금속 밀봉체가 배치되어, 애노드 금속 커버의 개구를 폐쇄하여 진공 마이크로 전자 소자가 진공 공정 챔버를 떠나더라도 금속 밀봉체 아래에 진공을 유지한다.
본 발명의 기술적 장점은 트라이오드 또는 다이오드로서 사용할 수 있는 진공 마이크로 장치를 간단하고 효과적으로 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 기술적 장점은, 본 발명이 기존의 반도체 처리 기술을 사용하여 이제까지 사용할 수 없었던 마이크로 전자 소자를 제조한다는 점과, 이에 따라 전자 부품 설계자들에게 진공관 기술의 속도와 전력의 이점을 지닌 대량 생산할 수 있는 소형 장치를 사용할 잠재력을 축적하였다는 것이다.
본 발명의 또 다른 기술적 이점은, 본 발명이 진공 마이크로 전자 소자를 제조하는 신규한 방법일 뿐만 아니라, 산화 재료를 습식 에칭하고 고온 내화 금속을 사용함에 따라 발생되는 문제들을 피할수 있다는 것이다.
다음에, 첨부 도면을 참조하여 본 발명을 상세히 설명한다.
제1도 내지 제5도를 참조하여 본 발명의 바람직한 실시예를 명확히 설명하며, 여러 도면들의 동일하거나 대응하는 부분에는 동일한 번호를 부여한다.
제1도는 본 발명의 바람직한 실시예의 개략적인 측면도를 도시한다. 진공 마이크로 전자 소자에칭)는 진공 트라이오드 또는 다이오드로서 쓰일 수 있으며, 반도체 기판 위에 기존의 반도체 소자 제조 기술을 사용하여 제조할 수 있다. 제1도의 마이크로 전자 소자(10)의 바람직한 실시예를 구체적으로 살펴보면, 기판 재료(12) 위에 절연 유전체(14)가 자리하고 있다. 절연 유전체(14)는, 에미터(18)가 부착되는 베이스 전극(16)을 지지한다. 전극 베이스(16)과 에미터(18)은 공간(21)에 의해 그리드(20)로부터 분리된다. 그리드(20)은 공간(24)에 의해 애노드 재료(22)로부터 분리된다. 애노드 금속(22)를 덮고 있는 금속 밀봉체(26)은 28의 외부 압력에 대해 챔버(24 및 21)내에 진공을 유지하고 있다. 그리드(20) 뿐만 아니라 애노드 금속(22)와 금속 밀봉체(26)도 절연 유전체(14)에 부착된다. 공간(24)내에는 애노드층(22)의 개구(34 및 36)을 통하여 떨어진 금속 밀봉체(26)로부터의 금속으로 이루어지는 두 개의 작은 피착물(30 및 32)이 자리한다. 그리드 재료(20)의 개구(38)는 공간(21)을 공간(24)에 연결하여 완전한 진공 챔버(40)를 형성한다.
제2도 내지 제5도는 본 발명의 바람직한 실시예에 따른 진공 마이크로 전자 소자 형성 방법을 예시한다. 제2도를 살펴보면, 기판(12)와 절연 유전체(14) 위에 전극 베이스(16) 및 포토레지스트 패턴(42)이 스퍼터링되어 유기 스페이서로서 역할한다. 포토레지스트(42)는 전극 베이스(16) 위에 포토레지스트층(42)의 높이와 거의 동일한 폭, 즉 직경을 갖는 개구(44)를 가지고 있다.
제3도는 본 발명의 바람직한 실시예의 다음 단계를 예시한다. 포토레지스트(42)와 절연 유전체(14) 위에 개구(44)의 폭과 거의 같은 깊이를 갖는 에미터 금속층(46)이 배치된다. 개구(44) 위의 에미터 금속(46)은 개구(44)를 통해 포토레지스트(42) 속의 전극 베이스(16) 위에 피착될 것이다. 에미터 금속층(46)이 두꺼울수록, 콘 형상으로 개구(44) 내로 떨어지는 금속의 양이 감소되어, 포토레지스트(42)가 전극 베이스(16)에 접촉하는 위치 및 포토레지스트(42)의 상부 사이의 거리와 대략 동일한 높이를 갖는 에미터(18)를 산출한다. 이어서, 바람직한 실시예에 따른 방법에서는 일반적인 기술을 사용하여 에미터 금속(46)과 포토레지스트(42)를 제거한다.
제4도는 본 발명의 바람직한 실시예의 진공 마이크로 전자 장치를 제조하는 다음 단계를 예시한다. 먼저 포토레지스트층(48)이 절연 유전체(14) 위의 에미터(18)과 전극 베이스(16) 위에 피착된다. 다음에, 에칭(18)과 전극 베이스(16) 위에 개구(38)을 가지며 절연 유전체(14)와 접하게 그리드 금속(20)이 패터닝된다. 다음 단계는, 제5도에 예시하는 바와 같이, 그리드 금속(20)과, 개구(38)의 포토레지스트(48) 위에 제3의 포토레지스트층(50)을 형성하는데 이는 유기 스페이서로 쓰여지고 그 위에 애노드 금속(22)가 패터닝될 것이다. 이어서, 애노드 금속(22)이 포토레지스트층(50) 위에 형성된다. 애노드 금속(22)은 작은 개구(34 및 36)를 포함한다.
이때, 플라즈마를 개구(34 및 36)을 통하여 도입하여, 제3의 포토레지스트층(50) 및 제2의 포토레지스트층(48)을 제거하는 플라즈마 에칭 공정을 실시한다. 일단 플라즈마가 포토레지스트층(50)을 에칭하면 플라즈마는 개구(38)을 통과하여 포토레지스트층(48)을 제거한다.
플라즈마 에칭 공정에 의해 모든 포토레지스트가 제거되면, 남아 있는 공간을 밀봉한다. 다시 제1도를 살펴보면, 이러한 밀봉 공정의 결과가 예시된다. 제1도에 따르면, 개구(34 및 36)을 밀봉하여 애노드 금속(22)의 내부(24) 및 그리드 금속(20)의 내부(21)에 진공을 형성하기 위하여 애노드 금속(22) 위에 금속 밀봉체(26)이 만들어진다. 금속 밀봉체(26)은 애노드 금속(22)를 실제로 밀봉하기 위하여 개구(34,36)을 통해 떨어지는 금속을 상쇄시키기에 충분한 두께를 갖는다. 금속 밀봉제(26)의 작은 피착물(30,32)이 개구(34 및 36)로부터 절연 유전체(14)에 떨어짐을 주목한다. 이러한 피착물이 애노드 금속(22)이나 그리드 금속(20)과 접촉하지 않으면, 마이크로 전자 소자(10)이 동작에 아무런 영향도 미치지 않을 것이다. 상기한 공정들은 일반적인 반도체 제조 공정에서와 같이 진공 상태에서 수행된다. 마이크로 전자 소자(16)가 이러한 공정 환경을 벗어난 후에도 바람직한 실시예의 공간(24,21)내에는 공정 환경의 진공이 유지된다. 물론 이러한 진공은, 금속 밀봉제(26)의 밀봉에 의하여 유지되는 것이다.
바람직한 실시예의 방법을 사용하는 경우, 산화물을 사용하고 습식 에칭 처리에 의하여 제거하는 경우에 비하여 공간(24 및 21)은 훨씬 청결하고 잔존 불순물도 적다. 아울러, 유기 스페어서가 사용되므로, 산화물 제거시 필수적이었던 고온내화 금속을 사용할 필요가 없다. 에칭기 스페이서(48 및 50)을 에칭 제거하는데 사용되는 플라즈마와 반응하지 않는 다양한 금속들이 사용될 수 있다. 결국 산화물 스페이서 기술을 사용하는 경우에 비하여 진공 마이크로 전자 소자(10)를 만드는 공정이 보다 간단해진다. 더불어, 금속 밀봉체(26)을 애노드 금속(22) 위에 배치하는 경우 밀봉 효과의 이점을 얻을 수 있다. 그 결과, 바람직한 실시예의 공정은 기존의 반도체 장치 조립 기술을 사용하여 진공 마이크로 전자 소자를 제조할 수 있다.
본 발명의 바람직한 실시예의 방법을 사용하는 경우, 금속 밀봉체 또는 다른 밀봉체를 기계적으로 덧대지 않고도 진공 밀봉을 가능하게 할 수 있다. 이것이 마이크로 전자 트라이오드 또는 다이오드을 제조함에 있어 그리드와 에미터를 밀봉하는 지금까지 사용된 유일한 방법이다. 이에 반하여, 본 발명은 반도체 장치 제조 공정에 의해서만 실시되며 외부에서 혹은 기계적으로 금속 밀봉제를 덧댈 필요가 없다. 따라서,외부에서 또는 기계적으로 밀봉 재료를 인가함에 따라 발생할 수 있는 정렬의 형태 또는 다른 문제들을 고려할 필요가 없다.
기판(12)의 재료로는 실리콘 이산화물과 같이 반도체 소자 제조에 통상적으로 쓰이는 재료이면 어떤 종류의 실리콘 물질이라도 좋다. 절연 유전체(14)는 본 발명의 목적과 부합하는 절연 유전체라면 어떤 종류의 것이라도 좋다. 바람직한 실시예의 전극 베이스는, 강도가 뛰어나고 에미터(18)의 높은 전위에도 견딜 수 있는 텅스텐을 쓰고 있다. 그러나 몰리브덴 또는 니켈과 같은 모든 내화 금속은 사용될 전위에 견디기에 필요한 강도와 충분한 내구성이 있다. 본 발명에서의 포토레지스트 또는 유기 스페이서(42,48 및 50)의 경우, 플라즈마 에칭에 민감하며 변형 미러장치(deformable mirrored device) 기술에 알려진 재료가 사용될 수 있다. 포토레지스트는 플라스틱형 재료로써 반도체 장치 공정의 플라즈마 에칭에 의해 부식하기 쉬운 재료이다.
제3도의 구성 대신에, 절연 유전체(14)의 전 표면을 가로질러 개구(44)를 갖는 포토레지스트층(42)의 연속적인 층을 형성할 수도 있으며, 금속층(46)의 볼록한 구조 대신, 연속적인 포토레지스트층 위에 연속적인 금속층을 배치하여 에미터(18)를 형성할 수도 있으나, 이 경우 절연 유전체(14)상에 전극 베이스(16) 및 에미터(18)를 남기기 위하여 포토레지스트층(42)와 금속층(46)을 한번의 제거 단계에서 모두 제거하는 것이 바람직하다. 다음에, 제4도에 도시한 바와 같이 에미터(18)과 전극 베이스(16) 위에 포토레지스트(48)이 자리하게 된다.
액세스 홀(34 및 36)을 제공하는 대신, 그리드 금속(20)으로부터 어느 정도 떨어져 있는 애노드 금속(22)의 일부가 포토레지스트(50)을 덮지 않도록 애노드 금속(22)를 형성할 수도 있다. 그러나, 이러한 구조에서는 포토레지스트(50)이 제거된 후에도 애노드 재료(22)가 동일한 형상을 유지할 수 있도록 충분한 구조적 지지를 해줄 필요가 있다. 애노드 재료(22)가 개구(34 및 36)을 갖지 않도록 설계된 경우라도, 포토레지스트(50)에 대한 개구는 여전히 필요하며, 따라서 플라즈마 에칭에칭해 포토레지스트(50 및 48)을 제거할 수 있는 것이다. 그 후, 금속 밀봉체(26)이 사용되어 애노드 금속(22)를 완전히 밀봉할 수 있다.
진공 마이크로 전자 소자(10)의 바람직한 실시에에서, 각 층의 치수는 다음과 같다 : 전극 베이스(16), 그리드 금속(20), 애노드 금속(22) 및 금속 밀봉체(26)은 모두 약 1 미크론의 두께를 갖는다. 에미터(18)의 높이는 약 1 미크론이고 개구(38)의 폭은 1 내지 2 미크론이다. 절연 유전체(14)로부터 그리드 전극(20)의 내측까지의 높이는 2 내지 3 미크론이고, 절연 유전체(14)로부터 애노드 금속(22)의 내측까지의 높이는 약 4 내지 5 미크론이다. 개구(34 및 36)의 직경은 가능한 작으며 약 0.5 미크론이다.
진공 마이크로 전자 장치(10)용의 여러 재료의 구조적 특성도 에미터(18), 그리드(20) 및 애노드(22)의 전기적 특성과 마찬가지로 고려되어야 한다. 더욱이, 이들 각각의 구성 부품에 접속될 단자가 진공 마이크로 전자 소자(10)내의 각각의 부품의 크기를 결정할 것이다.
본 발명이 상기의 특정한 실시예에 준하여 설명되었지만, 이는 본 발명을 한정하려는 의미로 이해되어서는 안된다. 상기의 설명을 참조한다면 당해 기술 분야의 당업자라면 여러 가지로 수정할 수 있을 것이다. 따라서, 첨부된 특허 청구의 범위는 본 발명의 진정한 범위에 속하는 그와 같은 수정들을 포함하고 있다.

Claims (13)

  1. 반도체 기판상의 마이크로 전자 소자에 있어서, 상기 기판과 접하는 전극 베이스, 상기 전극 베이스와 접하는 에미터 접점, 상기 에미터 및 전극 베이스 위에 이들로부터 분리되어 있는 그리드 금속 및, 상기 그리드 금속, 에미터 및 전극 베이스를 덮으며 이들로부터 분리되어 있는 애노드 금속을 포함하고, 상기 에미터 접점, 그리드 금속 및 애노드 금속은 복수의 유기 스페이서 재료층을 인가하고 제거하는 단계들에 의해 형성되는 것을 특징으로 하는 마이크로 전자 소자.
  2. 제1항에 있어서, 상기 전극 베이스는 텅스텐 재료를 포한하는 것을 특징으로 하는 마이크로 전자 소자.
  3. 제1항에 있어서, 상기 그리드 금속은 상기 마이크로 전자 소자내에 결합되어 트라이오드를 형성하는 것을 특징으로 하는 마이크로 전자 소자.
  4. 제1항에 있어서, 상기 그리드 금속은 상기 마이크로 전자 소자내에 결합되어 다이오드를 형성하는 것을 특징으로 하는 마이크로 전자 소자.
  5. 제1항에 있어서, 상기 에미터 금속과 밀봉체는 상기 마이크로 전자 소자에 처리된 진공 상태로 상기 그리드 금속과 상기 에미터를 유지시키는 것을 특징으로 하는 마이크로 전자소자.
  6. 기판 재료의 기판 베이스와 절연 유전체 상에 진공 마이크로 전자 소자를 형성하는 방법에 있어서, 절연 유전체상에 전극 베이스를 형성하는 단계, 상기 전극 베이스의 일부를 노출시키는 개구를 가지는 제1유기 스페이서로 상기 전극 베이스를 덮는 단계, 상기 제1유기 스페이서 위에 금속을 인가하여, 상기 금속이 상기 개구로 들어가서 상기 전극 베이스와 접촉하여 에미터 접점을 형성하게 하는 단계; 상기 제1유기 스페이서로부터 상기 금속을 제거하는 단계; 상기 에미터와 전극 베이스 상에 제2유기 스페이서를 형성하는 단계; 상기 에미터와 전극 베이스 위의 상기 제2유기 스페이서의 일부가 노출되도록 상기 제2유기 스페이서 상에 그리드 금속을 인가하는 단계; 상기 노출된 제2유기 스페이서 내의 상기 그리드 금속 상에 제3유기 스페이서를 형성하는 단계; 복수의 액세스 개구를 포함하여 상기 제3유기 스페이서를 노출시키는 애노드 금속을 상기 제3유기 스페이서 위에 인가하는 단계; 상기 애노드 금속과 그리드 금속 내에서 상기 제2 및 제3유기 스페이서를 제거하여 상기 애노드 금속과 상기 그리드 금속간 및 상기 그리드 금속과 상기 에미터간의 공간을 형성하는 단계, 및 상기 액세스 개구를 금속 밀봉체로 밀봉하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, 상기 전극 베이스를 형성하는 단계는 상기 기판 베이스상에 상기 전극 베이스를 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 상기 전극 베이스를 덮는 단계는 상기 전극 베이스 위에 포토레지스트를 코팅하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 금속을 제거하는 단계는 상기 기판으로부터 상기 금속을 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제6항에 있어서, 상기 그리드 금속을 인가하는 단계는 상기 제2유기 스페이서상에 상기 그리드 금속을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제6항에 있어서, 상기 제3유기 스페이서를 형성하는 단계는 상기 그리드 금속 위에 포토레지스트층을 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제6항에 있어서, 상기 애노드 금속을 인가하는 단계는 상기 제3유기 스페이서상에 상기 애노드 금속을 스퍼터링하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제6항에 있어서, 상기 제3 및 제2유기 스페이서를 제거하는 단계는 상기 제3및 제2유기 스페이서를 에칭 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
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