KR100234382B1 - 반도체 메모리 장치의 평탄화 방법 - Google Patents

반도체 메모리 장치의 평탄화 방법 Download PDF

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Abstract

반도체 메모리 장치의 평탄화 방법을 개시한다. 하나의 셀 커패시터와 하나의 트랜지스터로 이루어지는 메모리 셀이 2차원적으로 배열된 셀 어레이 영역 및 상기 메모리 셀을 구동시키기 위한 집적회로로 이루어지는 주변회로 영역을 구비하는 반도체 메모리 장치의 평탄화 방법에 있어서,
스토리지 전극, 유전막 및 플레이트 전극으로 이루어진 커패시터가 형성된 셀 어레이 영역과 주변회로 영역을 구비한 반도체기판 상에 층간절연막을 형성하는 단계; 및 표면 단차의 경사각을 감소시키기 위해 상기 층간 절연막을 부분적 에치 백으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 평탄화 방법을 제공한다. 상기 부분적 에치 백은 상기 층간 절연막의 모서리 부위와 측벽에 인접한 바닥 부위의 과도한 식각을 방지하고자 부분 식각을 가능케하는 낮은 RF 파워 및 낮은 압력 공정에서 실행한다.
따라서, 본 발명에 의하면 층간 절연막을 부분적 에치 백함으로써 스페이서 형성시 취약 포인트를 발생시키지 않을 뿐만 아니라 후속 산화막의 추가 증착 없이도 표면 단차의 경사각을 감소시킬 수 있다.

Description

반도체 메모리 장치의 평탄화 방법{Planization method of semiconductor memory device}
본 발명은 반도체 메모리 장치의 평탄화 방법에 관한 것으로, 특히 셀 어레이 영역과 주변회로 영역 사이에 발생하는 표면단차의 경사각을 감소시키기 위한 평탄화 방법에 관한 것이다.
반도체 장치 제조 공정에서는 축적되는 층의 구성 및 두께의 차이에 의해서 특정 지역간에 일정한 단차가 형성되는데, DRAM의 경우 스토리지 전극들이 형성되는 셀 어레이(cell array) 영역과 상기 스토리지 전극이 형성 되지 않는 코어(core) 영역 또는 주변회로 영역간의 글로벌(global) 단차가 대표적인 경우이다.
최근, DRAM의 집적도가 증가함에 따라 스토리지(storage) 전극의 표면적을 증가시키기 위하여 3차원적인 구조의 스토리지 전극을 형성하는 여러 가지 방법이 제안되고 있다. 그러나, 이러한 3차원적인 구조의 스토리지 전극을 DRAM 셀에 채택하게 되면 셀 어레이 영역과 주변회로 영역의 표면단차가 증가하여 그들 사이의 단차진 부위에 배선을 형성하기 위한 사진공정시 패턴불량이 발생한다.
도 1은 종래의 DRAM 제조방법을 예로하여 셀 어레이 영역과 코어 또는 주변회로 영역의 표면단차가 발생함을 설명하기 위한 단면도이다. 여기서, 참조부호 a 및 b로 표시한 부분은 각각 셀 어레이 영역 및 코어 또는 주변회로 영역을 나타낸다.
도 1을 참조하면, 반도체기판(10) 상에 일정한 단계를 거쳐 셀 어레이 영역(a)에 복수의 스토리지 전극(15)을 형성한다. 이때, 스토리지 전극(15)은 그 표면적을 증가시키기 위하여 3차원 구조, 예컨대 실린더형 또는 핀(fin)형의 구조를 갖도록 형성할 수 있다. 계속해서, 상기 결과물 전면에 유전막 및 도전막을 차례로 형성한 후, 이들을 패터닝하여 셀 어레이 영역(a)의 유전막(20) 및 플레이트 전극(25)을 형성한다. 여기서 참조 번호 12는 불순물 영역, 14는 제1 층간절연막을 나타낸다. 이와 같이 스토리지 전극(15), 유전막(20) 및 플레이트 전극(25)으로 구성되는 셀 커패시터가 형성된 기판 표면은 셀 커패시터에 의해 셀 어레이 영역(a)의 표면과 주변회로 영역(b)의 표면이 서로 다른 높이를 갖는다. 참조도면은 플레이트 전극을 완성하여 스택 셀(stack cell)을 형성한 후의 블록 에지(edge) 모양으로 셀 어레이 영역(a)과 주변회로 영역(b) 사이에 경사각이 θ≥ 87°이상으로 매우 경사져 있다.
한편, 이러한 표면 단차는 기억 용량의 증대를 위해서 스토리지 폴리 실리콘의 두께를 높이는 경우에 더욱 심화 된다. 예를 들면, 반구형 그레인(HemiSpherical Grain:HSG)을 성장시키는 단순 스택 셀(stack cell)의 경우는 상기 스택 셀의 높이가 0.8㎛ 이상이고 측면이 급경사져(vertical) 있기 때문에 배선 공정인 후속의 금속 식각 공정에서 단차지역의 잔유물(residue) 및 나칭(notching) 현상을 유발하여 심각한 공정 한계 및 소자의 결함을 초래하게 된다. 이방성 식각시 단차지역에서 야기되는 위와 같은 문제는 단순한 두께 차이 보다는 에지(edge)지역에서의 경사각이 큰 경우에 주로 발생하기 때문에 경사각의 완화가 중요한 해결해야 할 문제로 알려져 있다.
도 2는 셀 어레이 영역과 코어 또는 주변회로 영역 사이에 표면단차가 발생할 때 경사각을 완화시키지 않고 층간 절연막을 증착한 후의 단면도이다. 참조 번호 10은 반도체 기판, 12는 불순물 영역, 14는 제1 층간절연막, 15는 스토리지 전극, 20은 유전막, 25는 플레이트 전극, 30은 제2 층간절연막을 나타낸다.
도시된 바와 같이 층간 절연막을 증착할 때 셀 어레이 영역과 주변회로 영역 사이에 발생하는 단차에 의해 플레이트 전극(25)의 표면이 급경사진 형태로 형성된다. 이때, 층간절연막의 표면 역시 셀 어레이 영역(a)과 주변회로 영역(b) 사이에 참조부호 θ1로 표시한 경사진 표면을 갖는다. 이러한 경사진 표면은 그 위에 배선을 형성할 때 배선의 패턴불량을 유발시키어 DRAM의 전기적 특성을 저하시킨다.
도 3 내지 도 4는 상술한 바와 같은 문제점을 해결하기 위하여 스페이서를 형성하는 종래 기술의 평탄화 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 플레이트 전극(25)상에 제2 층간 절연막을 증착한 후 일반적인 스페이서(30a) 형성을 위해 충분하게(fully) 에치 백을 진행하면 도 3과 같이 경사각을 완화시킬 수 있다. 하지만, 상기 방법에 의해 형성된 스페이서는 표면 단차의 경사각은 완화시킬 수 있으나 A의 화살표로 표시한 부분과 같이 에지 부분의 과도한 식각 및 B와 같이 상기 플레이트 전극을 형성한 도전체 바닥 부분의 미세 트렌칭 현상 등의 문제가 나타난다. 또한 이 방법은 도 4와 같이 절연 막질을 다시 증착 해야하므로 공정 수가 늘어나는 단점이 있다. 또한 절연막을 다시 증착함으로써 경사각 θ2는 많이 완화될지라도 A, B로 표시된 취약 지점은 여전히 남게되므로 문제의 소지가 있게 된다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 해소하여 표면단차의 경사각을 감소시키기 위한, 보다 개선된 반도체 메모리 장치의 평탄화 방법을 제공하는 것이다.
도 1은 종래의 DRAM 제조방법을 예로하여 셀 어레이 영역과 코어 주변회로 영역의 표면단차가 발생함을 설명하기 위한 단면도이다.
도 2는 셀 어레이 영역과 코어 주변회로 영역사이에 표면단차가 발생할 때 경사각을 완화시키는 과정없이 바로 층간 절연막을 증착한 후의 단면도이다.
도 3 및 도 4는 상술한 바와 같은 문제점을 해결하기 위하여 스페이서를 형성하고 층간 절연막을 증착하는 종래 기술의 평탄화 방법을 설명하기 위한 단면도이다.
도 5 및 도 6은 본 발명에 의해서 셀 어레이 영역과 코어 또는 주변회로 영역사이의 표면단차 경사각을 완화시키기 위해 층간 절연막을 부분적 에치 백으로 식각하는 방법을 설명하기 위한 단면도이다.
〈도면의 주요 부분에 대한 부호 설명〉
50....반도체기판 55....스토리지 전극
60....유전막 65....플레이트 전극
70....제2층간절연막
상기 목적을 달성하기 위하여 본 발명은,
하나의 셀 커패시터와 하나의 트랜지스터로 이루어지는 메모리 셀이 2차원적으로 배열된 셀 어레이 영역 및 상기 메모리 셀을 구동시키기 위한 집적회로로 이루어지는 주변회로 영역을 구비하는 반도체 메모리 장치의 평탄화 방법에 있어서,
상기 셀 어레이 영역과 주변회로 영역을 포함하여 반도체기판 전면에 층간절연막을 형성하는 단계; 및
상기 층간 절연막을 소정 두께만큼 부분적으로 에치 백하여 이방성 식각함으로써 상기 셀 어레이 영역과 주변회로 영역의 경계에 형성된 표면단차에 따른 경사각을 완화하는 단계를 포함하는 반도체 메모리 장치의 평탄화 방법을 제공한다.
상기 부분적 에치 백은 이방성 식각에 적합한 반응성 이온 식각(RIE)에 의해 수행되고, 상기 층간 절연막의 모서리 부위와 측벽에 인접한 바닥 부위의 과도한 식각을 유발하는 이온들의 산란을 방지하기 위해 낮은 압력에서 수행하고, 식각 제어가 용이하도록 낮은 RF 파워로 수행하는 것이 바람직하다.
상기 부분적 에치 백은 CxFy(x≥1)와, CHF3 및 Ar의 혼합 가스를 이용한다.
상기 부분적 에치 백은 반응성 이온 식각 뿐만 아니라, 플라즈마 식각, 자기(磁氣) 반응성 이온 식각(MERIE) 및 고밀도 플라즈마 소스 방식으로도 실행할 수 있다.
따라서, 본 발명에 의하면 층간 절연막을 부분적으로 에치 백함으로써 스페이서 형성시 취약 지점을 발생시키지 않을 뿐만 아니라 후속 산화막의 추가 증착 없이도 표면 단차의 경사각을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다. 도 5 내지 도 6은 본 발명에 의해서 셀 어레이 영역과 코어 또는 주변회로 영역사이의 표면단차 경사각을 완화시키 위해 층간 절연막을 부분적으로 에치 백하여 식각하는 방법을 설명하기 위한 단면도이다.
도 5는 셀 어레이 영역과 코어 또는 주변회로 영역을 포함하는 반도체 기판 전면에 층간 절연막을 증착한 단계를 나타낸 단면도이다.
구체적으로, 반도체기판(50) 상에 일정한 단계를 거쳐 셀 어레이 영역에 복수의 스토리지 전극(55)을 형성한다. 여기서 참조 번호 52는 불순물 영역(트랜지스터의 소스 영역), 54는 제1 층간절연막을 나타낸다. 이때, 스토리지 전극(55)은 그 표면적을 증가시키기 위하여 3차원 구조, 예컨대 실린더형 또는 핀(fin)형의 구조를 갖도록 형성할 수 있다. 계속해서, 상기 결과물 전면에 유전막 및 도전막을 차례로 형성한 후, 이들을 패터닝하여 셀 어레이 영역의 유전막(60) 및 플레이트 전극(65)을 형성한다. 이와 같이 스토리지 전극(55), 유전막(60) 및 플레이트 전극(65)으로 구성되는 셀 커패시터가 형성된 반도체 기판 표면은 셀 커패시터에 의해 셀 어레이 영역의 표면과 주변회로 영역의 표면이 서로 다른 높이를 갖는다. 이때, 도 5는 커패시터가 형성된 셀 어레이 영역과 주변회로 영역을 구비한 반도체기판 상에 제2 층간 절연막으로 산화막(70)을 일정 두께 이상 도포한 단계를 나타낸 것이다.
도 6은 도 5에서 증착한 층간 절연막을 부분적으로 에치 백하여 식각한 후의 단면도이다.
도면에 표시된 층간 절연막의 프로파일(profile)이 얻어지기 위한 식각 기술 및 종래 기술의 스페이서 형성 방법을 이용했을 때 노출되는 문제점을 해결하는 방법은 다음과 같다.
전술한 바와 같은 스페이서 형성시 나타나는 취약 지점은 부분적으로 에치 백할 때도 여전히 나타낼 가능성이 있는데, 본 실시예에서는 다음과 같은 조건으로 반응성 이온 식각(RIE) 방식의 에치 백으로 이를 해결하였다.
첫째, 이온 산란 감소를 위한 낮은 압력 공정이다. 에지 부분에서의 과도한 식각 현상은 플라즈마 용기(sheath) 내에서의 산란에 의해서 수직으로 입사되지 않는 이온들에 의해서 초래되며, 측벽 근방 바닥에서의 미세 트렌칭 현상(도 3의 B) 또한 이러한 이온들이 측벽에서 반사하여 측벽 근방 바닥에 집중되어 스퍼터링이 강화 되기 때문이다. 따라서 낮은 압력을 사용하여 용기 내에서의 산란을 최소화하고 가능한 한 이온들이 수직으로 입사하여 이방성 식각이 되도록 하여야 한다. 산란을 최소화하기 위해 반응성 이온 식각에서는 압력을 100 mTorr 이하로 하는 것이 바람직하다.
둘째, 부분적인 에치 백을 위해서는 이온 에너지를 감소시켜 식각 속도를 저하시켜야 식각 제어가 용이하다. 따라서 RF 파워는 400W 이하로 하는 것이 좋다.
셋째, 식각가스로는 Ar, CxFy(x≥1) 및 CHF3의 혼합가스를 사용한다. 이때 Ar의 양이 과도하면 미세 트렌칭 현상이 심화되므로 Ar/CxFy≤1 비로 사용한다.
상술한 바와 같은 조건에서 부분적인 에치 백을 수행하면, 경사각 θ3≤ 83°범위의 값을 얻을 수 있다. 이때의 경사각 θ3를 도 2의 θ1와도 4의 θ2를 비교하면 θ2?? θ3〈 θ1이며, θ1- θ3≥ 5°즉, 경사각을 5°이상 줄일 수 있게 된다.
따라서, 본 발명에 의하면 반도체 장치의 표면단차의 경사각을 감소시키기 위하여 층간 절연막을 적층하고, 이 층간 절연막을 부분적으로 에치 백함으로써 경사각을 완화시킬 뿐만 아니라, 종래의 스페이서 형성시 발생했던 취약 지점이 발생하지 않는다. 또한, 후속 절연막의 추가 증착 없이도 표면단차의 경사각을 감소시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (7)

  1. 하나의 셀 커패시터와 하나의 트랜지스터로 이루어지는 메모리 셀이 2차원적으로 배열된 셀 어레이 영역 및 상기 메모리 셀을 구동시키기 위한 집적회로로 이루어지는 주변회로 영역을 구비하는 반도체 메모리 장치의 평탄화 방법에 있어서,
    상기 셀 어레이 영역과 주변회로 영역을 포함하여 반도체기판 전면에 층간절연막을 형성하는 단계; 및
    상기 층간 절연막을 소정 두께만큼 부분적으로 에치 백하여 이방성 식각함으로써 상기 셀 어레이 영역과 주변회로 영역의 경계에 형성된 표면단차에 따른 경사각을 완화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 평탄화 방법.
  2. 제1항에 있어서, 상기 부분적 에치 백은 반응성 이온 식각에 의해 수행되고, 상기 층간 절연막의 모서리 부위와 측벽에 인접한 바닥 부위의 과도한 식각을 유발하는 이온들의 산란을 방지하기 위해 낮은 압력에서 수행하는 것을 특징으로 하는 반도체 메모리 장치의 평탄화 방법.
  3. 제2항에 있어서, 상기 압력은 100 mTorr 이하인 것을 특징으로 하는 반도체 메모리 장치의 평탄화 방법.
  4. 제2항에 있어서, 상기 부분적 에치 백은 식각 속도를 저하 시켜 식각 제어가 용이하도록 낮은 RF 파워로 수행하는 것을 특징으로 하는 반도체 메모리 장치의 평탄화 방법.
  5. 제4항에 있어서, 상기 RF 파워는 400W 이하인 것을 특징으로 하는 반도체 메모리 장치의 평탄화 방법.
  6. 제2항에 있어서, 상기 부분적 에치 백은 CxFy(x≥1), CHF3및 Ar의 혼합 가스를 이용하는 것을 특징으로 하는 반도체 메모리 장치의 평탄화 방법.
  7. 제1항에 있어서, 상기 부분적 에치 백은 플라즈마 식각, 반응성 이온 식각(RIE) 및 자기(磁氣) 반응성 이온 식각(MERIE) 방식중 어느하나로 수행하는 것을 특징으로 하는 반도체 메모리 장치의 평탄화 방법.
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