KR100231286B1 - 패킷 라우터장치 - Google Patents

Abstract

본 발명은 CDMA 시스템과 같이 패킷을 단위로 하여 제어신호 및 소정의 데이터를 전송하는 시스템에 있어서, 외부 글로발 클럭에 동기되어 패킷데이터를 고속으로 전송할 수 있는 패킷 라우터장치에 관한 것으로, 송신측 노드의 CPU로부터 패킷 전송 준비신호가 검출되면 해당 노드의 Tx FIFO에 저장된 패킷 데이터를 글로발 클럭에 등기된 Tx FIFO 리드 클럭에 의해 리드하여 쉬프트 레지스터에 저장하고, 이 쉬프트 레지스터에 저장되는 패킷 데이터의 상위 3바이트로부터 패킷 데이터를 수신할 목적지 노드의 어드레스를 추출한 후, 이 추출된 목적지 어드레스에 해당하는 수신측 노드의 Rx FIFO 로 상기 패킷 데이터를 전송하도록 함으로써, 패킷 통신을 할 때 목적지 노드 어드레스의 체계가 바뀌거나 또는 불필요한 노드로 패킷이 전송되는 것을 막기 위해 하드웨어적으로 라우터장치를 수정하는 대신 CPU가 레지스터를 액세스함으로써 라우터장치의 제어가 간단하며, 모든 노드에 동일한 패킷을 동시에 전송할 수 있는 브로드캐스팅 기능이 있어 멀티로딩이 가능하고 채널카드로 TOD 패킷 전송을 할 수 있어 매우 효율적인 효과가 있다.

Description

패킷 라우터장치

본 발명은 CDMA(Code Division Multiple Access) 시스템과 같이 패킷(packet)을 단위로 하여 제어신호 및 소정의 데이터를 전송하는 시스템에 있어서, 외부 글로발 클럭(Global clock)에 동기되어 패킷 데이터를 고속으로 전송할 수 있는 패킷 라우터장치에 관한 것이다.

일반적으로 데이터를 전송하는 방식으로는 회선 교환 방식과 패킷 전송 방식이 있는데, 회선 교환 방식은 전자 교환 방식에서 많이 채용되고 있는 것으로, 전송할 데이터를 지연시키지 않고 실시간으로 전송할 수 있도록 통신로를 설정하는 교환 방식이다.

이러한 회선 교환 방식으로 소정의 데이터를 전송하기 위해서는 회선을 점유해야 하므로 회선을 유효하게 사용하지 못하고, 거리에 따른 통신비용의 차이가 심하며, 통신 속도가 상이한 상대방과는 통신할 수 없었다.

이에 비해, 패킷 전송 방식은 전송할 데이터를 패킷 단위로 나누어 전송하는 방식으로, CDMA 시스템과 같이 제어신호 및 데이터를 상호간에 전송하는 시스템에서 많이 사용되고 있으며, 이때패킷 데이터는 전송할 데이터를 미리 정해진 길이로 분리하고, 전송할 상대방의 어드레스 등을 나타내는 헤더를 붙인 것을 말한다.

이러한 패킷 전송 방식은 데이터를 전송할 경우에 회선을 점유하지 않아도 되므로 회선을 유효하게 사용할 수 있고, 통신 속도가 상이한 상대방과도 통신할 수 있는 장점이 있다.

패킷 데이터에서 그 패킷 데이터를 전송할 목적지 어드레스(Destination Address)를 찾아 전송하는 종래의 패킷 라우터장치는 제어신호가 복잡하여 목적지 어드레스를 추출하는 시간이 길고, 패킷 라우팅을 비동기(Asynchronous)적으로 수행함에 따라 한 개의 패킷 데이터를 전송하는데 걸리는 시간이 많이 소요되어 전체적으로 라우팅 속도가 느렸다.

또한, 라우터장치가 CPU와 별개로 동작함에 따라 어드레스 체계가 바뀌면 그때마다 라우터장치의 내부를 수정해야 하고, 특정 노드에서 오는 패킷이 불필요할때 블로킹(Blocking)하는 기능과 임의의 노드에서 다수의 다른 노드에 동일 패킷을 동시에 전송하는 브로드캐스팅(Broadcasting) 기능이 없어 멀티로딩(Multiloading)을 수행하지 못하며, TOD(Time Of Day) 패킷을 보낼 경우 한꺼번에 여러 장의 채널카드로 보내지 못하고 한 번에 채널카드 한 장씩 보냄에 따라 패킷 데이터 전송이 매우 비효율적인 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 그 목적은 패킷 데이터의 전송 및 제어가 글로발 클럭에 동기화되어 이루어지도록 하여 목적지 노드의 어드레스를 추출하는 동안 패킷의 흐름을 지체시키지 않아 라우팅 속도, 즉 각 노드간 패킷 전송속도를 증가시키도록 하고, CPU가 레지스터를 액세스함에 따라 블로킹 기능 또는 브로드캐스팅 기능을 수행할 수 있고 TOD 패킷을 다수의 채널카드에 동시에 전송할 수 있도록 한 패킷 라우터장치를 제공하는 데에 있다.

이러한 목적을 달성하기 위한 본 발명의 패킷 라우터장치는 송신측 노드의 CPU로부터 패킷 전송 준비신호가 검출되면 해당 노드의 Tx FIFO에 저장된 패킷 데이터를 글로발 클럭에 동기된 Tx FIFO 리드 클럭에 의해 리드하여 쉬프트 레지스터에 저장하고, 이 쉬프트 레지스터에 저장되는 패킷 데이터의 상위 3바이트로부터 패킷 데이터를 수신할 목적지 노드의 어드레스를 추출한 후, 이 추출된 목적지 어드레스에 해당하는 수신측 노드의 Rx FIFO로 상기 패킷 데이터를 전송하도록 함을 특징으로 한다.

제1도는 본 발명에 의한 패킷 라우터장치의 블록 구성도.

제2도는 제1도의 검출부의 동작 흐름도.

제3도는 제1도의 리드부의 동작 흐름도.

* 도면의 주요부분에 대한 부호의 설명

1 : Tx FIFO 2 : 검출부

3 : 리드부 4 : 쉬프트 레지스터

5 : 어드레스 필터 6 : 라이트부

7 : Rx FIFO

도 1은 본 발명에 의한 패킷 라우터장치의 블록 구성도로서, 타 보드(Board)와 HDLC통신하는 8개의 HDLC 노드(도시하지 않음)와 자신의 CPU노드(도시하지 않음)를 합친 9개 노드(NODE [8..0])내에 구성되어 각 송신측 노드가 전송하고자 하는 패킷 데이터를 저장하는 송신측 Tx FIFO(1)와, 상기 각 송신측 노드로부터 패킷 전송 준비신(Packet Ready)호가 있는지를 검출하여 패킷 전송 준비신호가 있는 해당노드(NODE [8..0])를 리드하도록 알리는 검출부(CHECKER)(2)와, 상기 검출부(2)로부터 패킷 전송 준비신호가 있는 해당 노드가 알려지면 이를 리드하고 이에 따른 응답신호(ACK)를 상기 검출부(2)로 전송하며, 해당 노드의 Tx FIFO(1)에 저장된 패킷 데이터를 전송하기 위해 글로발 클럭에 따른 Tx FIFO 리드 클럭(READ CLOCK [8.0])을 상기 Tx FIFO(1)에 출력하고, 상기 패킷 데이터의 플래그(Flag [1..0])를 추출하여 유효 패킷인 경우 인패킷(INPACKET)신호를 출력하는 리드부(READER)(3)와, 상기 리드부(3)의 Tx FIFO 리드 클럭에 의해 출력되는 상기 Tx FIFO(1)의 패킷 데이터(TXD [8..0])를 입력하여 저장하고, 글로발 클럭에 따른 Rx FIFO 라이트 클럭(WRITE CLOCK)에 의해 상기 저장된 패킷 데이터(RXD [8..0])를 수신측 노드로 전송하는 쉬프트 레지스터(Shift Register)(4) 와, CPU 데이터와 어드레스 신호에 따라 상기 쉬프트 레지스터(4)에 전송된 패킷 데이터의 상위 3바이트(Byte)에서 목적지 노드의 어드레스를 추출하여 목적지 노드 정보 (RESULT[8..0])를 출력하는 어드레스 필터(ADDRESS FILTER)(5)와, 상기 리드부(3)의 인패킷 신호와 어드레스 필터(5)의 목적지 노드 정보에 따라 상기 쉬프트 레지스터(4)가 패킷 데이터를 수신측 노드로 전송하기 위한 Rx FIFO 라이트 클럭을 출력하는 라이트부(WRITER)(6)와, 상기 라이트부(6)의 Rx FIFO 라이트 클럭에 의해 전송되는 쉬프트 레지스터(4)의 패킷 데이터를 수신하는 수신측 노드의 Rx FIFO(7)로 구성된다.

본 발명에 의한 패킷 라우터장치는 상기 송신측 노드의 Tx FIFO(1)와 수신측 노드의 Rx FIFO(7) 사이에 구성되며, Tx BUS 및 Rx BUS를 통해 패킷 데이터를 전송하게 된다.

상기 쉬프트 레지스터(4)는 상기 어드레스 필터(5)가 유효 패킷의 첫 3바이트를 어드레스 필터링하여 목적지 노드의 어드레스를 추출하고, 라이트부(6)가 Rx FIFO 라이트 클럭을 만드는데 각각 글로발 클럭으로 8클럭을 소요함에 달라 8개의 9비트 D-플립플롭으로 구성되게 된다.

그리고 상기 어드레스 필터(5)는 어드레스 필터링하는 기능은 물론 브로드캐스팅 기능과 특정 노드를 블로킹하는 블로킹 기능을 구현할 수 있다.

상기와 같이 구성된 본 발명의 패킷 라우터장치의 동작을 도 2 및 도 3을 참조하여 설명하면 다음과 같다.

도 2는 도 1의 검출부(2)의 동작 흐름도이고, 도 3은 도 1의 리드부(3)의 동작 흐름도이다.

먼저, 검출부(2)의 동작을 도 2의 흐름도를 참조하여 설명하면, 송신측 각 노드 중 첫 번째 노드부터 시작하여 각 노드에 패킷 전송 준비신호가 있는지를 검출한다(S1).

상기 단계(S1)에서 첫 번째 노드에 패킷 전송 준비신호가 있음을 검출하면 (S2), 상기 검출부(2)는 리드부(3)로 첫 번째 노드에 패킷 전송 준비신호(Packet Ready), 즉 패킷 전송 요청신호가 있음을 알리면서 전송하고자 하는 패킷 데이터가 있는 첫 번째 노드, 즉 해당 노드(NODE [8..0])를 리드하도록 요구한다(S3).

이어, 검출부(2)는 리드부(3)로부터 패킷 데이터가 있는 첫 번째 노드를 리드하도록 한 요구신호를 수신하였다는 응답신호(ACK)가 있는지를 확인하여(S4), 응답신호가 수신되지 않았다면 수신될 때까지 기다렸다가 그 다음 노드를 검출하도록 한다.

그리고 응답신호가 잘 수신되었다면, 첫 번째 노드로부터 패킷 전송 준비신호가 검출되지 않은 경우와 마찬가지로 그 다음 노드로 진행하여 패킷 전송 준비신호의 유무를 다시 검출하도록 한다(S5).

이어, 상기 검출부(2)의 동작과 연결되는 리드부(3)의 동작을 도 3을 참조하여 설명하면, 먼저 대기 상태(S11)에 있는 리드부(3)는 검출부(2)로부터 패킷 전송 준비신호가 검출된 해당 노드(NODE [8..0])를 리드하도록 하는 패킷 전송 준비 요청 신호가 있는가를 확인한다(S12).

상기 단계(S12)에서 패킷 전송 준비 요청신호가 있다면 리드부(3)는 상기 검출부(2)로 패킷 전송 준비 요청신호를 잘 받았다는 응답신호(ACK)를 출력하는 동시에 글로발 클럭의 1클럭마다 1바이트를 읽을 수 있는 Tx FIFO 리드클럭(READ CLOCK [8..0])을 상기 Tx FIFO(1)에 출력한다(S13).

이에 따라, 글로발 클럭에 동기된 Tx FIFO 리드 클럭에 의해 해당 노드 (NODE [8..0])의 Tx FIFO(1)에 저장된 패킷 데이터(TXD [8..0])가 1바이트씩 상기 쉬프트 레지스터(4)에 전송되게 된다.

이어, 리드부(3)는 상기 쉬프트 레지스터(4)에 전송되는 1바이트씩의 패킷 데이터(TXD)의 상위 2비트인 플래그를 추출하여(S14) 패킷 데이터의 스타트(Start)인지 엔드(End)인지를 각각 판단한다(S15,S17).

이때, 상위 2비트가 '10' 이면 패킷 데이터의 스타트로 간주하고, '11' 이면 패킷 데이터의 엔드로 간주하게 되는데, 이 스타트와 엔드를 구분하는 바이트는 더미 바이트(Dumy Byte)로서 각 노드가 패킷 데이터의 스타트와 엔드에 삽입시켜 주는 것이다.

그리고 상기 단계(S15)에서 패킷 데이터의 스타트가 검출되면 리드부(3)는 유효 패킷 데이터임을 알리는 인패킷(INPACKET) 신호를 라이트부(6)로 출력하고 (S16), 상기 단계(S17)에서 패킷 데이터의 엔드가 검출되면 유효 패킷 데이터가 끝남을 알리기 위해 인패킷신호를 디스에이블(Disable)시킨다(S18).

한편, 리드부(3)에서 출력되는 Tx FIFO 리드 클럭에 의해 Tx FIFO(1)에 저장된 패킷 데이터를 입력받은 쉬프트 레지스터(4)는 라이트부(6)에서 출력되는 글로발 클럭에 따른 Rx FIFO 라이트클럭에 동기되어 바이트 단위로 패킷 데이터를 수신측의 해당하는 목적지 노드로 전송하게 된다.

이때, 상기 전송할 패킷 데이터의 목적지 노드의 어드레스는 어드레스 필터(5)의 어드레스 필터링 기능을 통해 검출되게 된다.

즉, 어드레스 필터(5)는 CPU로부터 CPU 데이터와 어드레스 신호를 입력받아 Tx FIFO(1)에서 쉬프트 레지스터(4)로 전송된 목적지 어드레스 정보가 들어 있는 유효 패킷 데이터의 첫 3 바이트를 추출하여 수신측의 목적지 노드 정보(RESULT [8..0])를 라이트부(6)로 출력한다.

한편, 상기 어드레스 필터(5)는 FPGA내의 램을 이용하여 구성되며, 어드레스 필터링 기능은 물론 다수의 노드로 패킷 데이터를 한 번에 전송하는 방송 기능을 갖는 브로드캐스팅 기능과 특정 노드를 블로킹하는 기능을 구현할 수 있다.

상기 어드레스 필터링 기능은 CPU가 각 노드의 목적지 어드레스 정보에 맞게 어드레스 필터(5)에 있는 램에 데이터를 라이트해두고 패킷의 목적지 어드레스 램에서 지정하는 목적지 노드 정보(RESULT [8..0])를 라이트부(6)로 출력하는 기능으로, 목적지 노드 정보인 9비트는 9개의 노드를 의미하는데, 이때 해당하는 패킷 데이터의 목적지 노드의 비트만 '1' 로 만들어 출력하게 된다.

상기 브로드캐스팅 기능은 유효 패킷 데이터의 3 바이트 중 첫 바이트로 판단하는데, CPU가 브로드캐스팅을 의미하는 값을 레지스터에 셋팅시킨 후 상기 첫 바이트와 비교하여 같으면 나머지 2 바이트에 해당하는 어드레스의 모든 노드로 패킷을 전송하는 것이다.

그리고, 특정 노드를 블로킹하는 기능은 CPU가 레지스터에 셋팅시킨 각 노드에 해당하는 9비트와 목적지 노드 정보를 배타적 논리합(XOR)시켜 간단히 구현할 수 있다.

최종적으로, 라이트부(6)는 리드부(3)로부터 출력되는 유효 패킷임을 알리는 인패킷 신호를 수신하여 어드레스 필터(4)에 의해 목적지 어드레스가 필터링되는 시간만큼 지연시켰다가, 이 지연된 신호를 통해 상기 어드레스 필터(5)로부터 출력되는 목적지 노드 정보(RESULT [8..0])를 래취(Latch)하고 글로발 클럭의 1 클럭마다 1 바이트를 목적지 노드의 FIFO에 라이트할 수 있는 Rx FIFO 라이트 클럭을 생성한다.

따라서, 상기 라이트부(6)에서 생성되는 Rx FIFO 라이트 클럭에 따라 상기 쉬프트 레지스터(4)에서 출력되는 패킷 데이터가 해당하는 수신측 목적지 노드의 Rx FIFO(7)에 전송되게 된다.

이상, 상기 설명에서와 같이 본 발명은 어드레스 필터(5)가 어드레스 필터링하는 동안 상기 쉬프트 레지스터(4)의 패킷 전송이 중단되지 않으므로 고속의 데이터 전송이 가능하다.

그리고, 패킷 통신을 할때 목적지 노드 어드레스의 체계가 바뀌거나 또는 불필요한 노드로 패킷이 전송되는 것을 막기 위해 하드웨어적으로 라우터장치를 수정하는 대신 CPU가 레지스터를 액세스함으로써 라우터장치의 제어가 간단하며, 모든 노드에 동일한 패킷을 동시에 전송할 수 있는 브로드캐스팅 기능이 있어 멀티로딩이 가능하고 채널카드로 TOD 패킷 전송을 할 수 있어 매우 효율적이다.

또한, 글로벌 클럭에 동기되어 패킷 전송이 멈춤없이 이루어지므로 라우팅 속도가 향상되어 각 노드간 패킷 전송속도가 빨라지게 되는 효과가 있다.

Claims (3)

1. 송신측 노드로부터 패킷 전송 준비신호가 있는지를 검출하여 패킷 전송 준비 신호가 있는 해당 노드를 리드하도록 알리는 검출부(2)와, 상기 검출부(2)로부터 패킷 전송 준비신호가 있는 해당 노드가 알려지면 이를 리드하고 이에 따른 응답신호를 상기 검출부(2)로 전송하며, 해당 노드의 Tx FIFO(1)에 저장된 패킷 데이터를 전송하기 위해 글로발 클럭에 따른 Tx FIFO 리드 클럭을 상기 Tx FIFO(1)에 출력하고, 상기 패킷 데이터의 플래그를 추출하여 유효 패킷인 경우 인패킷 신호를 출력하는 리드부(3)와, 상기 리드부(3)의 Tx FIFO 리드 클럭에 의해 출력되는 상기 Tx FIFO(1)의 패킷 데이터를 입력하여 저장하고, 글로발 클럭에 따른 Rx FIFO 라이트 클럭에 의해 상기 저장된 패킷 데이터를 수신측 노드로 전송하는 쉬프트 레지스터(4)와, CPU 데이터와 어드레스 신호에 따라 상기 쉬프트 레지스터(4)에 전송된 패킷 데이터의 상위 3 바이트에서 목적지 노드의 어드레스를 추출하여 목적지 노드정보를 출력하는 어드레스 필터(5)와, 상기 리드부(3)의 인패킷 신호와 어드레스 필터(5)의 목적지 노드 정보에 따라 상기 쉬프트 레지스터(4)가 패킷 데이터를 수신측 노드의 Rx FIFO(7)로 전송하기 위한 Rx FIFO 라이트 클럭을 출력하는 라이트부(6)로 구성됨을 특징으로 하는 패킷 라우터장치.
2. 제1항에 있어서, 상기 어드레스 필터(5)는 상기 쉬프트 레지스터(4)에 전송된 유효 패킷 데이터의 3 바이트 중 첫 바이트를 추출하여 CPU가 레지스터에 셋팅시킨 브로드캐스팅을 의미하는 값과 상기 추출된 첫 바이트를 비교하여 서로 같으면 나머지 2 바이트에 해당하는 어드레스의 모든 노드로 패킷을 전송함으로써 브로드캐스팅 기능을 수행함을 특징으로 하는 패킷 라우터장치.
3. 제1항에 있어서, 상기 어드레스 필터(5)는 CPU가 레지스터에 셋팅시킨 각 노드에 해당하는 9비트와 목적지 노드 정보를 배타적 논리합함으로써 특정 노드를 블로킹함을 특징으로 하는 패킷 라우터장치.

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