KR100186270B1

KR100186270B1 - 패킷 데이타 전송장치 및 전송방법

Info

Publication number: KR100186270B1
Application number: KR1019950051151A
Authority: KR
Inventors: 이승환
Original assignee: 김주용; 현대전자산업주식회사
Priority date: 1995-12-18
Filing date: 1995-12-18
Publication date: 1999-05-15
Also published as: KR970056340A

Abstract

본 발명은 중앙처리장치와 라우터모듈 사이의 패킷데이타 전송장치 및 전송방법에 관한 것이다.

CPU 모듈과, 상기 CPU 모듈로부터 수신된 패킷데이타에 플래그를 추가하는 플래그 형성부와, 상기 플래그 형성부에서 플래그가 추가된 패킷데이타를 수신하는 라우터모듈로 구성된다.

이렇게 함으로써, 라우터모듈의 전송속도를 개선되고 하드웨어적으로 간단해진다.

Description

패킷데이타 전송장치 및 전송방법

제1도는 종래의 패킷데이타의 구성도

제2도는 종래의 패킷데이타 전송장치의 구성도

제3도는 본 발명의 실시예에 따른 패킷데이타 전송장치의 구성도

제4도는 제3도의 A부분 상세도

제5도는 본 발명의 실시예에 따른 패킷테이타의 구성도

제6도는 본 발명의 실시예에 따른 FIFO메모리 데이타의 입력 타이밍도로서,

제6a도는 AND게이트의 1번단자 및 인버터 1의 입력단자의 파형도

제6b도는 AND게이트 2번단자의 파형도

제6c도는 AND게이트의 3번단자 및 인버터2의 입력단자의 파형도

제6d도는 OR게이트의 출력단자의 파형도

* 도면의 주요부분에 대한 부호의 설명

1 : CPU 모듈 11, 41 : 라우터모듈

21 : 플래그형성부 31 : FIFO 메모리

51 : 인에이블 논리회로부 61 : 플래그형성 논리회로부

본 발명은 패킷데이타 전송장치 및 전송방법에 관한 것이며, 보다 상세히는 중앙처리장치와 라우터모듈 사이의 패킷데이타 전송장치 및 전송방법에 관한 것이다.

제1도를 참조하면, 종래의 패킷데이타는 패킷의 앞부분에 해당하는 패킷의 헤더부(HEADER)와, 상기 헤드부(HEADER)에 연속되고 데이타를 표시하는 데이타부(DATA)로 구성된다.

패킷의 헤드부(HEADER)는 패킷의 목적지를 표시하는 4바이트의 목적지 주소부(DA : Destination Adress)와, 상기 목적지 주소부(DA)에 연속되고 패킷의 출발지의 주소를 표시하는 4바이트의 출발지 주소부(SA : Source Adress)와, 상기 출발지 주소부(SA)에 연속되고 패킷의 크기를 표시하는 사이즈부(SIZE)로 구성된다.

제2도를 참조하면, 종래의 패킷데이카 전송장치는 CPU 모듈(1)과, 상기 CPU 모듈(1)과 접속된 라우터모듈(11)로 구성된다.

상기 라우터모듈(11)은 CPU 모듈(1)로부터 패킷이 입력되는 송신부(12)와, 상기 송신부(12)로 입력된 패킷데이타를 전송하는 패킷전송부(14)와, 상기 패킷전송부(14)에서 전송되는 패킷데이타의 크기를 계수하는 계수부(15)와, 상기 계수부(15)에서 패킷데이타를 계수할 수 있도록 송신부(12)에 입력된 패킷의 헤더를 해독하여 패킷의 크기를 판단하는 헤더판독부(16)와, 상기 헤더판독부(16)에서 판독된 헤더를 저장하는 송신메모리부(17)와, 상기 송신메모리부(17)에 저장된 패킷의 헤더를 전송하는 헤더전송부(18)와, 상기 헤더전송부(18)에서 전송된 패킷의 헤더를 저장하는 수신메모리부(19)와, 상기 수신메모리부(19)에 저장된 패킷의 헤더에서 패킷데이타의 크기를 해독하여 패킷전송부(14)로부터 수신된 패킷데이타의 크기와 비교하는 패킷비교부(20)와, 상기 패킷전송부(14) 및 헤더전송부(18)로부터 패킷데이타 및 패킷의 헤더가 수신되는 수신부(13)로 구성된다.

상기와 같은 패킷데이타 전송장치에서는 CPU 모듈(1)로부터 라우토모듈(11)의 송신부(12)에 입력된 패킷데이타와 패킷데이타의 헤더(HEADER)가 각각 별도로 라우터모듈(11)의 수신부(13)에 전송된다.

따라서, 라우팅에 필요한 목적지주소(DA)뿐만 아니라 패킷데이타의 크기를 포함하는 패킷의 헤더(HEADER)를 송신부(12)에서 수신부(13)로 전송하여야 하므로 전송속도가 지연되고, 이에 따른 하드웨어를 구현해야하므로 하드웨어적으로 복잡하다는 문제점이 있었다.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 패킷데이타임을 표시하는 플래그를 패킷데이타에 추가하여 전송함으로써, 전송속도가 개선되고, 하드웨어적으로 간단한 패킷데이타 전송장치 및 전송방법을 제공하는 데 있다.

상기 본 발명의 목적을 달성하기 위한 패킷데이타 전송장치의 일례로서 CPU 모듈과, 상기 CPU 모듈로부터 수신된 패킷데이타에 플래그를 추가하는 플래그 형성부와, 상기 플래그 형성부에서 플래그가 추가된 패킷데이타를 수신하는 라우터모듈로 구성된다.

이하, 본 발명의 실시예를 제3도 내지 제6도를 참조하여 상세히 설명하기로 한다.

제3도를 참조하면, 플래그형성부(21)는 상기 CPU 모듈(1)에 접속된 FIFO 메모리(31)와, 상기 FIFO 메모리(31)에 접속된 인에이블 논리회로부(51) 및 플래그형성 논리회로부(61)로 구성된다.

라우터모듈(41)은 FIFO 메모리(31)에 접속된 송신부(42)와, 상기 송신부(42)와 접속된 패킷전송부(43)와, 상기 패킷전송부(43)에 접속된 수신부(44)로 구성된다.

송신부(42)에는 플래그가 추가된 패킷데이타가 입력된다.

제4도를 참조하면, 인에이블 논리회로부(51)는 3개의 입력단자가 형성된 AND게이트(AND1)로 구성된다.

AND게이트(AND1)의 출력단이 FIFO 메모리(31)에 접속된다.

플래그형성 논리회로부(61)는 FIFO 메모리(31)에 출력단에서 접속하고 2개의 입력단이 형성된 OR게이트(OR1)와, 상기 OR게이트(OR1)의 입력단과 출력단에서 접속하는 2개의 인버터(IN1, IN2)로 구성된다.

제5도를 참조하여 본 발명의 실시예에 따른 패킷데이타의 구조를 설명하면, 패킷데이타는 최대 256 바이트로 구성되며, 각 바이트는 종래의 패킷데이타(제1도 참조)의 바이트에 플래그비트가 추가되어 9비트로 구성되고, 처음 및 최종 바이트에 추가되는 플래그비트는 하이로 세팅되고 나머지 바이트에 추가되는 플래그는 로우로 세팅된다.

제3도, 제4도 및 제6도를 참조하여 패킷데이타의 전송방법을 설명하면, AND게이트(AND1)의 3개의 입력중 적어도 1개가 로우가 되어 FIFO 메모리의 쓰기가 인에이블 된다(S101).

2개의 인버터(IN1, IN2)입력중 적어도 1개가 로우로 되어 OR게이트(OR1)의 출력이 하이로 되고 따라서 플래그비트는 하이로 세팅되어 FIFO 메모리(31)에 저장된다(제6a, 6c, 6c도 참조)(S102).

2개의 인버터(IN1, IN2)입력 모두가 하이로 되어 OR게이크(OR1)의 출력이 로우로 되고 따라서 플래그비트는 로우로 세팅되어 패킷데이타가 FIFO 메모리(31)에 저장된다(제6a, 6c, 6d도 참조)(S103).

FIFO 메모리(31)에 플래그가 추가되어 저장된 패킷데이타는 라우터모듈(41)의 송신부(42)에 입력된다(S104).

송신부(42)에 입력된 플래그가 추가된 패킷데이타는 패킷전송부(43)를 통해 수신부(44)로 전송된다(S105).

수신부(44)에 입력된 플래그가 추가된 패킷데이타는 다시 FIFO 메모리를 통해 목적지로 전송된다(S106).

본 발명의 실시예에 따른 패킷데이타 전송방법에 따르면, 입력된 순서대로 출력된다는 FIFO 메모리의 특성에 의해, 처음 및 최종 바이트의 플래그비트가 하이로 세팅되고, 나머지 바이트의 플래그는 로우로 세팅된 패킷데이타는 동일한 패킷사이즈의 크기와 순서로 라우터모듈을 통해 라우터모듈의 수신단에 접속된 FIFO 메모리에 저장되고 목적지로 전송된다.

목적지에서 9번째 비트는 무시되므로 별도로 플래그를 제거할 필요는 없다.

상술한 바와 같이 본 발명의 실시예에서는, 패킷데이타에 플래그비트를 추가하고, FIFO 메모리의 특성을 이용하여 라우터모듈의 송신부 및 수신부사이에서 패킷의 헤드를 별도로 전송하지 아니하고 먼저 입력되는 데이타가 먼저 출력된다는 FIFO 메모리의 특성을 이용하여 패킷데이타타임을 표시하는 플래그가 추가된 패킷데이타만을 전송함으로써, 라우터모듈의 전송속도를 개선되고 하드웨어적으로 간단해진다.

Claims

CPU 모듈(1)에서 라우터 모듈(41)로 패킷 데이터를 전송하도록 된 패킷 데이터 전송장치에 있어서, 상기 CPU 모듈(1)과 라우터 모듈(41) 사이에 설치되며, 동일한 패킷 사이즈의 크기와 순서로 상기 라우터 모듈(41)에 패킷 데이타를 전송하고 패킷 데이터임을 표시하기 위한 플래그 비트를 패킷 데이터의 처음 및 최종 바이트에 추가하도록 된 플래그 형성부(21)를 포함하는 것을 특징으로 하는 패킷데이타 전송장치.
제1항에 있어서, 상기 플래그형성부(21)는 CPU 모듈(1)에 접속된 FIFO 메모리(31)와; 상기 FIFO 메모리(31)에 접속되고 3개의 입력단자가 형성된 AND게이트(AND1)를 포함하는 인에이블 논리회로부(51) 및; 상기 FIFO 메모리(31)에 출력단에서 접속하고, 2개의 입력단이 형성된 OR게이트(OR1)와, 상기 OR게이트(OR1)의 입력단과 출력단에서 접속하는 2개의 인버터(IN1, IN2)를 포함하는 플래그형성 논리회로부(61)로 구성된 것을 특징으로 하는 패킷데이타 전송장치.
AND게이트(AND1)의 3개의 입력중 적어도 1개가 로우가 되어 FIFO 메모리의 쓰기가 인에이블 되는 단계(S101)와, 2개의 인버터(IN1, IN2)입력중 적어도 1개가 로우로 되어 OR게이트(OR1)의 출력이 하이로 되고 따라서 플래그비트는 하이로 세팅되어 FIFO 메모리(31)에 저장되는 단계(S102)와, 2개의 인버터(IN1, IN2)입력 모두가 하이로 되어 OR게이트(OR1)의 출력이 로우로 되고 따라서 플래그비트는 로우로 세팅되어 패킷데이타가 FIFO 메모리(31)에 저장되는 단계(S103)와, FIFO 메모리(31)에 플래그가 추가되어 저장된 패킷데이타가 라우터모듈(41)의 송신부(42)에 입력되는 단계(S104)와, 송신부(42)에 입력된 플래그가 추가된 패킷데이타가 패킷전송부(43)를 통해 수신부(44)로 전송되는 단계(S105)와, 수신부(44)에 입력된 플래그가 추가된 패킷데이타는 다시 FIFO 메모리를 통해 목적지로 전송되는 단계(S106)로 구성되는 것을 특징으로 하는 패킷데이타의 전송방법.