KR100225686B1 - 막형성용 재료 및 배선형성방법 - Google Patents

막형성용 재료 및 배선형성방법 Download PDF

Info

Publication number
KR100225686B1
KR100225686B1 KR1019960002480A KR19960002480A KR100225686B1 KR 100225686 B1 KR100225686 B1 KR 100225686B1 KR 1019960002480 A KR1019960002480 A KR 1019960002480A KR 19960002480 A KR19960002480 A KR 19960002480A KR 100225686 B1 KR100225686 B1 KR 100225686B1
Authority
KR
South Korea
Prior art keywords
copper
film
wiring
forming
group
Prior art date
Application number
KR1019960002480A
Other languages
English (en)
Other versions
KR960035784A (ko
Inventor
아케미 가와구찌
고우사쿠 야노
유카 데라이
Original Assignee
모리시다 요이치치
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시다 요이치치, 마츠시타 덴끼 산교 가부시키가이샤 filed Critical 모리시다 요이치치
Publication of KR960035784A publication Critical patent/KR960035784A/ko
Application granted granted Critical
Publication of KR100225686B1 publication Critical patent/KR100225686B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/18—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metallo-organic compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

막형성용 재료는 Cu에 배위하면서 Si를 포함하는 6원환구조를 가지고, 일반식이,
로 나타내어지는 화합물이다. 상기 일반식에서 X1및 X2는 예를 들면 O, S, Se, Te 등의 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1, Y2및 Y3중 적어도 하나는 Si 이며, L은 이중결합 또는 삼중결합을 가지고, Cu에 전자를 공여할 수 있는 기이며, R1및 R2는 예를 들면 SiF3, SiH3, CF3또는 CH3이다.

Description

막형성용 재료 및 배선형성방법
제1도는 본 발명의 각 실시예에 관한 막형성용 재료를 이용하여 동막을 퇴적하는 제1CVD장치의 개략도.
제2도는 본 발명의 각 실시예에 관한 막형성용 재료를 이용하여 동막을 퇴적하는 제2CVD장치의 개략도.
제3도는 본 발명의 각 실시예에 관한 막형성용 재료를 이용하여 동막을 퇴적할 때에 이용하는 스핀 코터(spin coater)의 개략도.
제4a~f도는 본 발명의 각 실시예에 관한 막형성용 재료를 이용하는 제1배선형성방법의 각 공정을 나타내는 단면도.
제5a~f도는 본 발명의 각 실시예에 관한 막형성용 재료를 이용하는 제2배선 형성방법의 각 공정을 나타내는 단면도.
제6a∼f도는 제1종래의 배선형성방법의 각 공정을 나타내는 단면도.
제7a∼d도는 제2종래의 배선형성방법의 각 공정을 나타내는 단면도.
제8a∼c도는 제2종래의 배선형성방법의 각 공정을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
6, 30, 40, 100, 110 : 기판 31, 41, 101, 111 : 절연막
32, 44, 104, 115 : 동막 33, 42, 102, 112 : 레지스트 패턴
35, 46, 106 : 동실리사이드층 103, 113 : 홈부
[발명의 배경]
본 발명은 기판상에 동배선을 형성하기 위한 막형성용 재료 및 동배선의 형성방법에 관한 것이다.
종래부터 Si로 구성되는 반도체 기판상에 형성되는 반도체 집적회로의 배선 재료로서는 알루미늄이 주로 사용되어왔지만 반도체 집적회로의 고집적화 및 고속화를 위해 알루미늄보다도 낮은 저항인 동시에 높은 스트레스 마이그레이션(stress migration) 및 높은 일렉트로 마이그레이션(electro migration) 내성이 우수한 동이 배선재료로서 주목받고 있다.
이하 제1종래예로서 기판상에 스퍼터법에 의해 동배선을 형성하는 방법에 대하여 제6a∼f도를 참조하면서 설명한다.
우선, 제6a도에 나타내는 바와 같이 Si로 구성되는 기판(100) 위 전면에 걸쳐서 SiO2로 구성되는 절연막(101)을 퇴적한 후, 제6b도에 나타내는 바와 같이 절연막(101) 위에 포토리소그래피에 의해 에칭 마스크로 되는 레지스트 패턴(102)을 형성하고, 그후, 제6c도에 나타내는 바와 같이 레지스트 패턴(102)을 마스크로 하여 절연막(101)에 대하여 에칭을 실행하여 배선용 홈부(103)를 형성한다.
다음에 제6d도에 나타내는 바와 같이 Si를 포함하는 Cu로 구성되는 타겟을 이용하여 스퍼터법을 행함으로써 상기 절연막(101) 위에 전면적으로 Si를 포함하는 동막(104)을 퇴적한 후, 제6e도에 나타내는 바와 같이 동막(104)에서 절연막(101)의 표면에 노출된 부분을 예를 들면 CMP법으로 제거하고 동막(104)으로 구성되는 동배선(105)을 형성한다. 그후, 기판(100)에 대하여 열처리를 실시하여 제6f도에 나타내는 바와 같이 동배선(105)의 표면부에 동실리사이드층(106)을 형성한다.
동실리사이드막(106)을 형성하는 이유는 다음과 같다. 즉, 동은 내산화성이 낮기 때문에 미량의 산소 분위기중에서 300℃ 정도의 열처리로 쉽게 산화해버리는 성질을 갖고 있다. 이 때문에 동배선(105)이 절연막(101)을 구성하는 SiO2등의 산소 함유층과 접하고 있는 경우에는 가열공정을 거침에 따라 동의 산화가 진행하는 동시에 동배선(105)이 산소함유층과 접하고 있지 않은 경우에도 열처리시에 동배선(105)이 공기와 접하여 산화하게 되므로 동배선(105)의 저항이 상승하여 버린다는 문제가 있다. 그래서 동배선(105)이 절연막(101)이나 공기와 접촉하는 것을 방지하기 위해 동배선(105)의 표면부에 동실리사이드층(106)을 형성하는 것이다.
그런데 스퍼터법에 의해 절연막(101) 위에 동막(104)을 퇴적하는 경우에 있어서 배선의 룰이 작은 경우에는 제6d도에 나타내는 바와 같이 보이드(void)(107)가 발생되고, 이 보이드(107)가 동배선(105)에도 잔존하므로 단선의 원인이 된다는 문제가 있다.
그래서 최근 유기 동착제(銅錯第) 화합물을 원료로서 이용하는 CVD(Chemical Vapor Deposition)법에 의해 동막 및 동배선을 형성하는 기술이 주목받고 있고, 반도체장치의 분야에서는 활발하게 연구가 진행되고 있다.
이하 제2종래예로서 CVD법에 의해 동배선을 형성하는 방법에 대하여 제7a∼d도 및 제8a~c도를 참조하면서 설명한다.
우선 제7a도에 나타내는 바와 같이 Si로 구성되는 기판(110) 위에 전면에 걸쳐서 SiO2로 구성되는 절연막(111)을 퇴적한 후, 제7b도에 나타내는 바와 같이 절연막(111) 위에 포토리소그래피에 의해 레지스트 패턴(112)을 형성하고, 그후, 제7c도에 나타내는 바와 같이 레지스트 패턴(112)을 마스크로 하여 절연막(111)에 대하여 에칭을 실행하여 배선용 홈부(113)를 형성한다.
다음에 제7d도에 나타내는 바와 같이 스퍼터법이나 CVD법에 의해 배선용 홈부(113)의 벽면 및 저면에 예를 들면 WSiN으로 구성되는 제1배리어층(114)을 퇴적한 후, 제8a도에 나타내는 바와 같이 CVD법에 의해 절연막(111) 위 전면에 걸쳐서 동막(115)을 퇴적한 후, 제8b도에 나타내는 바와 같이 동막(115)에서 절연막(111)의 표면에 노출된 부분을 예를 들면 CMP법에 의해 제거하여, 동막(115)으로 구성되는 동배선(116)을 형성한다. 그후, 제8c도에 나타내는 바와 같이 스퍼터법이나 CVD법에 의해 동배선(116) 및 절연막(111) 위에 전면적으로 예를 들면 WSiN으로 구성되는 제2배리어층(117)을 퇴적한다. 제2종래예에 있어서 제1 및 제2배리어층(114, 117)은 제1종래예에 있어서 동실리사이드층(106)과 같은 역할을 한다.
또, CVD법에 의해 동막(115)을 퇴적하기 때문에 기판(100)상에 공급되는 막형성용 재료로서는 상온에서 액체 또는 고체인 유기 동착체 화합물이 알려져 있다. 액체의 유기 동착체 화합물을 CVD법에 이용하는 경우에는 유기 동착체 화합물을 액체상태로 액체용 매스플로우미터를 통과시킨 후, 증발기에 의해 유기 동착체 화합물의 온도를 올려서 기화시키고 기체의 유기 동착체 화합물을 반응챔버에 도입하는 방법과, 액체의 유기 동착체 화합물을 버블링에 의해 기화시키고 기체의 유기 동착체 화합물을 가열된 배관을 통하여 반응챔버에 도입하는 방법이 알려져 있다.
또, 종래의 유기 동착체 화합물의 일례로서는,
에 나타내는 바와 같은 배위자(配位子)가 β디케톤계인 L=H2C=CH-SiMe3((hfac)Cu(vinyl trimethyl silane))이 미국특허 제5,144,049호에 나타내는 바와 같이 알려져 있다. 이 유기 동착체 화합물이 고체인 경우에는 고체의 유기 동착체 화합물을 유기용매 예를 들면 이소프로필 알콜에 용해시켜서 액체와 같은 방법으로 반응챔버에 도입한다.
그런데, CVD법에 의해 동배선을 형성하는 방법에 의하면 동배선(116)의 표면에 배리어층을 형성하기 위해서는 제1배리어층(114) 및 제2배리어층(117)을 별개의 공정으로 형성해야 하므로 공정수가 증가하여 공정이 길어진다는 문제가 있다.
또, 종래의 유기 동착체 화합물을 이용하여 동배선을 형성하면 동배선중에 탄소가 불순물로서 도입되기 때문에 동배선의 저항이 높아진다는 문제가 있다.
[발명의 개요]
본 발명은 상술한 문제점을 감안하여 이루어진 것으로, CVD법으로 동배선을 형성하는 기술을 전제로 하고 동배선의 표면부에 배리어층을 형성하는 공정을 삭감하는 것을 제1목적으로 하고, 동배선의 저항을 작게 하는 것을 제2목적으로 한다.
본 발명에 관한 제1막형성용 재료는, Cu에 배위하되 Si를 포함하는 6원환구조를 갖고, 일반식이,
(단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1, Y2및 Y3중 적어도 하나는 Si 이며, L은 이중결합 또는 삼중결합을 갖고, Cu에 전자를 공여할 수 있는 기이며, R1및 R2는 임의의 원소 또는 화합물이다)로 나타내어지는 화합물로 구성된다.
제1막형성용 재료에 의하면 6원환구조에 Si가 포함되어 있기 때문에 제1막형성용 재료를 이용하여 형성된 동막에 대하여 열처리를 실시하면, Si가 동막의 표면에 편석하여 동막의 표면부에 동실리사이드층으로 구성되는 배리어층이 형성된다. 이 때문에 제1막형성용 재료를 이용하여 CVD법에 의해 동막을 형성하면 공정수의 증가를 수반하지 않고 동막의 표면부에 배리어층을 형성할 수 있다.
제1막형성용 재료에 있어서 상기 일반식의 Y1, Y2및 Y3은 모두 Si인 것이 바람직하다. 이렇게 하면 6원환구조에 C가 포함되지 않으므로 이 막형성용 재료에 의해 형성된 동막의 저항이 작아진다.
제1막형성용 재료에 있어서 상기 일반식의 L은 주(主)체인에 이중결합 또는 삼중결합을 가지면서 모든 골격에 Si를 포함하는 기인 것이 바람직하다. 이러한 막형성용 재료에 의해 형성된 동막에 대하여 열처리를 실시하면 동막의 표면부에 동실리사이드층으로 구성되는 배리어층이 충분히 형성되므로 동막의 산화를 확실하게 방지할 수 있다.
제1막형성용 재료에 있어서 상기 일반식의 R1, 및 R2는 Si를 포함하는 기인 것이 바람직하다. 이러한 막형성용 재료에 의해 형성된 동막에 대하여 열처리를 실시하면 동막의 표면부에 동실리사이드층으로 구성되는 배리어층이 충분히 형성되므로 동막의 산화를 확실하게 방지할 수 있다.
본 발명에 관한 제2막형성 재료는, Cu에 배위하면서 Si를 포함하는 6원환구조를 갖고, 일반식이,
(단, X1, 및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1, Y2및 Y3중 적어도 하나는 Si 이며, R1및 R2는 임의의 원소 또는 화합물이다)로 나타내어지는 화합물로 구성된다.
제2막형성용 재료에 의하면 6원환구조에 Si가 포함되어 있기 때문에 제2막형성용 재료를 이용하여 형성된 동막에 대하여 열처리를 실시하면 Si가 동막의 표면에 편석하여 동막의 표면부에 동실리사이드층으로 구성되는 배리어층이 형성된다. 이 때문에 제2막형성용 재료를 이용하여 CVD법에 의해 동막을 형성하면 공정수의 증가를 수반하지 않고 동막의 표면부에 배리어층을 형성할 수 있다.
제2막형성용 재료에 있어서 상기 일반식의 Y1, Y2및 Y3은 모두 Si 인 것이 바람직하다. 이렇게 하면 6원환구조에 C가 포함되지 않으므로 이 막형성용 재료에 의해 형성된 동막의 저항이 작아진다.
제2막형성용 재료에 있어서 상기 일반식의 R1및 R2는 Si를 포함하는 기인 것이 바람직하다. 이러한 막형성용 재료에 의해 형성된 동막에 대하여 열처리를 실시하면 동막의 표면부에 동실리사이드층으로 구성되는 배리어층이 충분히 형성되므로 동막의 산화를 확실하게 방지할 수 있다.
본 발명에 관한 제1배선형성방법은, 기판위에 Cu에 배위하면서 Si를 포함하는 6원환구조를 갖고, 일반식이
(단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1,Y2및 Y3중 적어도 하나는 Si이며, L은 이중결합 또는 삼중결합을 갖고 Cu에 전자를 공급할 수 있는 기이며, R1및 R2는 임의의 원소 또는 화합물이다)로 나타내어지는 막형성 재료를 CVD법에 의해 공급하여 상기 기판상에 Si를 포함하는 동막을 퇴적하는 공정과,
상기 동막 위에 에칭 마스크를 형성한 후, 이 에칭 마스크를 마스크로 하여 상기 동막에 대하여 에칭을 실행하여 상기 동막으로 구성되는 동배선을 형성하는 공정과, 상기 기판에 대하여 열처리를 실시하여 상기 동배선에 포함되는 Si를 상기 동배선의 표면부에 편석시킴으로써 상기 동배선의 표면부에 동실리사이드층을 형성하는 공정을 구비하고 있다.
제1배선형성방법에 의하면 막형성용 재료가 되는 화합물의 6원환구조에 Si가 포함되어 있기 때문에 이 막형성용 재료를 이용하여 형성한 동배선에 대하여 열처리를 실시하면 Si가 동배선의 표면에 편석하여 동배선의 표면부에 동실리사이드 층으로 구성되는 배리어층이 형성된다.
본 발명에 관한 제2배선형성방법은, 기판상에 Cu에 배위하면서 Si를 포함하는 6원환구조를 갖고, 일반식이,
(단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1,Y2및 Y3중 적어도 하나는 Si이며, R1및 R2는 임의의 원소 또는 화합물이다)로 나타내어지는 막형성 재료를 CVD법에 의해 공급하여 상기 기판상에 Si를 포함하는 동막을 퇴적하는 공정과, 상기 동막 위헤 에칭 마스크를 형성한 후, 이 에칭 마스크를 마스크로 하여 상기 동막에 대하여 에칭을 실행하여 상기 동막으로 구성되는 동배선을 형성하는 공정과, 상기 기판에 대하여 열처리를 실시하여 상기 동배선에 포함되는 Si를 상기 동배선의 표면부에 편석시킴으로써 상기 동배선의 표면부에 동실리사이드층을 형성하는 공정을 구비하고 있다.
제2배선형성방법에 의하면 막형성용 재료가 되는 화합물의 6원환구조에 Si가 포함되어 있기 때문에 제1배선형성방법과 마찬가지로 동배선에 대하여 열처리를 실시하면 동배선의 표면부에 동실리사이드층이 형성된다.
본 발명에 관한 제3배선형성방법은, 기판상에 절연막을 퇴적하는 공정과, 상기 절연막 위에 에칭마스크를 형성한 후, 이 에칭 마스크를 마스크로 하여 상기 절연막에 대하여 에칭을 실행하여 상기 절연막에 배선용 홈부를 형성하는 공정과, 상기 절연막상에 Cu에 배위하면서 Si를 포함하는 6원환구조를 갖고, 일반식이,
(단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1,Y2및 Y3중 적어도 하나는 Si이며, L은 이중결합 또는 삼중결합을 갖고 Cu에 전자를 공여할 수 있는 기이며, R1및 R2는 임의의 원소 또는 화합물이다)로 나타내어지는 막형성 재료를 CVD법에 의해 공급하여 상기 절연막의 배선용 홈부에 Si를 포함하는 동막으로 구성되는 동배선을 형성하는 공정과, 상기 기판에 대하여 열처리를 실시하여 상기 동배선에 포함되는 Si를 상기 동배선의 표면부에 편석시킴으로써 상기 동배선의 표면부에 동실리사이드층을 형성하는 공정을 구비하고 있다.
제3배선형성방법에 의하면 막형성용 재료가 되는 화합물의 6원환구조에 Si가 포함되어 있기 때문에 제1배선형성방법과 마찬가지로 동배선에 대하여 열처리를 실시하면 동배선의 표면부에 동실리사이드층으로 구성되는 배리어층이 형성된다.
본 발명에 관한 제4배선형성방법은, 기판상에 절연막을 퇴적하는 공정과, 상기 절연막 위에 에칭마스크를 형성한 후, 이 에칭 마스크를 마스크로 하여 상기 절연막에 대하여 에칭을 실행하여 상기 절연막에 배선용 홈부를 형성하는 공정과, 상기 절연막상에 Cu에 배위하면서 Si를 포함하는 6원환구조를 갖고, 일반식이,
(단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1,Y2및 Y3중 적어도 하나는 Si이며, R1및 R2는 임의의 원소 또는 화합물이다)로 나타내어지는 막형성 재료를 CVD법에 의해 공급하여 상기 절연막의 배선용 홈부에 Si를 포함하는 동막으로 구성되는 동배선을 형성하는 공정과, 상기 기판에 대하여 열처리를 실시하여 상기 동배선에 포함되는 Si를 상기 동배선의 표면부에 편석시킴으로써 상기 동배선의 표면부에 동실리사이드층을 형성하는 공정을 구비하고 있다.
제4배선형성방법에 의하면 막형성용 재료가 되는 화합물의 6원환구조에 Si가 포함되어 있기 때문에 제1배선형성방법과 마찬가지로 동배선에 대하여 열처리를 실시하면 동배선의 표면부에 동실리사이드층으로 구성되는 배리어층이 형성된다.
제1∼제4배선형성방법에 의하면 막형성 재료의 6원환구조에 Si가 포함되어 있으므로 동배선에 대하여 열처리를 실시하면 Si가 동배선의 표면에 편석하여 동배선의 표면부에 동실리사이드층으로 구성되는 배리어층이 형성되므로 CVD법에 의해 동배선을 형성함에도 불구하고 공정수의 증가를 수반하지 않고 동배선에 배리어층을 형성할 수 있다.
[실시예]
이하 본 발명의 각 실시예에 대하여 도면을 참조하여 설명하기로 한다. 그 전제로서 본 발명의 각 실시예에 이용하는 동막을 퇴적하기 위한 CVD장치에 대하여 제1도 및 제2도를 참조하면서 설명한다.
제1도는 고체의 막형성용 재료를 원재료로서 이용하는 제1CVD장치의 개략적인 전체구성을 도시하고 있고, 제1도에서 1은 원재료를 수납하는 재료용기, 2는 재료용기(1)에 반응성이 낮은 Ar, N2, He 등의 캐리어가스를 공급하는 제1가스 저장기이다. 재료용기(1)에는 고체의 원재료가 유기용매에 용해된 상태로 담겨져 있다. 유기용매로서는 테트라히드로프란 등과 같이 비점이 100℃보다도 낮은 것이 바람직하다. 캐리어가스가 제1가스저장기(2)에서 재료용기(1)에 공급되면 재료용기(1)내의 원재료는 캐리어가스에 의해 버블링되어 기체상이 되어 재료용기(1)에서 유출된 후, 제1매스플로우 콘트롤러(3)에 의해 유량조정되어 CVD챔버(4)내로 도입된다. CVD챔버(4)내에는 히터(5) 위에 실리콘으로 구성된 기판(6)이 배치되어 있고, CVD챔버(4)내에 도입된 기체상의 원재료는 샤워헤드(7)에서 기판(6)으로 공급된다.
제1도에 있어서 8은 H2가스를 저장하는 제2가스저장기로서, 이 제2가스저장기(8)에서 공급되는 H2가스는 제2매스플로우 콘트롤러(9)에 의해 유량조절되어 재료용기(1)에 공급된 원재료와 혼합되어 샤워헤드(7)에서 CVD챔버(4)내로 도입되는 동시에 제3매스플로우 콘트롤러(10)에 의해 유량조정되어 CVD챔버(4)에 직접 도입된다. H2가스는 반응을 촉진하기 위해 CVD챔버(4)내에 도입되는 것이지만 샤워헤드(7)에서 CVD챔버(4)내에 도입되는 H2가스는 샤워헤드(7)의 구멍이 막히는 것을 방지한다.
제1도에서 11은 N2가스를 저장하는 제3가스저장기로서 이 제3가스저장기(11)에서 공급되는 N2가스는 제4매스플로우 콘트롤러(12)에 의해 유량조절되어 CVD챔버(4)에 직접 도입된다. 또, 13은 CVD챔버(4)의 압력을 검출하는 압력센서, 14는 CVD챔버(4)의 압력을 제어하는 압력제어기, 15는 CVD챔버(4)내의 가스를 배출하는 가스배출수단으로서, CVD챔버(4)에 도입되는 N2가스, 압력센서(13), 압력제어기(14) 및 가스배출수단(15)에 의해 CVD챔버(4)내의 가스압력은 적절한 값으로 조정된다.
제2도는 액체의 막형성용 재료를 원재료로서 이용하는 제2CVD장치의 개략적인 전체구성을 도시하고 있고, 제2CVD장치의 설명에 있어서는 제1도에 도시한 제1CVD장치와 동일한 부재에 대해서는 동일부호를 붙임으로써 설명을 생략한다.
재료용기(1)에는 액체의 원재료가 담겨져 있고, 재료용기(1)내의 원재료는 캐리어가스에 의해 눌려져 액체상태로 재료용기(1)에서 유출된 후, 액체 매스플로우 콘트롤러(16)에 의해 유량조정된 후, 증발기(17)에 의해 기화되어 CVD챔버(4)내에 도입된다.
제3도는 동막을 퇴적하는 스핀코터(spin coater)의 개략구성을 도시한 것으로, 원재료를 재료용기(1)에서 CVD챔버(4)로 도입한 후, 샤워헤드(7)에서 기판(6)위로 떨어뜨린다. 원재료는 회전하는 기판(6)의 표면에 스핀코트된다. 원재료를 스핀코트하면서 기판(6)을 히터(5)에 의해 예를 들면 400℃ 정도로 가열해도 되고, 원재료의 스핀코트후에 기판(6)을 가열해도 된다. 기판(6)상의 원재료를 가열하면 기판(6)위에 동막이 형성된다.
이하 본 발명의 제1실시예에 관한 막형성용 재료에 대하여 설명한다.
제1막형성용 재료는 Cu에 배위하면서 Si를 포함하는 6원환구조를 갖고, 일반식이,
로 나타내어지는 화합물이다.
제1막형성용 재료의 화학식에 있어서 X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VⅠ족의 원소로서, 예를 들면 O, S, Se, Te 등이다.
제1막형성용 재료의 화학식에 있어서 Y1, Y2및 Y3중 적어도 하나는 Si로서, Y1, Y2및 Y3의 모두가 Si인 것이 특히 바람직하다.
제1막형성용 재료의 화학식에 있어서 L은 이중결합 또는 삼중결합을 갖고, Cu에 전자를 공여할 수 있는 기이며, L로서는 주체인에 이중결합 또는 삼중결합을 갖되 모든 골격에 Si를 포함하는 기가 보다 바람직하다.
제1막형성용 재료의 화학식에 있어서 R1및 R2는 임의의 원소 또는 화합물이지만 Si를 포함하는 기인 것이 바람직하다.
제1막형성용 재료의 구체예로서는 이하의 제1화학식에 나타내는 바와 같은 것이 있다.
상기 제1화학식에 나타내는 막형성 재료는 6원환구조에 다수의 Si를 포함하고 있기 때문에 열처리를 실시했을 때에 동막의 표면에 편석하는 Si의 양이 많아지고, 동배선 표면부에 동실리사이드가 형성되기 쉽다. 또, 제1화학식에 나타내는 막형성용 재료가 6원환구조에 C를 포함하고 있지 않으므로 동배선의 저항이 작아진다.
제1화학식에 있어서 L로서는 이하에 나타내는 제1화합물
또는 이하에 나타내는 제2화합물
이 바람직하다. 제1화합물은 이중결합(알켄)을 갖고, 제2화합물은 삼중결합(알킨)을 갖는다.
제1화학식에 있어서 R1및 R2로서는 예를 들면 SiF3, SiH3, CF3및 CH3중에서 동종 또는 이종의 것을 선택할 수 있지만 SiF3, 및 SiH3은 CF3및 CH3보다 바람직하다. 그 이유는 Si를 포함하고 있는 화합물을 이용하면 열처리를 가하였을 때 동막의 표면에 편석하는 Si의 양이 많아지고 동배선의 표면부에 동실리사이드가 형성되기 쉽기 때문이다. 또, SiF3은 SiH3보다도 바람직하다. 그 이유는 다음과 같다.
즉, F는 외각에 7개의 전자를 갖고 있고, 우수한 전자 공여기이기 때문이다. F가 결합하고 있는 Si에는 F에서 다수의 전자가 공여되고, 전자가 조밀한 상태로 되어 있다. 이 때문에 Si가 골격에서 이탈(전자가 감소하는 반응)해도 -SiF3이 안정되게 존재할 수 있기 때문이다.
이하 본 발명의 제2실시예에 관한 막형성용 재료에 대하여 설명한다.
제2막형성용 재료는 Cu에 배위하면서 Si를 포함하는 6원환구조를 갖고, 일반식이,
로 나타내어지는 화합물이다.
제2막형성용 재료에 있어서 X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소로서, 예를 들면 O, S, Se, Te 등이다.
제2막형성용 재료에 있어서 Y1, Y2및 Y3중 적어도 하나는 Si로서, Y1, Y2및 Y3의 모두가 Si인 것이 특히 바람직하다.
제2막형성용 재료에 있어서 R1및 R2는 임의의 원소 또는 화합물이지만 Si를 포함하는 기인 것이 바람직하다.
제1막형성용 재료의 구체예로서는 이하의 제2화학식에 나타내는 바와 같은 것이 있다.
상기 제2화학식에 나타내는 막형성 재료는 6원환구조에 다수의 Si를 포함하고 있기 때문에 열처리를 실시했을 때에 동막의 표면에 편석하는 Si의 양이 많아지고, 동배선의 표면부에 동실리사이드가 형성되기 쉽다. 또, 제2화학식에 나타내는 막형성용 재료는 6원환구조에 C를 포함하고 있지 않으므로 동배선의 저항이 작아진다.
제2화학식에 있어서 R1및 R2로서는 예를 들면, SiF3, SiH3, CF3및 CH3중에서 동종 또는 이종의 것을 선택할 수 있지만 SiF3, 및 SiH3은 CF3및 CH3보다 바람직하고, SiF3은 SiH3보다도 바람직하다. 그 이유는 앞서 설명한 바와 같다.
이하 상기 제1화학식에서 L이 상기 제1화합물이면서 R1및 R2가 SiF3으로 나타내어지는 재료의 제조방법에 대하여 설명한다.
염화동(Ⅰ가) 0.15mol
알켄(2,2,4,4-테트라시릴-2-펜타시렌) 0.15mol
1, 1, 1, 5, 5, 5-헥사플루오로펜타실란-2, 4-디온칼륨염 0.15mol
을 200ml의 용매(테트라히드로푸란 또는 n-헥산) 중에 혼합하여 40℃의 온도하에서 질소가스의 기류하에서 24시간 교반하여 얻어진 화합물을 여과하여 조생성물(粗生成物)을 얻은 후, 이 조생성물을 감압하에서 60℃의 온도하에서 정제하면 수율(收率) 38%이고 진황색의 동배선용 막형성용 재료가 얻어진다.
이하 상기 제1화학식에서 L이 상기 제2화합물이면서 R1및 R2가 SiF3으로 나타내어지는 재료의 제조방법에 대하여 설명한다.
염화동(Ⅰ가) 0.15mol
알킨(4,4-디시릴-2-펜타시린) 0.15mol
1, 1, 1, 5, 5, 5-헥사플루오로펜타실란-2, 4-디온칼륨염 0.15mol
을 200ml의 용매(테트라히드로푸란 또는 n-헥산) 중에 혼합하여 50℃의 온도하에서 질소가스의 기류하에서 30시간 교반하여 얻어진 화합물을 여과하여 조생성물을 얻은 후, 이 조생성물을 감압하에서 65℃의 온도하에서 정제하면 수율 23%이고 진황색의 동배선용 막형성용 재료가 얻어진다.
이하 상기 제1화학식에서 L이 상기 제2화합물이면서 R1및 R2가 CF3으로 나타내어지는 재료의 제조방법에 대하여 설명한다.
염화동(Ⅰ가) 0.15mol
알켄(2,2,4,4-테트라시릴-2-펜타시렌) 0.15mol
1, 3-트리플루오로메틸트리실란-1, 3-디온칼륨염 0.15mol
을 200ml의 용매(테트라히드로푸란 또는 n-헥산) 중에 혼합하여 40℃의 온도하에서 질소가스의 기류하에서 24시간 교반하여 얻어진 화합물을 여과하여 조생성물을 얻은 후, 이 조생성물을 감압하에서 40℃의 온도하에서 정제하면 수율 54%이고 진황색의 동배선용 막형성용 재료가 얻어진다.
이하 상기 제1화학식에서 L이 상기 제2화합물이면서 R1및 R2가 CF3으로 나타내어지는 재료의 제조방법에 대하여 설명한다.
염화동(Ⅰ가) 0.15mol
알킨(4, 4-디시릴-2-펜타시린) 0.15mol
1, 3-트리풀루오로메틸트리실란-1, 3-디온칼륨염 0.15mol
을 200ml의 용매(테트라히드로푸란 또는 n-헥산) 중에 혼합하여 50℃의 온도하에서 질소가스의 기류하에서 24시간 교반하여 얻어진 화합물을 여과하여 조생성물을 얻은 후, 이 조생성물을 감압하에서 50℃의 온도하에서 정제하면 수율 46%이고 진황색의 동배선용 막형성용 재료가 얻어진다.
이하 상기 제2화학식에서 R1및 R2가 SiF3으로 나타내어지는 재료의 제조방법에 대하여 설명한다.
염화동(Ⅱ가) 0.15mol
1, 1, 1, 5, 5, 5-헥사플루오로펜타실란-2, 4-디온칼륨염 0.30mol
을 200ml의 용매(테트라히드로푸란 또는 n-헥산) 중에 혼합하여 실온하에서 질소가스의 기류하에서 탈수처리를 실시한 후, 16시간 교반하여 얻어진 화합물을 여과하여 조생성물을 얻은 후, 이 조생성물을 감압하에서 65℃의 온도하에서 정제하면 수율 56%이고 진청색의 동배선용 막형성용 재료가 얻어진다.
이하 본 발명의 제1 또는 제2막형성용 재료를 이용하여 기판상에 동배선을 형성하는 제1배선형성방법에 대하여 설명한다.
먼저 제4a도에 나타내는 바와 같이 Si로 구성되는 기판(30) 위에 예를 들면 SiO2로 구성되는 절연막(31)을 퇴적한 후, 이 절연막(31) 위에 제1 또는 제2실시예에 관한 막형성용 재료를 CVD법에 의해 공급하여 제4b도에 나타내는 바와 같이 절연막(31) 위에 Si를 포함하는 동막(32)을 퇴적한다.
다음에 제4c도에 나타내는 바와 같이 동막(32) 위에 에칭 마스크로 되는 레지스트 패턴(33)을 형성한 후, 제4d도에 나타내는 바와 같이 레지스트 패턴(33)을 마스크로 하여 동막(32)에 대하여 에칭을 실행하여 동막(32)으로 구성되는 동배선(34)을 형성한다.
다음에 제4e도에 도시하는 바와 같이 레지스트 패턴(33)을 제거한 후, 기판(30)에 대하여 진공중에서 500℃의 온도하에서 열처리를 실시하여 동배선(34)에 포함되는 Si를 동배선(34)의 표면부에 편석시킴으로써 동배선(34)의 표면부에 동실리사이드층(35)을 형성한다. 동실리사이드층(35)은 동배선(34)이 산화하는 것을 방지하는 배리어층(자기확산 배리어층)이 된다.
이하 본 발명의 제1 또는 제2막형성용 재료를 이용하여 기판상에 동배선을 형성하는 제2배선형성방법에 대하여 설명한다.
먼저 제5a도에 나타내는 바와 같이 Si로 구성되는 기판(40) 위에 예를 들면 SiO2로 구성되는 절연막(41)을 퇴적한 후, 제5b도에 도시하는 바와 같이 절연막(41) 위에 레지스트 패턴(42)을 형성한 후, 제5c도에 도시하는 바와 같이 레지스트 패턴(42)을 마스크로 하여 절연막(41)에 대하여 에칭을 실행하여 배선영역이 되는 형상 홈(43)을 형성한다.
다음에 절연막(41) 위에 제1 또는 제2실시예에 관한 막형성용 재료를 CVD법에 의해 공급하여 제5d도에 도시하는 바와 같이 절연막(41) 위에 Si를 포함하는 동막(44)을 퇴적한 후, 예를 들면 CMP법에 의해 동막(44)에서 절연막(41) 위에 노출되어 있는 부분을 제거하여 동막(44)으로 구성되는 동배선(45)을 형성한다.
다음에 기판(40)에 대하여 진공중에서 500℃의 온도하에서 열처리를 실시하여 동배선(45)에 포함되는 Si를 동배선(45)의 표면부에 편석시킴으로써 동배선(45)의 표면부에 동실리사이드층(46)을 형성한다. 동실리사이드층(46)은 동배선(45)이 산화하는 것을 방지하는 배리어층(자기확산 배리어층)이 된다.

Claims (8)

  1. 기판상에 Cu에 배위하면서 Si를 포함하는 6원환구조를 가지고, 일반식이,
    (단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1, Y2및 Y3은 모두 Si이며, L은 이중결합 또는 삼중결합을 가지고 Cu에 전자를 공여할 수 있는 기이며, R1및 R2는 동종(同種) 또는 이종(異種)으로서 Si를 포함하는 기(基), 플루오로알킬기 또는 알킬기를 포함하는 화합물임)로 나타내어지는 막형성용 재료를 CVD법에 의해 공급하여 상기 기판상에 Si를 포함하는 동막을 퇴적하는 공정과, 상기 동막 위에 에칭 마스크를 형성한 후, 이 에칭 마스크를 마스크로 하여 상기 동막에 대하여 에칭을 실행하여 상기 동막으로 구성되는 동배선을 형성하는 공정과, 상기 기판에 대하여 열처리를 실시하여 상기 동배선에 포함되는 Si를 상기 동배선의 표면부에 편석시킴으로써 상기 동배선의 표면부에 동실리사이드층을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 배선형성방법.
  2. 기판상에 Cu에 배위하면서 Si를 포함하는 6원환구조를 가지고, 일반식이,
    (단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1, Y2및 Y3은 모두 Si이며, R1및 R2는 동종(同種) 또는 이종(異種)으로서 Si를 포함하는 기(基), 플루오로알킬기 또는 알킬기를 포함하는 화합물임)로 나타내어지는 막형성용 재료를 CVD법에 의해 공급하여 상기 기판상에 Si를 포함하는 동막을 퇴적하는 공정과, 상기 동막 위에 에칭 마스크를 형성한 후, 이 에칭 마스크를 마스크로 하여 상기 동막에 대하여 에칭을 실행하여 상기 동막으로 구성되는 동배선을 형성하는 공정과, 상기 기판에 대하여 열처리를 실시하여 상기 동배선에 포함되는 Si를 상기 동배선의 표면부에 편석시킴으로써 상기 동배선의 표면부에 동실리사이드층을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 배선형성방법.
  3. 기판상에 절연막을 퇴적하는 공정과, 상기 절연막 위에 에칭 마스크를 형성한 후, 이 에칭 마스크를 마스크로 하여 상기 절연막에 대하여 에칭을 실행하여 상기 절연막에 배선용 홈부를 형성하는 공정과, 상기 절연막상에 Cu에 배위하면서 Si를 포함하는 6원환구조를 가지고 일반식이,
    (단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1, Y2및 Y3은 모두 Si이며, L은 이중결합 또는 삼중결합을 가지고 Cu에 전자를 공여할 수 있는 기이며, R1및 R2는 동종(同種) 또는 이종(異種)으로서 Si를 포함하는 기(基), 플루오로알킬기 또는 알킬기를 포함하는 화합물임)로 나타내어지는 막형성용 재료를 CVD법에 의해 공급하여 상기 절연막의 배선용 홈부에 Si를 포함하는 동막으로 구성되는 동배선을 형성하는 공정과, 상기 기판에 대하여 열처리를 실시하여 상기 동배선에 포함되는 Si를 상기 동배선의 표면부에 편석시킴으로써 상기 동배선의 표면부에 동실리사이드층을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 배선형성방법.
  4. 기판상에 절연막을 퇴적하는 공정과, 상기 절연막 위에 에칭 마스크를 형성한 후, 이 에칭 마스크를 마스크로 하여 상기 절연막에 대하여 에칭을 실행하여 상기 절연막에 배선용 홈부를 형성하는 공정과, 상기 절연막상에 Cu에 배위하면서 Si를 포함하는 6원환구조를 가지고 일반식이,
    (단, X1및 X2는 Cu와 배위결합하는 동종 또는 이종의 VI족의 원소이며, Y1, Y2및 Y3은 모두 Si이며, R1및 R2는 동종(同種) 또는 이종(異種)으로서 Si를 포함하는 기(基), 플루오로알킬기 또는 알킬기를 포함하는 화합물임)로 나타내어지는 막형성용 재료를 CVD법에 의해 공급하여 상기 절연막의 배선용 홈부에 Si를 포함하는 동막으로 구성되는 동배선을 형성하는 공정과, 상기 기판에 대하여 열처리를 실시하여 상기 동배선에 포함되는 Si를 상기 동배선의 표면부에 편석시킴으로써 상기 동배선의 표면부에 동실리사이드층을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 배선형성방법.
  5. 제1항에 있어서, 상기 일반식에서 X1및 X2는 O, S, Se 및 Te 중 어느 하나의 원소인 것을 특징으로 하는 배선형성방법.
  6. 제2항에 있어서, 상기 일반식에서 X1및 X2는 O, S, Se 및 Te 중 어느 하나의 원소인 것을 특징으로 하는 배선형성방법.
  7. 제10항에 있어서, 상기 일반식에서 X1및 X2는 O, S, Se 및 Te 중 어느 하나의 원소인 것을 특징으로 하는 배선형성방법.
  8. 제11항에 있어서, 상기 일반식에서 X1및 X2는 O, S, Se 및 Te 중 어느 하나의 원소인 것을 특징으로 하는 배선형성방법
KR1019960002480A 1995-03-20 1996-02-01 막형성용 재료 및 배선형성방법 KR100225686B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6075095 1995-03-20
JP95-060750 1995-03-20

Publications (2)

Publication Number Publication Date
KR960035784A KR960035784A (ko) 1996-10-28
KR100225686B1 true KR100225686B1 (ko) 1999-10-15

Family

ID=13151266

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960002480A KR100225686B1 (ko) 1995-03-20 1996-02-01 막형성용 재료 및 배선형성방법

Country Status (4)

Country Link
US (2) US5773639A (ko)
EP (1) EP0734064A3 (ko)
KR (1) KR100225686B1 (ko)
CN (1) CN1075658C (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG125881A1 (en) * 1999-12-03 2006-10-30 Lytle Steven Alan Define via in dual damascene process
JP4120925B2 (ja) * 2002-01-31 2008-07-16 宇部興産株式会社 銅錯体およびこれを用いた銅含有薄膜の製造方法
FR2839982B1 (fr) * 2002-05-22 2005-04-15 Centre Nat Rech Scient Composition de precurseur pour le depot de cuivre sur un support
US20040247905A1 (en) * 2003-04-16 2004-12-09 Bradley Alexander Zak Volatile copper(I) complexes for deposition of copper films by atomic layer deposition
US7034169B1 (en) * 2004-12-30 2006-04-25 Air Products And Chemicals, Inc. Volatile metal β-ketoiminate complexes
DE102010063294B4 (de) * 2010-12-16 2019-07-11 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung von Metallisierungssystemen von Halbleiterbauelementen, die eine Kupfer/Silizium-Verbindung als ein Barrierenmaterial aufweisen

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225561A (en) * 1990-07-06 1993-07-06 Advanced Technology Materials, Inc. Source reagent compounds for MOCVD of refractory films containing group IIA elements
ATE115648T1 (de) * 1990-07-27 1994-12-15 Kali Chemie Ag Verfahren zur abscheidung einer kupfer enthaltenden schicht ii.
US5220044A (en) * 1990-10-24 1993-06-15 International Business Machines Corporation Ligand stabilized +1 metal beta-diketonate coordination complexes and their use in chemical vapor deposition of metal thin films
US5085731A (en) * 1991-02-04 1992-02-04 Air Products And Chemicals, Inc. Volatile liquid precursors for the chemical vapor deposition of copper
US5187300A (en) * 1991-02-04 1993-02-16 Air Products And Chemicals, Inc. Volatile precursors for copper CVD
US5144049A (en) * 1991-02-04 1992-09-01 Air Products And Chemicals, Inc. Volatile liquid precursors for the chemical vapor deposition of copper

Also Published As

Publication number Publication date
CN1075658C (zh) 2001-11-28
KR960035784A (ko) 1996-10-28
US5773639A (en) 1998-06-30
CN1142673A (zh) 1997-02-12
EP0734064A3 (en) 1998-04-29
US6372928B1 (en) 2002-04-16
EP0734064A2 (en) 1996-09-25

Similar Documents

Publication Publication Date Title
EP0493754B1 (en) Process for the chemical vapor deposition of copper
JP3875491B2 (ja) ルテニウムまたは酸化ルテニウムを化学蒸着するための前駆物質の化学的性質
US5866205A (en) Process for titanium nitride deposition using five- and six-coordinate titanium complexes
US5273775A (en) Process for selectively depositing copper aluminum alloy onto a substrate
US5312774A (en) Method for manufacturing a semiconductor device comprising titanium
EP0533070B1 (en) Volatile precursors for copper CVD
US5387315A (en) Process for deposition and etching of copper in multi-layer structures
KR100225686B1 (ko) 막형성용 재료 및 배선형성방법
KR100479519B1 (ko) 고접착성 구리 박막을 금속 질화물 기판 상에 증착시키는방법
KR100485386B1 (ko) 금속막 증착용 조성물 및 이를 이용한 금속막 형성 방법
US6538147B1 (en) Organocopper precursors for chemical vapor deposition
KR0139718B1 (ko) 금속막 선택영역 기상성장방법
JPH09255687A (ja) 膜形成用材料及び配線形成方法
JP4654194B2 (ja) 銅含有膜形成方法
JPH08222568A (ja) 銅配線製造方法、半導体装置、及び銅配線製造装置
EP0420589B1 (en) Process for forming deposited film and process for preparing semiconductor device
JP2980340B2 (ja) Ｃｖｄ方法
JP3230389B2 (ja) 銅薄膜形成用有機銅化合物とそれを用いた銅薄膜選択成長法
CN101345210A (zh) 通过气相沉积形成连续铜薄膜的方法
US5379718A (en) Method for forming a titanium thin film
JPH0853468A (ja) 蒸気圧の高い有機金属化学蒸着による銅薄膜形成用有機銅化合物
US7238820B2 (en) Fluorine-free metallic complexes for gas-phase chemical metal deposition
JPH0689874A (ja) 半導体装置の製造方法
JP2001345379A (ja) 半導体装置およびその製造方法
JP4199348B2 (ja) 薄膜形成方法及び形成装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20030708

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee