KR100224787B1 - Equivalent pulse oscillator - Google Patents
Equivalent pulse oscillator Download PDFInfo
- Publication number
- KR100224787B1 KR100224787B1 KR1019960080244A KR19960080244A KR100224787B1 KR 100224787 B1 KR100224787 B1 KR 100224787B1 KR 1019960080244 A KR1019960080244 A KR 1019960080244A KR 19960080244 A KR19960080244 A KR 19960080244A KR 100224787 B1 KR100224787 B1 KR 100224787B1
- Authority
- KR
- South Korea
- Prior art keywords
- terminal
- pulse
- output
- flop
- potential
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
본 발명은 펄스 폭의 레벨이 충분하고 펄스 폭의 변조가 자유로운 등가 펄스 발진기에 관한 것으로, 펄스 폭의 변조가 용이하기 때문에 부가적인 펄스 발진기를 추가하지 않아도 되며 따라서 전체적인 레이 아웃 면적이 줄어들고 안정된 동작이 가능하다.The present invention relates to an equivalent pulse oscillator having a sufficient level of pulse width and free modulation of the pulse width. Since the modulation of the pulse width is easy, there is no need to add an additional pulse oscillator, thereby reducing the overall layout area and providing stable operation. It is possible.
Description
본 발명은 하이 레벨과 로우 레벨의 간격이 동일한 등가 펄스 발진기 (ecluivalent pulse oscillator)에 관한 것으로, 보다 상세하게는 하이 레벨과 로우 레벨의 펄스 폭 변조가 자유로운 등가 펄스 발진기에 관한 것이다.The present invention relates to an equivalent pulse oscillator having an equal interval between a high level and a low level, and more particularly, to an equivalent pulse oscillator free of high and low level pulse width modulation.
일반적으로, 펄스 발진기(pulse generator)는 원하는 파형의 전압 또는 전류 펄스를 발생하는 장치로서, 그 출력은 전압 발생기의 입력 신호로 사용되거나 소정 회로에 전하를 펌핑시켜 전압 레벨을 승압시키기 위한 입력 신호로 사용되거나 계수기 회로의 입력 신호로 사용된다. 특히, 디램(DRAM), 에스램(SRAM) 등과 같은 메모리 장치에서의 펄스 발진기는 전압 발생기와 전하 펌핑용으로 사용되고 있다.In general, a pulse generator is a device that generates a voltage or current pulse of a desired waveform, the output of which is used as an input signal of a voltage generator or as an input signal for boosting a voltage level by pumping charge into a predetermined circuit. Used as input signal to counter circuit. In particular, pulse oscillators in memory devices such as DRAM and SRAM are used for voltage generators and charge pumping.
종래의 펄스 발진기에 있어서, 메모리 장치내의 전압 발생기를 구동시키거나 전하 펌핑용으로 사용되는 펄스 발진기의 펄스 폭이 좁은 경우에는 충분한 레벨의 전압을 발생시키지 못하거나 충분한 전하 공급이 되지 못하는 경우가 있다. 또한, 펄스 발진기의 주기가 일정하였기 때문에 또 다른 펄스 폭 신호가 필요한 경우에는 소정의 펄스 폭을 갖는 펄스 발진기를 부가하여 회로를 정상 구동하였다.In the conventional pulse oscillator, when the pulse width of the pulse oscillator used for driving the voltage generator in the memory device or for the charge pumping is narrow, it may not generate a sufficient level of voltage or supply sufficient charge. In addition, since the period of the pulse oscillator was constant, when another pulse width signal was needed, a pulse oscillator having a predetermined pulse width was added to drive the circuit normally.
이 때문 에, 전체적인 장치의 면적이 넓어지고 불펄요한 부하 저항 및 기생 용량 등으로 인 하여 장치의 안정성이 저하되는 문제점이 있다.For this reason, there is a problem in that the overall device area becomes wider and the stability of the device is lowered due to unsatisfactory load resistance and parasitic capacitance.
상술한 문제점을 해결하기 위하여, 본 발명에서는 펄스 폭의 레벨이 충분하 고,펄스 폭의 변조가 자유로운 등가 펄스 발진기를 제공하고자 한다. 즉, 본 발명의 목적은 비교기와 플립 플롭을 포함하는 등가 펄스 발진기를 제공함으로써, 부가 회로의 추가적 설치 없이도 펄스 폭의 변조즐 자유롭게 하여 장치의 면적을 줄이고 안정된 동작이 가능하도록 하는 것이다.In order to solve the above problems, the present invention is to provide an equivalent pulse oscillator having a sufficient level of pulse width, free modulation of the pulse width. That is, an object of the present invention is to provide an equivalent pulse oscillator including a comparator and a flip flop, thereby freeing the modulation of the pulse width without additional installation of additional circuitry, thereby reducing the area of the device and enabling stable operation.
상기한 목적을 달성하기 위해 본 발명의 실시예에 따른 등가 펄스 발진기는, 세트단자와 리세트단자에 입력된 신호의 조합에 의해 상호 반대극성인 제1 및 제2의 펄스 신호를 출력하는 플립 플롭과, 상기 플립 플롭의 각 출력단과 연결되고 상기 제1 및 제2의 펄스 신호를 각각 반전시켜 발진신호로서 외부로 보내는 반전기와, 상기 제1의 펄스 신호에 대한 반전신호를 제1입력단자로 피드백입력받고 기준전위를 제2입력단자로 입력받아 비교한 후 그 결과를 상기 플립 플롭의 세트 단자로 입력하는 제1비교기와, 상기 제2의 펄스 신호에 대한 반전신호를 제1입력탄자로 피드백입력받고 상기 기준전위를 제2입력단자로 입력받아 비교한 후 그 결과를 상기 플립 플롭의 리세트단자로 입력하는 제2비교기를 구비한다.In order to achieve the above object, an equivalent pulse oscillator according to an embodiment of the present invention is a flip-flop that outputs first and second pulse signals having opposite polarities by a combination of signals input to a set terminal and a reset terminal. And an inverter connected to each output terminal of the flip-flop and inverting the first and second pulse signals, respectively, as an oscillation signal to the outside, and feeding an inverted signal for the first pulse signal to a first input terminal. A first comparator that receives the input potential, compares the reference potential with a second input terminal, and compares the result with the set terminal of the flip-flop; and inputs an inverted signal with respect to the second pulse signal to the first input bullet. And a second comparator configured to receive and compare the reference potential with the second input terminal, and input the result into the reset terminal of the flip flop.
제1a도 및 제2b도는 본 발명의 등가 펄스 발진기 회로도.1A and 2B are equivalent pulse oscillator circuit diagrams of the present invention.
제2도는 본 발명 등가 펄스 발진기의 주요부에서의 출력 파형을 도시하는 파형도.Fig. 2 is a waveform diagram showing output waveforms in the main part of the equivalent pulse oscillator of the present invention.
제3도는 본 발명 등가 펄스 발진기의 출력 펄스 폭의 비가 1 : 2 인 경우를 도시 한 파형도.3 is a waveform diagram showing the case where the ratio of the output pulse width of the equivalent pulse oscillator of the present invention is 1: 2.
제4도는 본 발명 등가 펄스 발진기의 출력 펄스 폭의 비가 1 : 1 인 경우를 도피 한 파형도.4 is a waveform diagram avoiding the case where the ratio of the output pulse width of the equivalent pulse oscillator of the present invention is 1: 1.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
P10, P20' : PMOS 트랜지스터P10, P20 ': PMOS transistor
N10, N11, N20, N21 : NMOS 트랜지스터N10, N11, N20, N21: NMOS transistor
COMP1, COMP2 : 비교기 30, 31 : 반전기COMP1, COMP2: Comparator 30, 31: Inverter
상술한 목적과 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above objects, features, and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1a도 와 제1b도는 본 발명의 등가 펄스 발진기를 도시한 것으로, 그 구성은 다 음과 같다.1A and 1B show an equivalent pulse oscillator of the present invention, the configuration of which is as follows.
전원전위(Vdd)와 직렬로 PMOS 트랜지스터(PIO) 및 NMOS 트랜지스터 (N10) 및 NMOS 트랜지스터(N11)가 연결되며, NMOS 트랜지스터(N11)의 소오스는 접지 전원과 연결된다. 상기 NMOS 트랜지스터(N11)의 게이트에는 기준전위(Vref)가 인가된다. 상기 PMOS 트랜지스터(P10)하 NMOS 트랜지스터(N10)의 공통 게이트 단자는 플립 플롭(여기서는 SR-플립 플롭)의 Q 출력단과 연결된다. 또한 공통 연결된 PMOS 트랜지스터(P10)의 드레인과 NMOS 트랜지스터(N10)의 드레인 (즉, a 단자)은 비교기(COMP1)의 네거티브 단자와 연결된다. 비교기(COMP1)의 포지티브 단자에는 기준전위(Vref)가 인가된다. 상기 비교기(COMP1)의 출력은 SR-플립 플롭의 입력단 5(set)에 인가된다.The PMOS transistor PIO, the NMOS transistor N10, and the NMOS transistor N11 are connected in series with the power supply potential Vdd, and the source of the NMOS transistor N11 is connected with the ground power source. A reference potential Vref is applied to the gate of the NMOS transistor N11. The common gate terminal of the NMOS transistor N10 under the PMOS transistor P10 is connected to the Q output terminal of a flip flop (here, an SR-flop flop). In addition, the drain of the commonly-connected PMOS transistor P10 and the drain of the NMOS transistor N10 (that is, a terminal) are connected to the negative terminal of the comparator COMP1. The reference potential Vref is applied to the positive terminal of the comparator COMP1. The output of the comparator COMP1 is applied to the input 5 set of the SR-flip flop.
또한, 전원전위(Vdd)와 직렬로 PMOS 트랜지스터(P20) 및 NMOS 트랜지스터(N20) 및 NMOS 트랜지스터(N21)가 연결되며, NMOS 트랜지스터(N21)의 소오스는 접지 전원과 연결된다. 상기 NMOS 트랜지스터(N21)의 게이트에는 기준전위 (Vref)가 인가된다. 상기 PMOS 트랜지스터(P20)와 NMOS 트랜지스터(N20)의 공통 게이트 단자는 SR-플립 플롭의 Qb 출력단과 연결된다. 또한 공통 연결된 PMOS 트랜지스터(P20)의 드레인과 NMOS 트랜지스터(N20)의 드레인(즉, b 단자)은 비교 기(COMP2)의 네거티브 단자와 연결된다. 비교기(COMP2)의 포지티브 단자에는 기준전위(Vref)가 인가된다. 상기 비교기(COMP2)의 출력은 SR-플립 플롭의 입력단 R(reset)에 인가된다.In addition, the PMOS transistor P20, the NMOS transistor N20, and the NMOS transistor N21 are connected in series with the power supply potential Vdd, and the source of the NMOS transistor N21 is connected with the ground power source. A reference potential Vref is applied to the gate of the NMOS transistor N21. The common gate terminal of the PMOS transistor P20 and the NMOS transistor N20 is connected to the Qb output terminal of the SR-flop flop. In addition, the drain of the commonly-connected PMOS transistor P20 and the drain of the NMOS transistor N20 (that is, the b terminal) are connected to the negative terminal of the comparator COMP2. The reference potential Vref is applied to the positive terminal of the comparator COMP2. The output of the comparator COMP2 is applied to the input terminal R (reset) of the SR-flip flop.
제2도는 본 발명 등가 펄스 발진기의 주요부에서의 출력 파형을 도시하는 파형도이다. 제1a도 및 제1b도와 제2도를 참조하여 본 발명의 등가 펄스 발진기 동작을 기 술한다.2 is a waveform diagram showing output waveforms in the main part of the equivalent pulse oscillator of the present invention. The equivalent pulse oscillator operation of the present invention will be described with reference to FIGS. 1A, 1B and 2.
초기 상태에서 SR-플립 플롭의 출력 Q의 전위가 로우 레벨이고 출력 Qb의 전위가 하이 레벨이라고 설정하면, PMOS 트랜지스터(P10)는 턴온되고 NMOS 트랜지스터(N10)는 턴오프되어 비교기(COMP1)의 네거티브 단자의 전위는 하이 레벨이 된다. 상기 비교기(COMP1)의 포지티브 단자에는 전원전위와 접지 전위 사이의 값을 갖는 소정의 기준전위(Vref)가 인가되고 있다. 하이 레벨 상태인 네거티브 단자의 전위가 포지티브 단자의 전위보다 높기 때문에, 비교기(COMP1)의 출력 전위는 로우 레벨 상태로 되어 SR-플립 플롭의 5입력단에 인가된다. 따라서, SR-플립 플롭내의 NAND 게이트에 로우 레벨이 인가되어 출력 Q의 전위는 하이 레벨 로 천이된다. 하이 레벨인 SR-플립 플롭의 Q출력은 반전기(30)를 통과하여 발진 신호(out_misc)로서 출력됨과 동시에, 상기 하이 레벨인 SR-플립 플롭의 Q출력은 피드백되어 PMOS 트랜지스터(P10)와 NMOS 트랜지스터(N10)의 게이트에 인가된다. 그에 따라, PMOS 트랜지스터(P10)는 턴오프되고 NMOS 트랜지스터(N10)는 턴온되 어 비교기(COMP1)의 네거티브 단자의 전위는 로우 레벨이 된다. 따라서, 비교기 (COMP1)의 출력은 하이 레벨로 되며, NAND 게이트의 반쪽 입력단에는 하이레벨이 인가된다. NAND 게이트의 또 다른 단자에는 SR-플립 플롭의 Qb단자의 출력이 인가되며, 이때의 Qb 단자는 초기 설정치인 하이레벨 상태(Q와 Qb의 극성이 반대이기 때문에 SR-플립 플롭의 R입력단에는 초기의 로우 레벨의 전위가 NAND 게이트에 인가되어 Qb단자의 출력이 하이 레벨을 유지함)이므로, SR-플립 플롭의 Q단자 출력은 하이 레벨 상태로 복귀되어 소정의 펄스를 발생시키게 된다.In the initial state, when the potential of the output Q of the SR-flop flop is set to the low level and the potential of the output Qb is set to the high level, the PMOS transistor P10 is turned on and the NMOS transistor N10 is turned off so that the negative of the comparator COMP1 is turned off. The potential of the terminal goes high. A predetermined reference potential Vref having a value between the power supply potential and the ground potential is applied to the positive terminal of the comparator COMP1. Since the potential of the negative terminal in the high level is higher than the potential of the positive terminal, the output potential of the comparator COMP1 is in the low level and is applied to the five input terminals of the SR-flop flop. Thus, a low level is applied to the NAND gate in the SR-flip flop so that the potential of the output Q transitions to a high level. The Q output of the high level SR-flip flop passes through the inverter 30 and is output as the oscillation signal out_misc, while the Q output of the high level SR-flip flop is fed back to feed the PMOS transistor P10 and the NMOS. It is applied to the gate of transistor N10. Accordingly, the PMOS transistor P10 is turned off and the NMOS transistor N10 is turned on so that the potential of the negative terminal of the comparator COMP1 is at a low level. Therefore, the output of the comparator COMP1 is at a high level, and a high level is applied to the half input terminal of the NAND gate. The other terminal of the NAND gate is supplied with the output of the Qb terminal of the SR-flop flop. At this time, the Qb terminal is initially set to the high-level state (since the polarity of Q and Qb is opposite, Since the low-level potential of is applied to the NAND gate so that the output of the Qb terminal remains at the high level), the output of the Q terminal of the SR-flip flop returns to the high-level state to generate a predetermined pulse.
한편, 초기 SR-플립 플롭의 출력 Qb의 전위는 하이 레벨이기 때문에, PMOS 트랜지스터(P20)는 턴오프되고 NMOS 트랜지스터(N20)는 턴온되며 기준전 위(Vref)가 인가되어 도전 상태에 있는 NMOS 트랜지스터(N21)를 통하여 비교기 (COMP2)의 네거티브 단자는 접지 전원과 연결된다. 따라서, 상기 비교기(COMP2)의 네거티브 단자의 전위는 로우 레벨이 된다. 상기 비교기(COMP2)의 포지티브 단자에는 전원전위와 접지 전위 사이의 값을 갖는 소정의 기준전위(Vref)가 인가되고 있다. 상기 비교기(COMP2)의 경우 로우 레벨 상태인 네거티브 단자의 전위가 기준 전위(Vref)를 갖는 포지티브 단자의 전위보다 낮기 때문에 그 비교기(COMP2) 의 출력 전위는 하이 레벨 상태로 되어 SR-플립 플롭의 R입력단에 인가된다. 따라서, 출력 Qb의 전위는 로우 레벨로 천이된다. 그 후의 동작은 상술한 과정과 유사하며, 따라서 소정의 펄스가 출력되게 된다. 각 주요 단자에서의 전위 레벨이 표시되어 있는 제2도의 파형도는 상술한 회로의 동작을 명확히 보여주고 있다.On the other hand, since the potential of the output Qb of the initial SR-flip flop is at a high level, the PMOS transistor P20 is turned off, the NMOS transistor N20 is turned on, and the reference potential Vref is applied to the NMOS transistor in a conductive state. Through N21, the negative terminal of the comparator COMP2 is connected to the ground power supply. Therefore, the potential of the negative terminal of the comparator COMP2 is at a low level. A predetermined reference potential Vref having a value between the power supply potential and the ground potential is applied to the positive terminal of the comparator COMP2. In the case of the comparator COMP2, since the potential of the negative terminal in the low level is lower than that of the positive terminal having the reference potential Vref, the output potential of the comparator COMP2 is in the high level so that the R of the SR-flop flop Is applied to the input. Thus, the potential of the output Qb transitions to the low level. Subsequent operation is similar to the above-described process, so that a predetermined pulse is output. The waveform diagram of FIG. 2, in which the potential level at each main terminal is indicated, clearly shows the operation of the circuit described above.
또한, 본 발명의 등가 펄스 발진기는 2개의 비교기(COMP1, COMP2)에 인가되는 기준전위를 각각 다르게 함으로써(즉, Vref1, Vref2) SR-플립 플롭으로부터 출력되는 하이 레벨의 펄스 폭을 소정 갯수(N : N 는 양의 정수)로 변조할 수 있다. 이러한 펄스 변조 효과는 각 비교기(COMP1, COMP2)의 입력단에 연결되어 있는 PMOS 트랜지스터(P10, P20)와 NMOS 트랜지스터(N10, N11, N20, N21) 사이즈를 변화시켜 얻을 수도 있으며, 그 외에 각 비교기의 네거티브 입력단과 접지 전위 사이엔, 위치하는 커패시터와, 각 비교기의 출력단과 SR-플립 플롭의 입력단 사이에 위치하는 커패시터를 변화시킴으로써 펄스 변조 효과를 얻을 수도 있다.In addition, the equivalent pulse oscillator of the present invention differs in the reference potentials applied to the two comparators COMP1 and COMP2 (that is, Vref1 and Vref2) by varying the high-level pulse width output from the SR-flip flop (N). (N is a positive integer). The pulse modulation effect may be obtained by changing the sizes of the PMOS transistors P10 and P20 and the NMOS transistors N10, N11, N20, and N21 connected to the input terminals of the comparators COMP1 and COMP2. The pulse modulation effect can also be achieved by varying the capacitor located between the negative input terminal and the ground potential, and the capacitor located between the output terminal of each comparator and the input terminal of the SR-flip flop.
제3도와 제4도는 본 발명의 등가 펄스 발진기에서 출력된 파형의 일예를 나타 낸다. 즉, 제3도는 기준전위 또는 입력단 트랜지스터 또는 커패시터를 변화시킴으로써 얻은 1 : 2 비의 펄스 파형을 나타내고, 제4도는 기준전위를 동일하게 하고 각 입력단의 트랜지스터와 트랜지스터를 대칭적으로 동일하게 형성함으로써 출력되는 펄스 폭의 비가 1:1 인 경우를 나타낸다. 이 일예는 예시적인 것이며, 소정의 목적에 따라서 다양하게 변화시킬 수 있다. 예를 들어, 각 비교기(COMP1, COMP2) 의 입력에 연결되는 트랜지스터의 부하를 1 : 1/N 으로 조절함으로써, SR-플립 플롭의 Q 출력과 Qb 출력에 의한 본 발명의 등가 펄스 발진기는 1 : N 의 비를 갖는 펄스를 구현할 수 있다.3 and 4 show an example of a waveform output from the equivalent pulse oscillator of the present invention. That is, FIG. 3 shows a pulse waveform with a ratio of 1: 2 obtained by varying the reference potential or the input transistor or the capacitor, and FIG. 4 shows the output by the same reference potential and symmetrically forming the transistor and the transistor of each input terminal. The case where the ratio of pulse widths to be used is 1: 1. This example is illustrative and can be variously changed according to a predetermined purpose. For example, by adjusting the load of a transistor connected to the inputs of each of the comparators COMP1 and COMP2 to 1: 1 / N, the equivalent pulse oscillator of the present invention by the Q output and the Qb output of the SR-flop flop is 1: Pulses with a ratio of N can be implemented.
또한, 상술한 본 발명의 등가 펄스 발진기에 사용된 SR-플립 플롭 이외에 또 다른 플립 플롭(예를 들어, RS-플립 플롭, D-플립 플롭 등)의 사용이 가능하며, 사용되는 플립 플롭내의 NAND 게이트는 NOR 게이트 등으로도 대체가 가능하다.It is also possible to use another flip flop (e.g., RS-flip flop, D-flip flop, etc.) in addition to the SR-flip flop used in the equivalent pulse oscillator of the present invention described above, and the NAND in the flip flop used. The gate can also be replaced with a NOR gate.
이상에서 설명한 바와같이, 하이 레벨과 로우 레벨의 펄스폭 변조가 자유로운 본 발명의 등가 펄스 발생기는 부가적인 회로를 사용하지 않고서도 다양한 주기의 펄스를 발생시킴으로써 기존의 링 오실레이터 등과 같은 펄스 발진기의 대체 회로로 이용될 수 있으며, 또한 장치의 면적을 줄이고 안정된 동작이 가능하다.As described above, the equivalent pulse generator of the present invention, which is free of high-level and low-level pulse width modulation, generates pulses of various periods without using an additional circuit, thereby replacing an existing circuit of a pulse oscillator such as a ring oscillator. It can be used as, and also reduce the area of the device and allows stable operation.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당어자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, if the person skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims Should be seen.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080244A KR100224787B1 (en) | 1996-12-31 | 1996-12-31 | Equivalent pulse oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080244A KR100224787B1 (en) | 1996-12-31 | 1996-12-31 | Equivalent pulse oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060877A KR19980060877A (en) | 1998-10-07 |
| KR100224787B1 true KR100224787B1 (en) | 1999-10-15 |
Family
ID=19493496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960080244A KR100224787B1 (en) | 1996-12-31 | 1996-12-31 | Equivalent pulse oscillator |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100224787B1 (en) |
-
1996
- 1996-12-31 KR KR1019960080244A patent/KR100224787B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980060877A (en) | 1998-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100476927B1 (en) | Power-on reset circuit and power-on reset method | |
| KR950022129A (en) | Voltage controlled oscillator with symmetrical output and logic gate used in the oscillator | |
| KR940010446A (en) | Efficient Negative Charge Pump | |
| KR880005750A (en) | Control pulse generator | |
| JP4459043B2 (en) | Semiconductor device oscillator circuit | |
| US4370628A (en) | Relaxation oscillator including constant current source and latch circuit | |
| US7545128B2 (en) | Regulator circuit | |
| US4843258A (en) | Drive circuit with a ring oscillator for a semiconductor device | |
| KR100224787B1 (en) | Equivalent pulse oscillator | |
| KR940001568A (en) | Level conversion circuit | |
| TW202408161A (en) | Low power oscillator circuit with temperature compensation and electronic apparatus | |
| KR20100131710A (en) | Voltage generating circuit | |
| KR20000022571A (en) | Rc delay time stabilization circuit | |
| JP2585147B2 (en) | Oscillation control circuit | |
| TWI803346B (en) | Comparator module and oscillator using the same | |
| KR100316982B1 (en) | Semiconductor memory device having push-pull type output circuit formed by two n-channel mos transistors | |
| KR950003391B1 (en) | High voltage generating circuit with ring oscillator and high voltage sensing circuit | |
| KR100211122B1 (en) | Oscillator for semiconductor ic device | |
| KR100340901B1 (en) | Monostable multivibrator | |
| CN110943496B (en) | Charging and discharging circuit and oscillator | |
| KR960001076B1 (en) | Oscillation inducing circuit | |
| KR930008419B1 (en) | In-source occurance circuit | |
| KR100518240B1 (en) | Circuit for generating substrate voltage of semiconductor memory | |
| KR20060077179A (en) | Oscillator using band gab reference circuit | |
| KR940006974Y1 (en) | Selecting circuit for oscillator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |