KR100340901B1 - Monostable multivibrator - Google Patents
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Abstract
본 발명은 단안정 멀티바이브레이터에 관한 것으로, 전원 전압이 변화하거나 공정상의 불일치가 발생하더라도 항상 일정한 펄스 폭의 출력 데이터 신호가 발생하도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명에 따른 단안정 멀티바이브레이터는 디 플립플롭과 정전류원 회로, 스위치, 인버터를 포함하여 이루어진다. 디 플립플롭은, 데이터 입력단에 항상 하이 레벨의 신호가 입력되고, 클럭 입력단에 트리거 펄스 신호가 입력되며, 트리거 펄스 신호가 입력될 때마다 논리 1의 출력 데이터 신호를 발생시키고, 액티브 로우 신호에 의해 리셋 되도록 이루어진다. 정전류원 회로는 일정한 크기의 정전류를 공급한다. 스위치 회로는 정전류가 공급되고, 캐패시터를 포함하며, 출력 데이터 신호가 논리 1일 때 캐패시터를 충전시키고, 출력 데이터 신호가 논리 0일 때 캐패시터를 방전시키도록 이루어진다. 인버터는 캐패시터 전압에 따른 논리 값을 반전시켜서 디 플립플롭의 리셋 단자에 전달한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a monostable multivibrator, wherein an output data signal having a constant pulse width is always generated even when a power supply voltage changes or a process mismatch occurs. The monostable multivibrator according to the present invention for this purpose comprises a de-flop and a constant current source circuit, a switch, an inverter. In the flip-flop, a high level signal is always input to the data input terminal, a trigger pulse signal is input to the clock input terminal, and an output data signal of logic 1 is generated whenever the trigger pulse signal is input, and the active low signal is generated by the active low signal. To be reset. The constant current source circuit supplies a constant amount of constant current. The switch circuit is supplied with a constant current, includes a capacitor, and is configured to charge the capacitor when the output data signal is logic one, and to discharge the capacitor when the output data signal is logic zero. The inverter inverts the logic value according to the capacitor voltage and transfers it to the reset terminal of the flip-flop.
Description
본 발명은 반도체 집적회로에 관한 것으로, 특히 트리거 펄스에 의해 일정한 펄스 폭의 펄스 신호를 발생시키는 단안정 멀티바이브레이터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a monostable multivibrator for generating pulse signals of constant pulse width by trigger pulses.
단안정 멀티바이브레이터는 트리거 펄스 신호에 의해 일정한 펄스 폭의 펄스 신호를 발생시키는 회로로서, 연산 증폭기(OP Amp ; operational amplifier)의 오프셋 제거에 필요한 클럭 신호를 발생시키기 위한 회로 등 많은 분야에서 응용된다.The monostable multivibrator is a circuit for generating a pulse signal having a constant pulse width by a trigger pulse signal, and is applied in many fields such as a circuit for generating a clock signal for offset cancellation of an operational amplifier (OP Amp).
도 1은 종래의 단안정 멀티바이브레이터를 나타낸 회로도이다.1 is a circuit diagram showing a conventional monostable multivibrator.
도 1에 나타낸 바와 같이, 로우 레벨의 트리거 펄스 신호(VTRIG)가 발생하면 비교기(102)는 로우 레벨 임계 전압(VTL)과 트리거 펄스 신호(VTRIG)를 비교한다. 이 때, 트리거 펄스 신호(VTRIG)보다 로우 레벨 임계 전압(VTL)이 더 높기 때문에 비교기(102)의 출력은 하이 레벨(논리 1)이 되어 RS 플립플롭(104)을 세트(set)시키고, 출력 데이터 신호(Q)는 하이 레벨(논리 1)이 된다.As shown in FIG. 1, when the low level trigger pulse signal V TRIG occurs, the comparator 102 compares the low level threshold voltage V TL with the trigger pulse signal V TRIG . At this time, since the low level threshold voltage V TL is higher than the trigger pulse signal V TRIG , the output of the comparator 102 becomes a high level (logic 1) to set the RS flip-flop 104. The output data signal Q is at a high level (logic 1).
이때 출력 데이터바 신호(/Q)는 로우 레벨이므로 엔모스 트랜지스터(112)가 턴 오프 된다. 이 때문에 캐패시터(108)가 저항(110)을 통해 충전된다. 캐패시터 전압(Vc1)은 비교기(106)에서 하이 레벨 임계 전압(VTH)과 비교된다. 캐패시터 전압(Vc1)이 하이 레벨 임계 전압(VTH)보다 커지는 순간 비교기(106)의 출력은 하이 레벨이 되어 RS 플립플롭(104)을 리셋(reset)시키고, 출력 데이터 신호(Q)는 로우 레벨이 된다. 이때 출력 데이터바 신호(/Q)는 하이 레벨이므로 엔모스 트랜지스터(112)가 턴 온 되어 캐패시터(108)를 방전시킨다.At this time, since the output data bar signal / Q is at a low level, the NMOS transistor 112 is turned off. For this reason, the capacitor 108 is charged through the resistor 110. Capacitor voltage Vc1 is compared to high level threshold voltage V TH at comparator 106. As soon as the capacitor voltage Vc1 becomes higher than the high level threshold voltage V TH , the output of the comparator 106 becomes a high level, which resets the RS flip-flop 104 and the output data signal Q is at a low level. Becomes At this time, since the output data bar signal / Q is at a high level, the NMOS transistor 112 is turned on to discharge the capacitor 108.
즉, RS 플립플롭(104)의 출력 데이터 신호(Q)의 펄스 폭은 트리거 펄스 신호(VTRIG)가 발생한 시점부터 캐패시터 전압(Vc1)이 하이 레벨 임계 전압(VTH)보다 커지는 순간까지의 시간과 동일하다.That is, the pulse width of the output data signal Q of the RS flip-flop 104 is the time from when the trigger pulse signal V TRIG occurs to the moment when the capacitor voltage Vc1 becomes larger than the high level threshold voltage V TH . Is the same as
그러나 이와 같은 종래의 단안정 멀티바이브레이터는, 전원 전압(VCC)이 변화하게 되면 캐패시터(108)의 충전 시간도 함께 변화하므로 출력 데이터 신호(Q)의 펄스 폭 역시 전원 전압(VCC)과 함께 변화하게 된다. 또, 공정상의 불일치에 의해 비교기(102)(106)의 임계 전압이 변화하는 경우에도 출력 데이터 신호(Q)의 펄스 폭이 변화하게 된다. 즉, 전원 전압(VCC)이 변화하는 경우와, 비교기(102)(106)가 임계 전압이 변화하는 경우에는 출력 데이터 신호(Q)의 펄스 폭이 함께 변화하기 때문에 출력 데이터 신호(Q)를 신뢰할 수 없게 된다.However, in the conventional monostable multivibrator, the charging time of the capacitor 108 also changes when the power supply voltage VCC changes, so that the pulse width of the output data signal Q also changes with the power supply voltage VCC. do. In addition, even when the threshold voltages of the comparators 102 and 106 change due to process inconsistency, the pulse width of the output data signal Q changes. That is, since the pulse width of the output data signal Q changes together when the power supply voltage VCC changes and when the threshold voltages of the comparators 102 and 106 change, the output data signal Q is reliable. It becomes impossible.
본 발명에 따른 단안정 멀티바이브레이터는 전원 전압이 변화하거나 공정상의 불일치가 발생하더라도 항상 일정한 펄스 폭의 출력 데이터 신호가 발생하도록 하는데 그 목적이 있다.The monostable multivibrator according to the present invention has an object to always generate a constant pulse width output data signal even if the power supply voltage changes or process inconsistency occurs.
이와 같은 목적의 본 발명에 따른 단안정 멀티바이브레이터는 디 플립플롭과 정전류원 회로, 스위치, 인버터를 포함하여 이루어진다. 디 플립플롭은, 데이터 입력단에 항상 하이 레벨의 신호가 입력되고, 클럭 입력단에 트리거 펄스 신호가 입력되며, 트리거 펄스 신호가 입력될 때마다 논리 1의 출력 데이터 신호를 발생시키고, 액티브 로우 신호에 의해 리셋 되도록 이루어진다. 정전류원 회로는 일정한 크기의 정전류를 공급한다. 스위치 회로는 정전류가 공급되고, 캐패시터를 포함하며, 출력 데이터 신호가 논리 1일 때 캐패시터를 충전시키고, 출력 데이터 신호가 논리 0일 때 캐패시터를 방전시키도록 이루어진다. 인버터는 캐패시터 전압에 따른 논리 값을 반전시켜서 디 플립플롭의 리셋 단자에 전달한다.The monostable multivibrator according to the present invention for this purpose comprises a de-flop and a constant current source circuit, a switch, an inverter. In the flip-flop, a high level signal is always input to the data input terminal, a trigger pulse signal is input to the clock input terminal, and an output data signal of logic 1 is generated whenever the trigger pulse signal is input, and the active low signal is generated by the active low signal. To be reset. The constant current source circuit supplies a constant amount of constant current. The switch circuit is supplied with a constant current, includes a capacitor, and is configured to charge the capacitor when the output data signal is logic one, and to discharge the capacitor when the output data signal is logic zero. The inverter inverts the logic value according to the capacitor voltage and transfers it to the reset terminal of the flip-flop.
도 1은 종래의 단안정 멀티바이브레이터를 나타낸 회로도.1 is a circuit diagram showing a conventional monostable multivibrator.
도 2는 본 발명에 따른 단안정 멀티바이브레이터를 나타낸 회로도.2 is a circuit diagram showing a monostable multivibrator according to the present invention.
도 3은 본 발명에 따른 단안정 멀티바이브레이터의 동작 특성을 나타낸 타이밍 다이어그램.3 is a timing diagram showing operation characteristics of the monostable multivibrator according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
102, 106 : 비교기102, 106: Comparator
104 : RS 플립플롭104: RS flip flop
108, 208 : 캐패시터108, 208: capacitor
110, 114 : 저항110, 114: resistance
112, 218 : 엔모스 트랜지스터112,218: NMOS transistor
202 : 디 플립플롭202: the flip flop
204 : 정전류원 회로204: constant current source circuit
206 : 스위치 회로206: switch circuit
210, 212, 214 : 인버터210, 212, 214: Inverter
216, 220, 222 : 피모스 트랜지스터216, 220, 222: PMOS transistor
224 : 정전류원224: constant current source
VTRIG: 트리거 펄스V TRIG : Trigger Pulse
VTH: 하이 레벨 임계 전압V TH : High Level Threshold Voltage
VTL: 로우 레벨 임계 전압V TL : Low Level Threshold Voltage
Ic : 정전류Ic: constant current
Vc : 캐패시터 전압Vc: Capacitor Voltage
본 발명에 따른 단안정 멀티바이브레이터의 바람직한 실시예를 도 2와 도 3을 참조하여 설명하면 다음과 같다. 먼저 도 2는 본 발명에 따른 단안정 멀티바이브레이터를 나타낸 회로도이다.A preferred embodiment of the monostable multivibrator according to the present invention will be described with reference to FIGS. 2 and 3 as follows. 2 is a circuit diagram illustrating a monostable multivibrator according to the present invention.
도 2에 나타낸 바와 같이 디 플립플롭(202)의 데이터 입력단(D)은 항상 전원 전압(VCC)에 연결되어 있어 항상 하이 레벨(논리 1)의 신호가 입력된다. 클럭 입력단(CLK)에는 트리거 펄스 신호(VTRIG)가 입력된다. 이 때문에 디 플립플롭(202)에서는 트리거 펄스 신호(VTRIG)가 발생할 때마다 항상 하이 레벨(논리 1)의 출력 데이터 신호(Q)가 얻어진다. 또 디 플립플롭(202)은 리셋 단자(RST)를 통해 입력되는 액티브 로우(active low) 신호에 의해 리셋 된다.As shown in FIG. 2, the data input terminal D of the de-flop flop 202 is always connected to the power supply voltage VCC so that a signal having a high level (logic 1) is always input. The trigger pulse signal V TRIG is input to the clock input terminal CLK. For this reason, in the flip-flop 202, whenever the trigger pulse signal V TRIG occurs, the output data signal Q of a high level (logic 1) is always obtained. The flip-flop 202 is reset by an active low signal input through the reset terminal RST.
정전류원 회로(204)는 두 개의 피모스 트랜지스터(220)(222)가 능동 부하를 형성한다. 피모스 트랜지스터(220)의 드레인에는 일정한 크기의 정전류(Ic)를 공급하는 정전류원(224)이 연결되고, 이 정전류(Ic)에 의해 두 피모스 트랜지스터(220)(222)의 게이트가 제어된다. 따라서 피모스 트랜지스터(222)의 드레인 전류는 정전류(Ic)와 같은 크기이다.In the constant current source circuit 204, two PMOS transistors 220 and 222 form an active load. The drain of the PMOS transistor 220 is connected to a constant current source 224 for supplying a constant current Ic of a constant magnitude, and the gates of the two PMOS transistors 220 and 222 are controlled by the constant current Ic. . Therefore, the drain current of the PMOS transistor 222 is equal to the constant current Ic.
스위치 회로(206)는 두 개의 인버터(212)(214)와 캐패시터(208)로 구성된다. 인버터(212)는 디 플립플롭(202)의 출력 데이터 신호(Q)를 반전시킨다. 인버터(214)는 풀 업 소자인 피모스 트랜지스터(216)와 풀 다운 소자인 엔모스 트랜지스터(218)가 정전류원 회로(204)와 접지 사이에 연결되어 이루어진다. 피모스 트랜지스터(216)와 엔모스 트랜지스터(218)는 모두 인버터(212)의 출력 신호에 의해 제어된다.The switch circuit 206 consists of two inverters 212, 214 and a capacitor 208. The inverter 212 inverts the output data signal Q of the de flip-flop 202. The inverter 214 is formed by connecting the PMOS transistor 216 which is a pull up element and the NMOS transistor 218 which is a pull down element, between the constant current source circuit 204 and ground. Both PMOS transistor 216 and NMOS transistor 218 are controlled by the output signal of inverter 212.
스위치 회로(206)를 구성하는 두 개의 인버터(212)(214)는 디 플립플롭(202)의 출력 데이터 신호(Q)에 따라 인버터(214)의 출력단에 연결되는 캐패시터(208)를 충전하거나 방전한다. 디 플립플롭(202)의 출력 데이터 신호(Q)가 하이 레벨이면 인버터(212)의 출력은 로우 레벨이 되어 인버터(214)의 피모스 트랜지스터(216)가 턴 온 된다. 이 때문에 정전류원 회로(204)로부터 공급되는 정전류에 의해 캐패시터(208)가 충전되어 캐패시터 전압(vc2)이 상승한다.The two inverters 212 and 214 constituting the switch circuit 206 charge or discharge the capacitor 208 connected to the output terminal of the inverter 214 according to the output data signal Q of the de-flop flop 202. do. When the output data signal Q of the de-flop flop 202 is at a high level, the output of the inverter 212 is at a low level, and the PMOS transistor 216 of the inverter 214 is turned on. For this reason, the capacitor 208 is charged by the constant current supplied from the constant current source circuit 204, and the capacitor voltage vc2 rises.
반대로, 디 플립플롭(202)의 출력 데이터 신호(Q)가 로우 레벨이면 인버터(212)의출력은 하이 레벨이 되어 인버터(214)의 엔모스 트랜지스터(218)가 턴 온 된다. 이 때문에 캐패시터(208)에 충전되어 있던 전압이 접지로 방전되어 캐패시터 전압(vc2)이 하강한다.On the contrary, when the output data signal Q of the de-flop 202 is at a low level, the output of the inverter 212 is at a high level, and the NMOS transistor 218 of the inverter 214 is turned on. For this reason, the voltage charged in the capacitor 208 is discharged to ground, and the capacitor voltage vc2 falls.
인버터(210)는 캐패시터 전압(vc2)을 반전시켜서 디 플립플롭(202)의 리셋 단자(RST)에 전달한다. 따라서 캐패시터 전압(vc2)이 하이 레벨(논리 1)일 때 디 플립플롭(202)이 리셋 된다.The inverter 210 inverts the capacitor voltage vc2 and transmits the inverted capacitor voltage vc2 to the reset terminal RST of the de flip-flop 202. Thus, when the capacitor voltage vc2 is at the high level (logic 1), the de flip-flop 202 is reset.
이와 같이 구성되는 본 발명에 따른 단안정 멀티바이브레이터의 동작을 도 2와 도 3을 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 단안정 멀티바이브레이터의 동작 특성을 나타낸 타이밍 다이어그램이다.The operation of the monostable multivibrator according to the present invention configured as described above will be described with reference to FIGS. 2 and 3. 3 is a timing diagram showing the operating characteristics of the monostable multivibrator according to the present invention.
먼저 도 2에서, 트리거 펄스 신호(VTRIG)가 발생하면 디 플립플롭(202)의 출력 데이터 신호(Q)는 하이 레벨(논리 1)이 된다. 이 때문에 인버터(212)의 출력은 로우 레벨이 되어 인버터(206)의 피모스 트랜지스터(216)가 턴 온 된다. 도 3의 t1 시점에서와 같이, 턴 온된 피모스 트랜지스터(216)를 통해 캐패시터(208)의 충전이 시작되고, 이 때문에 캐패시터 전압(vc2)이 상승한다.First, in FIG. 2, when the trigger pulse signal VTRIG is generated, the output data signal Q of the de flip-flop 202 becomes a high level (logic 1). For this reason, the output of the inverter 212 becomes low level, and the PMOS transistor 216 of the inverter 206 is turned on. As in time point t1 of FIG. 3, charging of the capacitor 208 is started through the turned on PMOS transistor 216, which causes the capacitor voltage vc2 to rise.
캐패시터 전압(vc2)이 계속 상승하여 인버터(210)의 논리 임계 전압(VLT; Logic Threshold Voltage)에 도달하면 도 2의 인버터(210)에서는 로우 레벨의 신호가 출력되고, 이 로우 레벨의 신호가 디 플립플롭(202)을 리셋 시키고, 이 때문에 출력 데이터 신호(Q)는 도 3의 t2 시점에서와 같이 로우 레벨(논리 0)로 바뀐다.When the capacitor voltage vc2 continues to rise to reach the logic threshold voltage (V LT ; Logic Threshold Voltage) of the inverter 210, a low level signal is output from the inverter 210 of FIG. 2, and the low level signal is output. The de flip-flop 202 is reset, which causes the output data signal Q to change to a low level (logical 0) as at time t2 of FIG. 3.
결과적으로, 디 플립플롭(202)의 출력 데이터 신호(Q)의 펄스 폭은 트리거 펄스 신호(VTRIG)가 발생하는 시점부터 리셋 되는 시점까지의 시간 T에 의해 결정된다.As a result, the pulse width of the output data signal Q of the flip-flop 202 is determined by the time T from the time when the trigger pulse signal V TRIG is generated to the time of reset.
이와 같은 본 발명에 따른 단안정 멀티바이브레이터에서 전원 전압(VCC)의 변화에 따라 함께 변화하는 요소는 정전류원 회로(204)의 정전류(Ic)와 인버터(210)의 논리 임계 전압(VLT)이다. 전원 전압(VCC)이 상승하면 정전류(Ic)의 크기 역시 증가하고 논리 임계 전압(VLT)도 상승한다. 반대로 전원 전압(VCC)이 하강하면 정전류(Ic)의 크기 역시 감소하고 논리 임계 전압(VLT)도 하강한다.In the monostable multivibrator according to the present invention, the elements that change together with the change of the power supply voltage VCC are the constant current Ic of the constant current source circuit 204 and the logic threshold voltage V LT of the inverter 210. . When the power supply voltage VCC increases, the magnitude of the constant current Ic also increases and the logic threshold voltage V LT also increases. On the contrary, when the power supply voltage VCC falls, the magnitude of the constant current Ic also decreases and the logic threshold voltage V LT also falls.
이 경우, 전원 전압(VCC)의 변화에 따른 정전류(Ic)의 크기 변화가 캐패시터(208)의 충전 전압, 즉 캐패시터 전압(vc2)에 미치는 영향과 인버터(210)의 논리 임계 전압(VLT)에 미치는 영향이 동일하다면 각각의 변화는 상반된 변화가 아닌 비례적인 변화이다. 따라서 정전류(Ic)의 크기와 캐패시터(208)의 용량, 인버터(210)의 논리 임계 전압(VLT)을 최적화하면, 전원 전압(VCC)이 변화하더라도 디 플립플롭(202)의 출력 데이터 신호(Q)의 펄스 폭은 항상 같은 크기를 갖도록 할 수 있다.In this case, the effect of the magnitude change of the constant current Ic according to the change in the power supply voltage VCC on the charging voltage of the capacitor 208, that is, the capacitor voltage vc2, and the logic threshold voltage V LT of the inverter 210. If the impact is the same, each change is a proportional change, not an opposite change. Therefore, if the magnitude of the constant current Ic, the capacitance of the capacitor 208, and the logic threshold voltage V LT of the inverter 210 are optimized, the output data signal of the de-flop 202 even if the power supply voltage VCC changes. The pulse width of Q) can always be the same size.
또 생산 공정상의 불일치로 인하여 출력 데이터 신호(Q)의 펄스 폭이 변화할 수 있는데, 이 역시 정전류(Ic)의 크기와 캐패시터(208)의 용량, 인버터(210)의 논리 임계 전압(VLT)의 변화에 따른 것이다. 이 경우에는 정전류원 회로(204)의 피모스 트랜지스터(222)의 채널 길이(channel length)를 최소화함으로써 해결할 수 있다.In addition, the pulse width of the output data signal Q may change due to inconsistency in the production process, which is also the magnitude of the constant current Ic, the capacity of the capacitor 208, and the logic threshold voltage V LT of the inverter 210. Is due to the change. In this case, this can be solved by minimizing the channel length of the PMOS transistor 222 of the constant current source circuit 204.
본 발명에 따른 단안정 멀티바이브레이터는 전원 전압이 변화하거나 공정상의 불일치가 발생하더라도 항상 일정한 펄스 폭의 출력 데이터 신호가 발생하도록 하여 연산 증폭기의 오프셋 제거와 같은 응용 분야에서 요구되는 안정된 고정폭 펄스 신호를 발생시키는 효과가 있다.The monostable multivibrator according to the present invention generates an output data signal having a constant pulse width even when a power supply voltage changes or a process mismatch occurs, thereby providing a stable fixed width pulse signal required in applications such as offset cancellation of an operational amplifier. It has the effect of generating.
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2000
- 2000-08-30 KR KR1020000050866A patent/KR100340901B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101017414B1 (en) * | 2008-06-25 | 2011-02-28 | 남부대학교산학협력단 | Mold for swimmer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020017499A (en) | 2002-03-07 |
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