KR930008419B1 - In-source occurance circuit - Google Patents

In-source occurance circuit Download PDF

Info

Publication number
KR930008419B1
KR930008419B1 KR1019900020488A KR900020488A KR930008419B1 KR 930008419 B1 KR930008419 B1 KR 930008419B1 KR 1019900020488 A KR1019900020488 A KR 1019900020488A KR 900020488 A KR900020488 A KR 900020488A KR 930008419 B1 KR930008419 B1 KR 930008419B1
Authority
KR
South Korea
Prior art keywords
voltage
output
internal power
inverter
oscillator
Prior art date
Application number
KR1019900020488A
Other languages
Korean (ko)
Other versions
KR920013905A (en
Inventor
민병무
Original Assignee
금성일렉트론 주식회사
문정환
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 금성일렉트론 주식회사, 문정환 filed Critical 금성일렉트론 주식회사
Priority to KR1019900020488A priority Critical patent/KR930008419B1/en
Publication of KR920013905A publication Critical patent/KR920013905A/en
Application granted granted Critical
Publication of KR930008419B1 publication Critical patent/KR930008419B1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits

Landscapes

  • Control Of Electrical Variables (AREA)
  • Dram (AREA)

Abstract

The generating circuit for D.C. source is to prevent the waste of energy during stand-by mode and to provide noiseless stable high power. The circuit has an oscillator which connects the needed inverter in series and generates pulse by a chip selection signal, an internal voltage generator which is controlled by inverter output and drops voltage by the oscillator output pulse and generates a fixed level voltage, and an RC rectifier which levels the output and provides the internal D.C. voltage. The circuit adjusts the voltage drop time and drop level of the voltage generator by the number of the inverters and the NMOS transistors.

Description

내부전원 발생회로Internal power generation circuit

제 1 도는 종래의 전원 발생회로도.1 is a conventional power generation circuit diagram.

제 2 도는 본 발명에 따른 내부전원 발생회로도.2 is an internal power generation circuit diagram according to the present invention.

제 3 도는 제 2 도의 등가회로도.3 is an equivalent circuit diagram of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 오실레이터 200 : 내부전원 발생부100: oscillator 200: internal power generation unit

300 : RC 정류부300: RC rectifier

본 발명은 내부전원 발생회로(Internal Voltage Cenerator)에 관한 것으로, 특히 스텐-바이 모드(Stand-by Mode)시 소모전류가 전혀 없으며, 고전력을 노이즈(Noise)없이 안정적으로 공급할 수 있도록 한 직류 전원용 내부전원 발생회로에 관한 것이다.The present invention relates to an internal voltage generator, and in particular, there is no current consumption in a stand-by mode, and a DC power supply capable of stably supplying high power without noise. It relates to a power generation circuit.

종래에 직류 전원회로는 제 1 도에 도시된 바와 같이 단순히 저항(R1, R2)을 이용한 분압회로로써, 출력(vint)은 저항(R1, R2)의 비율에 의해 결정된다.Conventionally, the DC power supply circuit is simply a voltage divider circuit using resistors R1 and R2, as shown in FIG.

이때 저항(R1, R2)은 N-모스 트랜지스터로 대체되는 경우도 있다.In this case, the resistors R1 and R2 may be replaced with N-MOS transistors.

그러나 이와 같은 종래의 기술구성에 있어서는 스텐-바이 모드시에도 누설전류(Leakage Current)가 계속적으로 흐르며, 저항(R1) 이 수 KΩ 이상의 고저항을 갖으므로 순간적인 고전원(High Power)을 공급할 경우에는 큰레벨의 분압이 발생됨으로 부적합한 단점이 있었다.However, in such a conventional technology configuration, leakage current flows continuously even in the standby mode, and the resistor R1 has a high resistance of several KΩ or more, so that the instantaneous high power is supplied. There was an inadequate disadvantage because a large level of partial pressure was generated.

본 발명은 이러한 종래의 문제점을 해결하기 위하여 원하는 시간동안 전압을 강하시켜 내부전원을 발새시킴으로서 고전력에 따른 노이즈를 제거하고 스텐바이 모드시 전류소모를 방지하는 내부 전원 발생회로를 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The present invention devised an internal power generation circuit that eliminates noise due to high power and prevents current consumption in standby mode by dropping a voltage for a desired time to solve such a conventional problem. Referring to the drawings in detail as follows.

제 2 도는 본 발명 내부전원 발생회로도로서 이에 도시한 바와 같이, 칩 선택신호에 따라 펄스를 발생시키는 오실레이터(100)와, 칩 선택신호트랜지스터를 반전시키는 인버터(205)의 출력에 제어되어 상기 오실레이터(100)의 출력 펄스에 따라 전압(VDD)을 강화시켜 소정 레벨의 전압을 발생시키는 내부전압 발생부(200)와, 이 내부전압 발생부(200)의 출력을 평활시켜 직류인 내부전압(Vint)을 출력하는 RC 정류부(300)로 구성한다.2 is an internal power generation circuit diagram of the present invention, as shown therein, a chip select signal. Oscillator 100 for generating pulses according to the An internal voltage generator 200 which is controlled by the output of the inverter 205 for inverting the transistor and intensifies the voltage V DD according to the output pulse of the oscillator 100 to generate a voltage of a predetermined level; The output of the generator 200 is configured to be an RC rectifier 300 to output an internal voltage Vint that is a direct current.

상기 오실레이터(100)는 피모스 트랜지스터와 엔모스 트랜지스터로 구성된 인버(101~103)를 순차적으로 직렬 접속하고 상기 각 인버터(101~103)이 출력단에 일측이 접지된 콘덴서)(104~106)를 각기 접속하여 상기 인버터(101)의 입력단과 인버터(103)의 출력단을 게이트에 칩 선택신호가 접속된 엔모드 트랜지스터(107)의 드레인에 공통 접속하며 이 엔모스 트랜지스터(107)의 소스는 접지하여 구성한 것으로, 원하는 펄스 주기에 따라 홀수개의 인버터를 필요한 수만큼 직렬 접속하게 된다.The oscillator 100 sequentially connects the inverters 101 to 103 composed of a PMOS transistor and an NMOS transistor in series, and each of the inverters 101 to 103 is connected to an output terminal (104 to 106). Each chip is connected to the input terminal of the inverter 101 and the output terminal of the inverter 103 by a chip select signal. Is connected to the drain of the connected N-mode transistor 107 and the source of the NMOS transistor 107 is configured to be grounded, so that an odd number of inverters can be connected in series according to a desired pulse period.

상기 내부전원 발생부(200)는 전압(VDD)이 드레인에 접속된 엔모스 트랜지스터(202)이 게이트에 오실레이터(100)의 출력을 접속하고 그 트랜지스터(202)의 소스를 엔모스 트랜지스터(203)의 드레인 및 게이트에 접속하여 그 트랜지스터(203)의 소스를 엔모스 트랜지스터(204)의 드레인 및 게이트에 접속하며 칩 선택신호를 반전시킨 인버터(208)의 출력이 게이트에 접속된 피모스 트랜지스터(201)의 소스를 상기 트랜지스터(204)의 소스에 접속하여 그 접속점을 출력단자로 하고 상기 트랜지스터(201)의 드레인을 접지하여 구성한 것으로, 전압 강하의 크기에 따라 게이트와 드레인 접속된 트랜지스터를 필요한 수만큼 순차 직렬 접속하게 된다.The internal power generator 200 has an NMOS transistor 202 having a voltage V DD connected to a drain thereof to connect an output of the oscillator 100 to a gate, and a source of the transistor 202 to the NMOS transistor 203. And the source of the transistor 203 to the drain and gate of the NMOS transistor 204 and the chip select signal. The source of the PMOS transistor 201 connected to the gate of the inverter 208 inverted to the source of the transistor 204, its connection point is the output terminal, and the drain of the transistor 201 is grounded. In this configuration, the transistors connected to the gate and the drain are sequentially connected as many times as necessary according to the magnitude of the voltage drop.

상기 RC 정류부(300)는 내부전원 발생부(200)의 출력을 저항(301)을 통해 일측이 접지된 콘덴서(302)의 타측에 접속하여 그 접속점에서 내부전원(Vint)출력되게 구성한다.The RC rectifier 300 is configured to connect the output of the internal power generator 200 to the other side of the capacitor 302 having one side grounded through the resistor 301 and to output the internal power Vint at its connection point.

이와 같이 구성한 본 발명 내부전원 발생회로의 동작 및 작용효과를 제 3 도 등가회로도를 참조하여 상세히 설명하면 다음과 같다.The operation and effect of the internal power generation circuit of the present invention configured as described above will be described in detail with reference to FIG. 3 equivalent circuit diagram.

스텐바이 상태에서 칩 선택신호가 고전위가 되어 오실레이터(100)에 입력되면 트랜지스터(107)가 턴온되어 인버터(103)의 출력단이 접지상태를 유지함에 따라 펄스 발생이 없고 상기 고전위인 칩 선택신호가 인버터(205)에서 반전됨에 따라 피모스 트랜지스터(201)가 턴온되어 내부전원 발생부(200)에서 전압 발생이 없음으로 RC 정류부(300)의 내부전원(Vint)은 저전위 상태를 유지하게 된다.Chip Select Signal in Standby State Is a high potential and is input to the oscillator 100, the transistor 107 is turned on so that the output terminal of the inverter 103 maintains the ground state, there is no pulse generation and the chip selection signal of the high potential As the PMOS transistor 201 is turned on as the inverter is inverted in the inverter 205 and no voltage is generated in the internal power generator 200, the internal power supply Vint of the RC rectifier 300 maintains a low potential state. .

이때, 스텐바이 상태가 해제되어 칩 선택신호가 저전위가 되면 오실레이터(100)의 트랜지스터(107)가 턴오프되고 저전위가 입력된 인버터(101)가 고전위를 출력하여 콘덴서(104)가 충전되며 이 고전위인 충전전위가 입력된 인버터(102)가 콘덴서(105)의 전위를 접지시킴으로 저전위가 입력된 인버터(106)가 고전위를 출력하여 콘덴서(106)를 충전시키게 된다.At this time, the standby state is released and the chip select signal When the low potential is low, the transistor 107 of the oscillator 100 is turned off and the low potential input inverter 101 outputs a high potential so that the capacitor 104 is charged and the high potential charge potential is inputted to the inverter ( As the 102 grounds the potential of the capacitor 105, the inverter 106 inputted with the low potential outputs a high potential to charge the capacitor 106.

이에따라, 오실레이터(100)의 고전위가 입력된 내부전원 발생부(200)의 트랜지스터(202)가 턴온되어 전압(VDD)이 상기 트랜지스터(202)를 통한 후 게이트와 드레인이 공통 접속된 트랜지스터(203) (204)를 순차적으로 통해 스레시 홀드 전압 강하되고 이 소정 레벨의 전압이 RC 정류부(300)데 입력됨에 따라 저항(301)을 통해 콘덴서(302)에서 평활되어 내부전압(Vint)이 출력되어 진다.Accordingly, the transistor 202 of the internal power generation unit 200 to which the high potential of the oscillator 100 is input is turned on so that the voltage V DD passes through the transistor 202, and the gate and the drain are commonly connected. Through the 203 and 204, the threshold hold voltage drops sequentially and the voltage of the predetermined level is input to the RC rectifier 300 so that the internal voltage Vint is outputted by the capacitor 302 through the resistor 301. It is done.

여기서,내부전원 발생부(200)는 저전위인 칩 선택신호가 인버터(205)에서 반전됨에 따라 피모스 트랜지스터(201)는 턴오프 상태를 유지함으로 전압 강하된 소정레벨의 전압이 RC 정류부(300)에 출력되어 진다.Here, the internal power generator 200 has a low potential chip select signal. As the PMOS transistor 201 maintains the turn-off state as the inverter 205 is inverted, the voltage of the predetermined level, which is dropped, is output to the RC rectifier 300.

그리고, 오실레이터(100)의 고전위 출력은 인버터(101)에 궤환되어 반전되고 이 반전된 저전위가 인버터(102) (103)를 순차적으로 통해 지연되어 출력되면 내부전원 발생부(200)의 트랜지스터(202)가 턴오프되어 전압강하가 없고 이에 RC 정류부(300)의 충전 전위 상태를 유지하게 된다.When the high potential output of the oscillator 100 is fed back to the inverter 101 and inverted, and the inverted low potential is sequentially delayed through the inverters 102 and 103, the transistor of the internal power generator 200 is output. 202 is turned off so that there is no voltage drop, thereby maintaining the charging potential of the RC rectifier 300.

따라서, 오실레이터(100)는 출력 펄스를 소정시간 지연시켜 반대 위상의 전압을 반복 출력시킴으로써 펄스를 출력하고 이 펄스를 입력받은 내부전원 발생부(200)는 소정시간마다 전압(VDD)을 소정레벨 강하시켜 RC 정류부(300)에 출력하게 된다.Therefore, the oscillator 100 delays the output pulse by a predetermined time and repeatedly outputs the voltage of the opposite phase, thereby outputting the pulse, and the internal power generator 200 receiving the pulse receives the voltage V DD every predetermined time. The drop is outputted to the RC rectifier 300.

즉, 제 3 도는 본 발명 회로의 등가회로에 도시된 바와 같이 원하는 내부전압(Vint)의 값에 따라 내부전원 발생부(200)의 각 소자값을 결정하게 된다.That is, FIG. 3 determines the value of each element of the internal power generator 200 according to the desired internal voltage Vint as shown in the equivalent circuit of the inventive circuit.

본 발명은 오실레이터(100)에 필요한 다수개의 인버터를 직렬 접속하면 접속된 인버터의 수에 따라 소정 시간마다 내부전원 발생부(200)의 전압강하 시간을 조정할 수 있고 상기 내부전원 발생부(200)의 노드(N1)에 게이트와 드레인 공통 접속된 엔모스 트랜지스터를 필요한 수만큼 접속하면 전압 강하 레벨을 조정할 수 있다.According to the present invention, when a plurality of inverters required for the oscillator 100 are connected in series, the voltage drop time of the internal power generator 200 may be adjusted at predetermined time intervals according to the number of connected inverters. The voltage drop level can be adjusted by connecting NMOS transistors connected in common with the gate and drain to the node N 1 as many times as necessary.

상기에서 상세히 설명한 바와 같이 본 발명에 따른 내부전원 발생회로는 고집적 메모리등 내부전원 공급을 팔요로 하는 모든 반도체칩에 안정적으로 고전력을 공급할 수 있으며 직류레벨도 일정한 값을 유지시킬 수 있는 효과를 갖는다.As described in detail above, the internal power generation circuit according to the present invention can stably supply high power to all semiconductor chips requiring internal power supply, such as a highly integrated memory, and has an effect of maintaining a constant value of a DC level.

Claims (3)

인버터를 필요한 수만큼 직렬 접속하여 칩 선택신호에 따라 펄스를 발생시키는 오실레이터(100)와, 상기 칩 선택신호를 반전시키는 인버터(205)와, 이 인버터(205)의 출력에 제어되고 상기 오실레이터(100)의 출력펄스에 의해 전압(VDD)를 강하시키는 내부전원 발생부(200)와, 이 내부전원 발생부(200)의 출력을 정류시켜 내부전압(Vint)을 출력하는 RC 정류부(300)로 구성함을 특징으로 하는 내부전원 발생회로.Chip select signal by connecting the inverter as many times as necessary Oscillator 100 for generating a pulse according to the chip selection signal An inverter 205 for inverting the voltage, an internal power generator 200 controlled by the output of the inverter 205 and dropping the voltage V DD by the output pulse of the oscillator 100, and the generation of the internal power. An internal power generation circuit comprising a RC rectifier 300 for rectifying the output of the unit 200 to output an internal voltage Vint. 제 1 항에 있어서, 오실레이터(100)는 출력단에 콘덴서(104~106)가 각기 접속된 인버터(101~103)를 순차적으로 직렬 접속하여 최종 출력단을 내부전원 발생부(200)에 접속함과 아울러 상기 인버터(101)의 입력단에 궤환시키고 칩 선택신호가 게이트에 접속됨과 아울러 소스가 접지된 트랜지스터(107)의 드레인에 상기 최종 출력단을 접속하여 구성함을 특징으로 하는 내부전원 발생 회로도.The method of claim 1, wherein the oscillator 100 is connected to the output terminal in order to connect the final output terminal to the internal power generation unit 200 by sequentially connecting the inverters 101 to 103, each of which capacitors 104 to 106 are respectively connected to the output terminal. Feedback to the input terminal of the inverter 101 and a chip select signal Is connected to a gate and the final output terminal is connected to a drain of the transistor (107) whose source is grounded. 제 1 항에 있어서, 내부전원 발생부(200)는 드레인에 전압(VDD)이 접속된 트랜지스터(202)의 게이트에 오실레이터(100)의 출력을 접속하고 그 트랜지스터(202)의 소스를 드레인과 게이트가 공통접속된 트랜지스터(203) (204)를 순차적으로 통해 접속하며 칩 선택신호가 인가된 인버터(205)의 출력을 드레인이 접지된 트랜지스터(201)의 게이트에 접속하고 상기 트랜지스터(201)(204)의 소스를 RC 정류부(300)의 입력단에 공통 접속하여 구성함을 특징으로 하는 내부전원 발생회로.The method of claim 1, wherein the internal power generator 200 connects the output of the oscillator 100 to a gate of a transistor 202 having a voltage V DD connected to a drain, and the source of the transistor 202 is connected to a drain. The transistors 203 and 204 having their gates commonly connected are sequentially connected to each other, and the chip select signal Is connected to the gate of the transistor 201 where the drain is grounded, and the source of the transistors 201 and 204 is commonly connected to the input terminal of the RC rectifying unit 300. Internal power generation circuit.
KR1019900020488A 1990-12-13 1990-12-13 In-source occurance circuit KR930008419B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900020488A KR930008419B1 (en) 1990-12-13 1990-12-13 In-source occurance circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900020488A KR930008419B1 (en) 1990-12-13 1990-12-13 In-source occurance circuit

Publications (2)

Publication Number Publication Date
KR920013905A KR920013905A (en) 1992-07-30
KR930008419B1 true KR930008419B1 (en) 1993-08-31

Family

ID=19307457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900020488A KR930008419B1 (en) 1990-12-13 1990-12-13 In-source occurance circuit

Country Status (1)

Country Link
KR (1) KR930008419B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429862B1 (en) * 1997-06-24 2004-07-19 삼성전자주식회사 Internal power supply control circuit of semiconductor device, especially switching internal voltage according to a starting point

Also Published As

Publication number Publication date
KR920013905A (en) 1992-07-30

Similar Documents

Publication Publication Date Title
US5267201A (en) High voltage boosted word line supply charge pump regulator for DRAM
US6580654B2 (en) Boosted voltage supply
US5694072A (en) Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
US4581546A (en) CMOS substrate bias generator having only P channel transistors in the charge pump
US5870345A (en) Temperature independent oscillator
US8120412B2 (en) Voltage boosting system with slew rate control and method thereof
KR940010513A (en) Circuit and Method for Clamping a Boost Signal
EP0144637A2 (en) Voltage generating system for non-volatile ram
US7120549B2 (en) Temperature compensated self-refresh (TCSR) circuit having a temperature sensor limiter
JPH04212782A (en) Semiconductor integrated circuit device
US6304148B1 (en) Oscillator circuit for a semiconductor memory having a temperature dependent cycle
JPH04309258A (en) Substrate bias voltage generation circuit
US10038372B2 (en) Method and device for controlling a charge pump circuit
JP4459043B2 (en) Semiconductor device oscillator circuit
KR930008419B1 (en) In-source occurance circuit
US6271718B1 (en) Internal voltage converter for low operating voltage semiconductor memory
KR0168079B1 (en) Clock generating apparatus
EP0144636B1 (en) A programmable oscillator with power down feature and frequency adjustment
US20050116696A1 (en) Semiconductor integrated circuit device
JPH0758887B2 (en) Variable clock delay circuit using RC time constant
KR0132023B1 (en) Voltage generator using pump circuit
KR0137299B1 (en) Short pulse generator having a preset function
KR960008554Y1 (en) Reference voltage generating circuit
KR100224787B1 (en) Equivalent pulse oscillator
KR910010063B1 (en) Vibrating circuit using comparator

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050718

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee