KR100223267B1 - 반도체 소자의 다중 금속층 형성방법 - Google Patents

반도체 소자의 다중 금속층 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 다중 금속층 형성방법을 제공하는 것으로, 소정의 공정을 거친 실리콘 기판 상에 텅스텐 증착시 저압 화학 기상 증착 방법을 이용하여 텅스텐 막을 증착한 후 연속적으로 RF 전력을 이용한 플라즈마 화학 기상 증착방법으로 N2또는 NH3와 WF5를 반응시켜 텅스텐층 상에 열적 화학적으로 안정한 텅스텐 나이트라이드층을 증착하여 티타늄 및 금속층의 확산에 의한 WAl12, WAl15및 Ti-W-Al 같은 저항이 높은 화합물의 생성을 억제시키므로써 소자의 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 다중 금속층 형성방법
본 발명은 소정의 공정을 거친 실리콘 기판상의 텅스텐층 상부에 텅스텐 나이트라이드층을 형성시켜 티타늄 및 금속층의 확산에 의한 화합물의 생성을 억제할 수 있는 반도체 소자의 다중 금속층 형성방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화 되면서 금속층을 형성하기 위한 콘택홀의 크기가 감소하게되고, 기존의 알루미늄을 이용한 금속배선 형성으로는 신뢰성 있는 소자의 제작을 위한 충분한 스텝 커버리지를 확보할 수 없게 되었다. 그래서 최근 텅스텐을 이용한 배선형성 및 콘택홀 매립기술 등이 활발하게 연구되고 있고 많은 소자 제작에 적용되고 있다. 텅스텐(W)을 이용한 배선형성시 제 1 금속층은 텅스텐으로 형성하고, 제 2 금속층 이상은 웨팅(Wetting) 티타늄과 알루미늄을 이용하는 방법을 많이 택하고 있다. 이때 제 1 금속층과 제 2 금속층이 콘택되는 비아에서 후속 열처리시 텅스텐과 티타늄 및 알루미늄의 반응에 의한 WAl12, WAl5티타늄(Ti)-텅스텐(W)-알루미늄(Al) 화합물이 형성되고 이로인하여 비아 저항의 증가로 소자의 특성을 악화시키는 문제가 발생된다.
따라서 본 발명은 텅스텐 증착시 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition : LPCVD) 방법을 이용하여 텅스텐 막을 증착한 후 연속적으로 RF 전력을 이용하여 플라즈마 화학 기상 증착(Plasma Enhanced CVD : PECVD) 방법으로 N2또는 NH3와 WF6를 반응시켜 텅스텐층 상에 열적 화학적으로 안정한 텅스텐 나이트라이드(WNx)막을 증착하여 안정된 비아 저항을 얻을 수 있는 반도체 소자의 다중 금속층 형성방법을 제공하는 것을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명에 따른 다중 금속층 형성방법은 소정의 공정을 거쳐 접합영역이 형성된 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 실리콘 기판의 전체 상부면에 베리어 금속층을 형성한 후 베리어 금속층상에 제 1 금속층을 형성하는 단계와, 상기 제 1 금속층 상에 텅스텐 나이트라이드층 및 제 1 반사 방지 코팅막을 순차적으로 형성하는 단계와, 노광 및 식각공정으로 제 1 금속층 패턴을 형성하는 단계와, 상기 실리콘 기판의 전체 상부면에 층간 절연막을 형성한 후 제 1 금속층 패턴 상에 형성된 텅스텐 나이트라이드층이 노출되도록 층간 절연막 및 제 1 반사 방지 코팅막을 순차적으로 식각하여 비아홀을 형성하는 단계와, 상기 비아홀 내에 잔류하는 텅스텐 나이트라이드층 및 자연 산화막을 RF식각 공정으로 제거하는 단계와, 상기 실리콘 기판의 전체 상부면에 웨팅막을 형성한 후 제 2 금속층 및 제 2 반사 방지 코팅막을 순차적으로 형성하는 단계와, 노광 및 식각공정을 거쳐 제 2 금속층 패턴을 형성하는 단계로 이루어진다.
제 1a 도 내지 제 1f 도는 본 발명에 따른 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : 접합영역
3 : 절연막 4 : 베리어 금속층
5 : 제 1 금속층 5A : 제 1 금속층 패턴
6 : 텅스텐 나이트라이드층 7A 및 7B : 제 1 및 제 2 반사 방지 코팅막
8 : 층간 절연막 9 : 웨팅막
10 : 제 2 금속층
이하, 본 발명에 따른 다중 금속층 형성방법을 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 1f는 반도체 소자의 다중 금속층 형성방법을 설명하기 위한 소자의 단면도로서, 도 1a는 접합영역(2)이 형성된 실리콘기판(1)상에 절연막(3)을 형성한 후 접합영역(2)이 노출되도록 절연막(3)을 식각하여 콘택홀(20)을 형성한 상태를 도시한다.
도 1b는 실리콘 기판(1)의 전체 상부면에 베리어 금속층(4)을 형성한 후 베리어 금속층(4)상에 제 1 금속층(5)을 형성한 상태를 도시한다. 상기 베리어 금속층(4)은 티타늄 및 티타늄 나이트라이드층으로 이루어지며 이때, 티타늄층은 3000 내지 5000Å의 두께로 형성되고, 티타늄 나이트라이드층은 500 내지 1000Å의 두께로 형성된다. 그리고, 제 1 금속층(5)은 3000 내지 5000Å 두께의 텅스텐(W)으로 이루어지며 이때, 제 1 금속층은 반응로 내로 10 내지 100sccm의 WF6및 1000 내지 1800sccm의 H2가 공급되면서 420 내지 480℃의 온도 및 1 내지 90 Torr의 압력 조건에서 형성된다.
도 1c는 제 1 금속층(5) 상에 텅스텐 나이트라이드층(6) 및 제 1 무반사 코팅(Antireflection Coating)막(7A)을 순차적으로 형성한 상태를 도시한다. 텅스텐 나이트라이드층(6)은 10 내지 20sccm의 WF6및 10 내지 300sccm의 N2또는 NH3가 반응로 내로 공급되면서 200 내지 500W의 RF전력 조건에서 20 내지 500A의 두께로 증착된다. 그리고, 제 1 반사 방지 코팅막(7A)은 티타늄 나이트라이드로 이루어지며 300 내지 500Å의 두께로 형성된다.
도 1d는 노광 및 식각공정으로 제 1 금속층 패턴(5A)을 형성한 상태를 도시한다. 제 1 금속층 패턴(5A)은 제 1 반사 방지 코팅막(7A), 텅스텐 나이트라이드층(6), 제 1 금속층(5) 및 베리어 금속층(4)을 순차적으로 패터닝하여 형성된다.
도 1e는 실리콘 기판(1)의 전체 상부면에 층간 절연막(8)을 형성한 후 제 1 금속층 패턴(5A) 상에 형성된 텅스텐 나이트라이드층(6)이 노출되도록 층간 절연막(8) 및 제 1 반사 방지 코팅막(7A)을 순차적으로 식각하여 비아홀(30)을 형성하고, 비아홀(30) 내에 잔류하는 텅스텐 나이트라이드층(6) 및 자연 산화막(도시 안됨)을 RF식각 공정으로 제거한 상태를 도시한다. 상기 자연 산화막을 제거하는 과정에서 발생되는 텅스텐 나이트라이드층(6)의 손실은 텅스텐 나이트라이드층(6)이 10 내지 300Å의 두께가 남도록 RF식각이 실시된다.
도 1f는 실리콘 기판(1)의 전체 상부면에 웨팅막(9)을 형성한 후 제 2 금속층(10) 및 제 2 반사 방지 코팅막(7B)을 순차적으로 형성한 상태를 도시한다. 웨팅막(9)은 제 2 금속층(10)의 스텝 커버리지 향상을 위하여 상온에서 티타늄을 500 내지 1000Å의 두께로 증착된다. 그리고, 제 2 금속층(10)은 알루미늄으로 이루어지며 6000 내지 10000Å의 두께로 형성된다. 그후 제 1 금속층 패턴(5A) 형성시와 동일하게 노광 및 식각공정을 거쳐 제 2 금속층 패턴을 형성한다.
상술한 바와같이 본 발명에 의하면 텅스텐층 상부에 텅스텐 나이트라이드층을 형성시켜 티타늄 및 금속층의 확산에 의한 WAl12, WAl15및 Ti-W-Al 같은 저항이 높은 화합물의 생성을 억제시켜 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (9)

  1. 반도체 소자의 다중 금속층 형성방법에 있어서,
    소정의 공정을 거쳐 접합영역이 형성된 실리콘기판상에 절연막을 형성한 후 접합영역이 노출되도록 절연막을 식각하여 콘택홀을 형성하는 단계와,
    상기 실리콘 기판의 전체 상부면에 베리어 금속층을 형성한 후 상거 베리어 금속층상에 제 1 금속층을 형성하는 단계와,
    상기 제 1 금속층 상에 텅스텐 나이트라이드층 및 제 1 반사 방지 코팅막을 순차적으로 형성하는 단계와,
    노광 및 식각공정으로 제 1 금속층 패턴을 형성하는 단계와,
    상기 실리콘 기판의 전체 상부면에 층간 절연막을 형성한 후 상기 제 1 금속층 패턴 상에 형성된 상기 텅스텐 나이트라이드층이 노출되도록 상기 층간 절연막 및 제 1 반사 방지 코팅막을 순차적으로 식각하여 비아홀을 형성하는 단계와,
    상기 비아홀 내에 잔류하는 상기 텅스텐 나이트라이드층 및 자연 산화막을 RF 식각 공정으로 제거하는 단계와,
    상기 실리콘 기판의 전체 상부면에 웨팅막을 형성한 후 제 2 금속층 및 제 2 반사 방지 코팅막을 순차적으로 형성하는 단계와,
    노광 및 식각공정을 거쳐 제 2 금속층 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
  2. 제 1 항에 있어서,
    상기 베리어 금속층은 티타늄 및 티타늄 나이트라이드층으로 이루어지며 상기 티타늄층은 3000 내지 5000Å의 두께로 형성되고, 상기 티타늄 나이트라이드층은 500 내지 1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
  3. 제 1 항에 있어서,
    상기 제 1 금속층은 반응로 내로 10 내지 100sccm의 WF6및 1000 내지 1800sccm의 H2가 공급되면서 420 내지 480℃의 온도 및 1 내지 90 Torr의 압력 조건에서 3000 내지 5000Å 두께의 텅스텐으로 이루어지는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
  4. 제 1 항에 있어서,
    상기 텅스텐 나이트라이드층은 10 내지 20sccm의 WF6및 10 내지 300sccm의 Nz 또는 NH3가 반응로 내로 공급되면서 200 내지 500W의 RF전력 조건에서 20 내지 500Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자외 다중 금속층 형성방법.
  5. 제 1 항에 있어서,
    상기 제 1 반사 방지 코팅막은 티타늄 나이트라이드로 이루어지며 300 내지 500Å 의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
  6. 제 1 항에 있어서,
    상기 제 1 금속층 패턴은 제 1 반사 방지 코팅막, 텅스텐 나이트라이드층, 제 1 금속층 및 베리어 금속층을 순차적으로 패터닝하여 형성되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
  7. 제 1 항에 있어서,
    상기 비아홀은 내에 잔류하는 텅스텐 나이트라이드층은 RF식각 공정으로 10 내지 300Å의 두께가 남도록 실시되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
  8. 제 1 항에 있어서,
    상기 웨팅막은 후속 공정의 제 2 금속층의 스텝 커버리지 향상을 위하여 상온에서 티타늄을 500 내지 1000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
  9. 제 1 항에 있어서,
    상기 제 2 금속층은 알루미늄으로 이루어지며 6000 내지 10000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 다중 금속층 형성방법.
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