KR100222042B1 - 바이폴라 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
베이스 전극의 구조 변경을 통하여 베이스의 크기를 줄일 수 있도록 한 바이폴라 트랜지스터 및 그 제조방법에 대해 개시된다. 본 발명에 의한 바이폴라 트랜지스터는, 반도체 기판에 도너츠 모양으로 형성된 익스트린식(extrinsic) 베이스와, 이 익스트린식 베이스 상에 형성된 수직의 원통 구조의 제1베이스 전극 및 이 제1베이스 전극와 연결되고 상기 베이스와는 분리되어 있는 제2베이스 전극을 구비하는 것을 특징으로 한다. 그 결과, 베이스 전극과 반도체 기판이 실제 접하는 면적을 감소시킬 수 있게 되어 베이스의 크기를 줄일 수 있게 되므로 베이스와 콜렉터 간의 커패시턴스와 베이스 저항을 저하시킬 수 있게 되고, 소자의 안정적인 전기적 특성 또한 확보할 수 있게 된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 베이스 전극의 구조 변경에 의해 베이스의 크기를 줄이는 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
제1도는 종래의 바이폴라 트랜지스터를 도시한 단면도이다.
종래의 바이폴라 트랜지스터는, 도너츠 모양으로 반도체 기판(10)에 형성되어 있는 익스트린식(extrinsic) 베이스(20)와 이 익스트린식 베이스(20)의 단면을 서로 연결하는 모양의 인트린식(intrinsic) 베이스(18)로 구성된 베이스, 상기 인트린식 베이스(18) 상에 형성된 에미터(24), 상기 인트린식 베이스(18) 하부에 형성된 선택적으로 이온 주입된 콜렉터(22), 상기 익스트린식 베이스(20)와 접속하는 베이스 전극(14) 및 상기 에미터(24)와 접속하는 에미터 전극(28)로 구성된다. 이때, 반도체 기판(10)은 콜렉터부로서 도시되지 않은 콜렉터 전극과 연결되어 있다.
상기 익스트린식 베이스(20) 및 에미터(24)는 각각 베이스 전극(14) 및 에미터 전극(28)에 도우프된 불순물의 확산에 의해 형성되므로, 그 크기는 반도체 기판(10)과 접하는 각 전극의 면적에 의해 결정된다.
따라서, 바이폴라 트랜지스터 제조시 특히, 베이스 전극 형성을 위한 사진식각공정이 불안정하게 진행되면 반도체 기판과 접하는 베이스 전극의 면적 또한 불안정하게 되어 상기 면적의 산포(면적의 분포)가 커지게 되고, 이는 소자의 전기적 특성을 불안정하게 하는 요인이 된다.
또한, 상기 베이스 전극(14)과 반도체 기판(10)이 접하는 면적, 즉 익스트린식 베이스(20)의 크기는 상기 베이스 전극(14)을 형성하기 위한 여러 가지 공정 제약에 의해 커지게 되는데, 이는 익스트린식 베이스(20)와 콜렉터부(10)가 접하는 면적을 증가시켜 이들 사이의 커패시턴스(capacitance; Cjc)를 증가시킬 뿐만아니라 익스트린식 베이스 자체의 저항(RB) 또한 증가시켜 바이폴라 트랜지스터의 동작성능을 저하시킨다.
따라서, 베이스 전극과 반도체 기판이 접하는 면적과 그 산포를 줄일 수 있는 방법이 연구되어야 한다.
이때, 미설명된 도면 부호 "12"는 소자간 분리막을, "16"은 캡핑층을 그리고"26"은 베이스 전극극과 에미터 전극을 분리시키기 위한 분리 스페이서를 나타낸다.
이에 본 발명의 목적은 베이스 전극의 구조 변경을 통하여 베이스 전극과 반도체 기판이 접하는 면적을 줄여 주므로써, 베이스와 콜렉터 간의 커패시턴스 및 베이스 저항을 줄일 수 있도록 함과 동시에 소자의 안정된 전기적 특성을 확보할 수 있도록 한 바이폴라 트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 상기 구조의 바이폴라 트랜지스터를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
제1도는 종래의 바이폴라 트랜지스터 구조를 도시한 단면도.
제2도는 본 발명에 의한 바이폴라 트랜지스터 구조를 도시한 단면도.
제3도 내지 제14도는 제2도의 바이폴라 트랜지스터 제조방법을 도시한 공정수순도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 내에 도너츠 모양으로 형성된 익스트린식 베이스와; 상기 익스트린식 베이스 상에 형성된 수직의 원통 구조의 제1베이스 전극; 및 상기 제1베이스 전극과 연결되고 상기 베이스와는 분리되어 있는 제2베이스 전극으로 이루어진 바이폴라 트랜지스터가 제공된다.
이때, 상기 도너츠 모양의 익스트린식 베이스의 단면을 연결하는 모양으로 형성된 인트린식 베이스와 상기 인트린식 베이스 상에 형성된 에미터와 상기 인트린식 베이스 하부에 형성된 선택적 이온 주입된 콜렉터를 더 구비하는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 패드 산화막, 제2베이스 전극층 및 캐핑층을 차례대로 적층하는 제1공정과; 상기 패드 산화막, 제2베이스 전극층 및 캐핑층을 선택적으로 제거함으로서 에미터가 형성될 영역의 반도체 기판을 노출시키는 제1홈을 제2공정과; 식각되지 않고 남은 캡핑층 및 상기 제1홈의 노출된 면 상에 불순물이 도우프되지 않는 다결정실리콘막과 제1절연막을 차례대로 적층하는 제3공정과; 상기 제1절연막을 이방성 식각함으로써 상기 제1홈의 측벽에 상기 불순물이 도우프되지 않는 다결정실리콘막으로 개재하여 제1절연막 스페이서를 형성하는 제4공정과; 상기 캡핑층이 드러날 때 까지 상기 불순물이 도우프되지 않은 다결정실리콘막을 식각함으로써 상기 제1홈의 측벽과 상기 제1절연막 스페이서 사이에 불순물이 도우프되지 않는 다결정실리콘 스페이서를 형성함과 동시에 상기 에미터가 형성될 영역의 반도체 기판을 노출시키는 상기 제1홈보다 작은 제2홈을 형성하는 제5공정과; 상기 결과물 전면에 감광막을 도포하는 제6공정과; 상기 감광막으로 식각하여 상기 제2홈 내에만 남도록 하는 제7공정; 및 상기 불순물이 도우프되지 않는 다결정실리콘 스페이서를 일부 식각하여 그 높이 낮춤으로써, 상기 제2베이스 전극층과 연결된 제1베이스 전극으로 형성하는 제8공정을 포함화는 바이폴라 트랜지스터 제조방법이 제공된다.
이때, 상기 제5공정 및 제8공정 중 어는 한 공정 후, 반도체 기판에 익스트린식 베이스를 형성하기 위하여 상기 불순물이 도우프되지 않는 다결정실리콘 스페이서에 불순물을 도우프하는 공정을 더 포함하는 것이 바람직하다.
또한, 제8공정 후에는 상기 제2홈 내에 남겨진 상기 감광막으로 제거하는 공정과; 상기 제1베이스 전극의 상면 및 상기 제2홈을 통해 노출된 상기 반도체 기판 상에 제2절연막으로 형성하는 공정과; 상기 제2홈을 통하여 상기 반도체 기판 네에 소정 량의 이온을 주입함으로써 인트린식 베이스를 형성하는 공정과; 상기 인트린식 베이스가 형성되어 있는 상기 기판 전면에 제3절연막으로 형성한 후, 이를 이방성식각함으로써 상기 제2홈의 측벽에 제3절연막 스페이서를 형성함과 동시에 상기 제3절연막 스페이서 사이의 상기 기판 표면을 노출시키는 공정과; 상기 결과물 전면에 불순물이 도우프된 도전층을 증착한 후, 이를 패터닝함으로써 에미터 전극으로 형성하고, 상기 에미터 전극으로부터의 불순물 확산에 의해 상기 기판 내부에 에미터를 형성하는 공정을 더 포함하는 것이 바람직하다.
상기 구조를 가지도록 바이폴라 트랜지스터를 제조할 경우, 베이스 전극과 반도체 기판이 접하는 면적으로 종래보다 현격하게 줄일 수 있게 되므로, 베이스와 콜렉터 간의 커패시턴스를 감소시킬 수 있게 될 뿐 아니라 베이스 저항 또한 줄일수 있게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
제2도는 본 발명에서 제안된 바이폴라 트랜지스터의 ㄱ조를 도시한 단면도를 나타낸다.
제2도의 단면도에 의하ㄱ본 발명에서 제안된 바이폴라 트랜지스터는 반도체 기판(30)에 도너츠 모양으로 형성된 익스트린식(extrinsic) 베이스(64), 상기 도너츠 모양의 익스트린식 베이스(64)의 단면을 연결하는 모양으로 형성된 인트린식 베이스(56), 상기 익스트린식 베이스(64) 상에 형성된 수직의 원통 구조의 제1베이스 전극(44b) 및 상기 제1베이스 전극(44b)과 연결되고 상기 인트린식 베이스(64)와는 분리되어 있는 제2베이스 전극(37)로 된 베이스부와ㅡ 상기 인트린식 베이스(56) 하부에 형성된 선택적으로 이온 주입된 콜렉터(60), 반도체 기판(30)으로 표현된 콜렉터 및 상기 콜렉터와 연결되어 있는 도시되지 않은 콜렉터 전극으로 된 콜렉터부와, 상기 인트린식 베이스(56) 상부에 형성된 에미터(66) 및 상기 에미터(66)와 연결되어 있는 에미터 전극(62)로 된 에미터부로 구성되어 있음을 알 수 있다.
이때, 미설명된 도면부호"32"는 소자간 분리막을, "39"는 제2베이스 전극(37)을 절연시키는 캡핑층을 그리고 "58"은 제1베이스 전극(44b)와 에미터 전극(62)를 분리시키기 위한 제3절연막 스페이서를 나타낸다.
본 발명에 의한 바이폴라 트랜지스터에 의하면, 제1베이스 전극(44b)을 수직 구조로 형성하여 제1베이스 전극과 반도체 기판이 접하는 면적, 즉 익스트린식 베이스의 면적을 종래보다 줄일 수 있으므로, 첫째, 베이스와 콜렉터 간의 커패시턴스를 줄일 수 있고, 둘째, 베이스 저항을 줄일 수 있다.
제3도 내지 제14도는 제2도에 제시된 바이폴라 트랜지스터의 제조방법을 도시한 공정수순도를 나타낸다. 이를 참조하여, 그 제조방법을 구체적으로 살펴보면 다음과 같다.
제3도은 제1홈 형성을 위한 감광막 패턴(40)을 형성하는 공정을 설명하기 위한 도면으로서, 이 공정은 N형 반도체 기판(30) 상에 소자간 분리를 위한 분리막(32)들을 형성하는 단계, 상기 분리막(32) 사이로 노출된 반도체 기판(30) 표면에 열산화에 의해 패드 산화막(34)을 형성하는 단계, 상기 패드 산화막이 형성되어 있는 결과물 전면에, 예컨대 불순물이 도우프된 다결정실리콘과 이산화 실리콘을 적층함으로써 제2베이스 전극 형성을 위한 도전층(36) 및 캡핑층(38)을 형성하는 단계 및 에미터가 형성될 영역의 상기 캡핑층(38)을 노출시키는 구조의 감광막 패턴(40)을 형성하는 단계로 진행한다.
제4도는 제1홈(42)을 형성하는 공정을 설명하기 위한 도면으로서, 이 공정은 상기 감광막 패턴(40)을 마스크로하여 캡핑층(38), 제2베이스 전극 형성을 위한 도전층(36) 및 패드 산화막(34)을 차례대로 식각하여 에미터가 형성될 영역의 반도체 기판을 노출시키는 제1홈(42)을 형성함과 동시에 상부에 캡핑층(39)가 형성되어 있는 제2베이스 전극(37)을 형성하는 단계로 진행한다. 이때, 상기 제2베이스 전극(37)은 상기 제1홈(42)의 측면을 통해 노출되어 있다.
제5도는 상기 결과물 상에 불순물이 도우프되지 않은 다결정실리콘막(이하,"USG"라 칭함)(44)과 이산화 실리콘으로 된 제1절연막(46)을 차례대로 적층한 후 의 단면도이다.
제6도은 상기 제1절연막(46)을 이방성식각함으로써 상기 제1홈의 측벽에 상기 USG를 개재하여 제1절연막 스페이서(47)를 형성한 후의 단면도이다.
제7도은 USG 스페이서(44a) 및 제2홈(49)을 형성하는 공정을 설명하기 위한 도면으로서, 이 공정은 상기 USG를 상기 캡핑층(39) 및 제1홈(42)사이의 반도체 기판이 노출될 때까지 식각함으로써 상기 제1홈(제4도의 42)의 측벽과 제1절연막 스페이서(47) 사이에 USG가 매립된 형태의 상기 USG 스페이서(44a)를 형성함과 동시에 에미터가 형성될 영역의 반도체 기판을 노출시키는 상기 제1홈보다 작은 크기의 제2홈(49)을 형성하는 단계로 진행한다. 이때, 상기 USG 스페이서(44a)는 그 일면이 상기 제2베이스 전극(37)과 접한다.
제8도은 USG 스페이서(44a)가 형성되어 있는 결과물 기판 전면에 감광막(50)을 도포한 후의 단면도이다. 디대, 상기 감광막(50)은 상기 캡핑층(39) 및 USG 스페이서(44a)가 완전히 덮혀지도록 도포한다.
제9도는 상기 감광막(50)을 에치백하여 상기 제2홈(49)을 매립한 매립층(52)을 형성한 후의 단면도이다.
제10도은 상기 USG 스페이서(제9도의 44a)를 일부 식각하여 그 높이를 낮춤으로써 제1베이스 전극(44b)을 형성한 후의 단면도이다. 이때, 이후의 열공정에 의해 반도체 기판으로 불순물이 확산되게하여 익스트린식 베이스(제14도에 도시됨)를 형성하도록 하기 위해, 상기 제1베이스 전극(44b)에 불순물을 도우프한다. 상기 한 불순물 도우프 공정은 제7도에서 USG 스페이서(44b)를 형성한 후에 행할 수도 있다.
제11도는 인트린식 베이스(56)를 형성하는 공정을 설명하기 위한 도면으로서, 이 공정은, 제2홈(49) 내의 매립층(52)을 제거하는 단계와, 열산화를 행하여 상기 제1베이스 전극(44b)의 상면 및 제2홈을 통해 노출된 반도체 기판(30) 표면에 제2절연막(54)를 형성하는 단계 및 상기 제2홈으로 통해 반도체 기판 상으로 불순물 이온을 주입하여 그 일 표면에 인트린식 베이스(56)를 형성하는 단계로 진행한다.
제12도는 인트린식 베이스(56)가 형성되어 있는 상기 결과물 전면에 예컨대 이산화 실리콘과 같은 절연물을 도포하여 제3절연막을 형성하고, 이를 이방성식각하여 상기 제2홈(49)의 측벽에 제3절연막 스페이서(58)를 형성한 후의 단면이다. 제3절연막 식각시 상기 제3절연막 스페이서(58) 사이의 기판(30) 상에 형성되어 있던 제2절연막(54)도 함께 제거되므로, 식각 공정이 완료되면 이 부분의 기판(30) 표면이 노출되게 된다.
제13도는 선택적으로 이온 주입된 콜렉터(60) 및 에미터 전극(62)을 형성하는 공정을 설명하기 위한 도면으로서, 이 공정은 제3절연막 스페이서(58) 사이로 노출된 반도체 기판에 소정 타입(콜렉터와 동일한 타입)의 불순물으로 주입함으로써 상기 인트린식 베이스(56) 하부에 선택적으로 이온 주입된 콜렉터(60)가 형성되어 있는 결과물 전면에 불순물이 도우프된 다결정실리콘막으로 형성하는 단계 및 이 다결정실리콘막을 패터닝함으로써 에미터가 형성될 영역의 반도체 기판과 접하는 에미터 전극(62)를 형성하는 단계로 진행한다.
이때, 에미터 전극(62)는 상기 불순물이 도우프된 다결정실리콘막으로 단일층으로하여 형성하거나, 상기 다결정실리콘막 상에 텅스텐 실리사이드와 같은 실리사이드층을 적층하여 형성한다.
제14도는 에미터 전극(62) 및 제1베이스 전극(44b)에 도우프되어 있던 불순물 이온이 반도체 기판으로 확산되어 각각 에미터(66) 및 익스트린식 베이스(64)를 형성한 후의 단면도이다. 이때, 제13도의 선택적으로 이온 주입된 콜렉터(60)에 주입되었던 불순물 이온도 함께 확산한다.
상기 익스트린식 베이스(64)는 상기 제14도에 설명된 공정에 의해 형성되는 것으로 도시되어 있으나, 실제적으로는 USG 스페이서에 불순물 이온을 주입한 후 열이 가해지는 공정에서 조금씩 불순물 이온이 확산되어 형성하게 된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식으로 가진 자에 의하여 가능함은 명백하다
이상에서 살펴본 바와 같이 본 발명에 의하면, 1) 베이스 전극과 반도체 기판이 실제 접하는 면적이 최소화되도록 베이스 전극의 구조를 변경시켜 주므로써, 베이스의 전체적인 크기 또한 줄일 수 있게 되므로, 베이스와 콜렉터 간의 커패시턴스와 베이스 저항을 저하시킬 수 있게 되고, 2) 익스트린식 베이스가 통상의 사진 식각공정에 의해 형성되지 않고 스페이서 형성 공정을 적용한 자기정합 방식에 의해 형성되므로 베이스 전극 형성을 위한 사진 식각공정에 의해 소자의 전기적 특성이 불안정해지는 문제점을 해결할 수 있다.
Claims (7)
- 반도체 기판 내에 도너츠 모양으로 형성된 익스트린식 베이스와; 상기 익스트린식 베이스 상에 형성된 수직의 원통 구조의 제1베이스 전극; 및 상기 제1베이스 전극과 연결되고 상기 베이스와는 분리되어 있는 제2베이스 전극으로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 도너츠 모양의 익스트린식 베이스의 단면을 연결하는 모양으로 형성된 인트린식 베이스를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 제2항에 있어서, 상기 인트린식 베이스 내의 표면쪽에 형성된 에미터와 상기 인트린식 베이스 바로 밑의 상기 기판 내에 형성된 콜렉터를 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
- 반도체 기판 상에 패드 산화막, 제2베이스 전극층 및 캐핑층을 차례대로 적층하는 제1공정과; 상기 패드 산화막, 제2베이스 전극층 및 캐핑층을 선택적으로 제거함으로써 에미터가 형성될 영역의 반도체 기판을 노출시키는 제1홈을 제2공정과; 식각되지 않고 남은 캡핑층 및 상기 제1홈의 노출된 면 상에 불순물이 도우프되지 않는 다결정실리콘막과 제1절연막을 차례대로 적층하는 제3고정과; 상기 제1절연막을 이방성 시각함으로써 상기 제1홈의 측벽에 상기 불순물이 도우프되지 않는 다결정실리콘막으로 개재하여 제1절연막 스페이서를 형성하는 제4공정과; 상기 캡핑층이 드러날 때 까지 상기 불순물이 도우프되지 않은 다결정실리콘막으로 식각함으로써 상기 제1홈의 측벽과 상기 제1절연막 스페이서 사이에 불순물이 도우프되지 않는 다결정실리콘 스페이서를 형성함과 동시에 상기 에미터가 형성될 영역의 반도체 기판을 노출시키는 상기 제1홈보다 작은 제2홈을 형성하는 제5공정과; 상기 결과물 전면에 감광막으로 도포하는 제6공정과; 상기 감광막으로 식각하여 상기 제2홈 내에만 남도록 하는 제7공정; 및 상기 불순물이 도우프되지 않는 다결정실리콘 스페이서를 일부 식각하여 그 높이를 낮춤으로써, 상기 제2베이스 전극층과 연결된 제1베이스 전극으로 형성하는 제8공정을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제5공정 및 상기 제8공정 중 어느 한 공정 진행후에 상기 불순물이 도우프되지 않는 다결정실리콘 스페이서에 불순물을 도우프하는 공정을 더 포함하는 하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제4항에 있어서, 상기 제8공정 진행후에 상기 제2홈 내에 남겨진 상기 감광막을 제거하는 공정과; 상기 제1베이스 전극의 상면 및 상기 제2홈을 통해 노출된 상기 반도체 기판 상에 제2절연막으로 형성하는 공정과; 상기 제2홈을 통하여 상기 반도체 기판 내에 소정 량의 이온을 주입함으로써 인트린식 베이스를 형성하는 공정과; 상기 인트린식 베이스가 형성되어 있는 상기 기판 전면에 제3절연막을 형성한 후, 이를 이방성식각함으로써 상기 제2홈의 측벽에 제3졀연막 스페이서를 형성함과 동시에 상기 제3절연막 스페이서 사이의 상기 기판 표면을 노출시키는 공정과; 상기 결과물 전면에 불순물이 도우프된 도전층을 증착한 후, 이를 패터닝함으로써 에미터 전극으로 형성하고, 상기 에미터 전극으로부터의 불순물 확산에 의해 상기 기판 내부에 에미터를 형성하는 공정을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
- 제6항에 있어서, 상기 제3절연막 스페이서 형성후에 상기 반도체 기판의 표면 노출부로 불순물을 이온주입하여 상기 인트린식 베이스 하부에 콜렉터를 형성하는 공정을 더 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019960053330A KR100222042B1 (ko) | 1996-11-11 | 1996-11-11 | 바이폴라 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960053330A KR100222042B1 (ko) | 1996-11-11 | 1996-11-11 | 바이폴라 트랜지스터 및 그 제조방법 |
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| KR19980035099A KR19980035099A (ko) | 1998-08-05 |
| KR100222042B1 true KR100222042B1 (ko) | 1999-10-01 |
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ID=19481478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960053330A KR100222042B1 (ko) | 1996-11-11 | 1996-11-11 | 바이폴라 트랜지스터 및 그 제조방법 |
Country Status (1)
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-
1996
- 1996-11-11 KR KR1019960053330A patent/KR100222042B1/ko not_active IP Right Cessation
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| KR19980035099A (ko) | 1998-08-05 |
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