KR100219044B1 - 반도체 소자의 실리사이드 게이트 전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자 제조공정 중 실리사이드층(19) 형성방법에 있어서, 소정 패턴(14,15) 측벽에 스페이서(17)를 형성하되, 스페이서 상부에 형성돤 금속층(18)에 의한 실리콘 입자의 소모를 최소화 시키기 의해 상기 스페이서(17)의 최상단을 상기 소정 패턴의 죄상단보다 아래에 위치하도록 하는 것을 특징으로 하여, 스페이서(17)로 인한 게이트 전극과 같은 패턴의 휨 현상 발생을 최소화하고, 이에 따라 소자의 성능을 향상시킬 수 있는 특유의 효과가 있는 실리사이드층 형성방법에 관한 것이다.

Description

반도체 소자의 실리사이드 게이트 전극 형성방법
제1a도 및 제1b도는 종래의 실리사이드 게이트 전극 형성 공정도.
제2a도 내지 제2c도는 본 발명의 일 실시예에 따른 실리사이드 게이트 전극 형성 공정도.
*도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 웰
13 : 필드산화층 14 : 게이트 산화충
15 : 폴리실리콘층 16 : 접합충
17 : 스페이서 18 : 티타늄층
19 : 티타늄 실리사이드층
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 실리사이드 게이트 전극 형성방법에 관한 것이다.
실리사이드층은 반모체 소자 제조시 접합층과 알루미늄합금층과의 콘택시 접합 스파이킹(junction spiking) 현상을 방지하거나, 게이트 전극의 면저항을 감소시키기 위하여 널리 사용되고 있다.
첨부된 도면 제1a도 및 제1b도에 종래의 실리사이드 게이트 전극 형성공정을 도시하였다.
도면을 참조하여 그 공정을 살펴보면, 먼저 제1a도에 도시된 바와 같이 실리콘 기판(1)에 웰(2)을 형성하고, 필드산화층(3)으로 서로 전기적으로 격리된 활성 영역을 정의하고, 웰(2)에 게이트 산화층(4)을 형성한 다음, 폴리실리콘 게이트전극(5)을 형성하고, 게이트 전극(5) 양측에 접합층(6)을 형성한다. 이어서, 게이트 전극(5)에 측벽 스페이서(7)를 형성한 후, 티타늄층(8)을 전체적으로 증착한다.
계속하여, 제1b도에 도시된 바와 같이 1차 급속열처리(600℃에서 700℃ 온도 구간에서 10∼100초 정도)를 실시한 후, 반응치 않은 티타늄을 식각 용액(NH4OH: H2O2:H2O=l:1:5)에서 식각한 후, 고온 급속열처리(8OO℃에서 900℃ 온도구간에서 10∼60초 정도)를 실시한다. 도면 부호 '9'는 티타늄 실리사이드층을 나타낸 것이다.
이때, 측벽 스페이서(7)에 의한 기계적 피닝(mechanical pinning) 현상으로 측벽 스페이서(5) 최상단 부근의 티타늄 실리사이드층(9)과 실리콘의 계면은 측벽 스페이서(7) 최상단 부근으로 고착되고, 이 때문에 측벽 스페이서(7) 최상단 위의 티타늄층은 티타늄 실리사이드충(9)을 형성시키기 위해 측벽 스페이서(7)에서 떨어져 있는 부분의 실리콘을 소모해야 하며, 결국 폴리실리콘 게이트 전극(5) 중앙 부분의 과도한 실리큰 소모에 의해 티타늄 실리사이드층(9)에 휨(bowing) 현상이 발생하게 된다. 여기서 휨 현상이란 폴리실리콘 게이트 전극(5)과 티타늄 실리사이드층(9)의 계면이 평탄화 상태를 유지하지 못하고, 폴리실리콘 게이트 전극(5)의 중앙부분이 함몰되오 굴곡지는 현상을 말한다.
이러한 게이트 전극의 휨 현상은 소자의 성능을 저하시키는 문제점을 초래했다.
따라서, 본 발명은 측벽 스페이서에 의한 기계적 피닝 현상에 따른 게이트 전극의 휨 현상 발생을 최소화하는 반도체 소자의 실리사이드 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 실리사이드 게이트전극 형성방법에 있어서, 폴리실리콘 게이트 전극을 형성하는 제1 단계; 상기 폴리실리콘 게이트 전극 측벽부분에 측벽 스페이서를 형성하되, 상기 측벽 스페이서의 최상단이 상기 폴리실리콘 게이트 전극의 최상단보다 아래에 위치하도록 하는 제2단계; 상기 폴리실리콘 게이트 전극 상부에 고융점 금속막을 형성하는 제3 단계; 및 열처리를 실시하여 실리사이드막을 형성하는 제4 단계를 포함한다.
이하, 침부된 도면 제2a도 내지 제2c도를 참조하여 본 발명의 일 실시예를 상세히 설명하면 다음과 같다.
제2a도 내지 제2c도는 본 발명의 일 실시예에 따른 실리사이드 게이트전극 형성 공정을 도시한 것으로, 이하 도면을 참조하여 그 공정을 살펴본다.
먼저, 제2a도에 도시된 바와 같이 실리콘 기판(11)에 웰(12)을 형성한 후,필드산화층(13)을 형성하고, 게이트 산화충(14)을 형성한 다음, 폴리실리콘 게이트진극(15)을 형성한다. 계속하여, 게이트 전극(15) 양측에 접합충(16)을 형성하고;게이트 전극(15) 측벽에 스페이서(17)를 형성하고, 이후 형성될 티타늄 실리사이드층의 휨 현상을 억제하기 위하여 이후 증착될 티타늄층의 두께의 1∼3배 정도로 스페이서(17)를 습식 식각한다.
계속해서, 제2b도에 도시된 바와 같이 전체구조 상부에 티타늄층(18)을 형성한다.
이어서, 제2c 도에 도시된 바와 같이 자기정렬 실리사이드(salicide) 공정을 진행한다. 이때, 티타늄 실리사이드층(19)과 폴리실리콘 게이트 전극(15)의 계면이 스페이서(17)의 최상단부까지 내려올 수 있으므로 티타늄 실리사이드층(19)의 휨 현상은 억제된다. 즉, 상기와 같이 티타늄층을 형성하여 자기정렬 실리사이드 공정을 진행하면 스페이서 최상단부까지의 실리콘은 티타늄과 반웅할 수 있으므로 게이트 중앙의 과도한 실리콘 소모에 기인하는 티타늄 실리사이드의 휨 현상은 억제된다.
상기와 같이 이루어지는 본 발명은 게이트 전극 측벽 스페이서의 기계적 피닝 현상에 따른 게이트 전극의 휨 현상을 최소화하여 소자의 성능을 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 반도체 소자의 실리사이드 게이트 전극 형성방법에 있어서, 폴리실리콘 게이트 전극을 형성하는 제1단계; 상기 폴리실리콘 게이트 전극 측벽부분에 측벽 스페이서를 형성하되, 상기 측벽 스페이서의 최상단이 상기 폴리실리콘 게이트 전극의 최상단보다 아래에 위치하도록 하는 제2단계; 상기 폴리실리콘 게이트 전극 상부에 고융점 금속막을 형성하는 제3단계; 및 열처리를 실시하여 실리사이드막을 형성하는 제4단계를 포함하는 반도체 소자의 실리사이드 게이트 전극 형성방법.
  2. 제1항에 있어서, 상기 제2단계가, 상기 폴리실리콘 게이트 전극 측벽부분에 측벽 스페이서를 형성하는 제5단계와, 상기 측벽 스페이서의 일부를 습식 식각하는 제6단계를 포함하는 것을 특징으로 하는 반도체 소자의 실리사이드 게이트 전극 형성방법.
  3. 제1항 또는 제2항에 있어서, 상기 측벽 스페이서의 최상단이, 상기 폴리실리콘 게이트 전극 최상단으로부터 상기 고융점 금속막 두께의 1 내지 3배만큼 아래에 위치하는 것을 특징으로 하는 반도체 소자의 실리사이드 게이트 전극 형성방법.
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