KR100217911B1 - 플래쉬 메모리셀의 문턱전압 조정회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리셀을 소거할 때, 메모리셀의 드레인 전극에 네가티브 고전압이 공급되는 트랜지스터의 게이트 전극에 일정한 전압을 인가한 PMOS 트랜지스터의 정션-브레이크다운 전압을 이용하여 전원전압이 높아지면 메모리셀의 게이트 전극으로 인가되는 네가티브 고전압 레벨을 낮추고, 전원전압이 낮아지면 메모리셀의 게이트 전극으로 인가되는 네가티브 고전압 레벨을 높여주어, 소거할 메모리셀의 게이트 전극과 소오스 전극 사이에 걸리는 전압 차이를 갖게 함으로써, 소거동작시 전원전압과는 무관하게 셀의 콘트롤 게이트 전극과 소오스 전극 사이의 전압차이를 일정하게 유지시켜줄 수 있으며, 이로 인해 셀의 소거 특성을 안정화시켜 소거 마진과 슈므특성 및 문턱전압을 일정하게 유지시킬 수 있는 플래쉬 메모리 셀의 문턱전압 조정회로에 관한 것이다.

Description

플래쉬 메모리셀의 문턱전압 조정회로
제1 및 제2도는 종래의 플래쉬 메모리셀의 문턱전압 조정회로를 설명하기 위해 도시한 회로도.
제3도는 종래의 플래쉬 메모리셀의 문턱전압 조정회로를 설명하기 위해 도시한 파형도.
제4도는 본 발명에 따른 플래쉬 메모리셀의 문턱전압 조정회로를 설명하기 위해 도시한 파형도.
제5도는 본 발명에 따른 플래쉬 메모리셀의 문턱전압 조정회로도.
제6도는 본 발명에 따른 또다른 실시예.
* 도면의 주요부분에 대한 부호의 설명
11 : 네가티브 챠지펌프 회로 12 : 전압 분배기
13 : 로컬 펌핑 회로
본 발명은 플래쉬 메모리셀을 소거할 때, 메모리셀의 드레인 전극에 네가티브 고전압이 공급되는 트랜지스터의 게이트 전극에 일정한 전압을 인가한 PMOS 트랜지스터의 정션-브레이크다운 전압을 이용하여 전원전압이 높아지면 메모리셀의 게이트 전극으로 인가되는 네가티브 고전압 레벨을 낮추고, 전원전압이 낮아지면 메모리셀의 게이트 전극으로 인가되는 네가티브 고전압 레벨을 높여주어, 소거할 메모리셀의 게이트 전극과 소오스 전극 사이에 걸리는 전압 차이를 갖게 함으로써, 소거한 후의 메모리 셀의 문턱전압을 일정하게 유지할 수 있는 플래쉬 메모리셀의 문턱전압 조정회로에 관한 것이다.
일반적으로 플래쉬 메모리셀의 소거(erase)동작은 제1도에 도시된 바와 같이 셀의 워드라인(WL)에 접속되는 콘트롤 게이트전극(CG)에 네가티브 고전압(VNQP)을 인가하고, 비트라인(BL)에 접속되는 소오스전극(S)에는 Vcc 전원전압을 인가하며, 드레인 전극(D)은 플로팅(floating)시켜 소거동작을 수행한다.
이때, 상기 플래쉬 메모리셀의 콘트롤 게이트전극(CG)에 인가되는 네가티브 고전압(VNQP)은 제2도에 도시된 바와 같이 정션-브레이크다운 회로(1)인 PMOS 트랜지스터(P1)의 동작에 의해 결정된다. 즉, 네가티브 챠지펌프 회로(3)에서 출력되는 네가티브 고전압(VNQP1)은 노드(K1)로 공급되고, 이때, 상기 노드(K1)의 전압은 상기 PMOS 트랜지스터(P1)의 정션-브레이크다운으로 고정시키게 된다. 이후, 상기 PMOS 트랜지스터(P1)에 의해 정션-브레이크다운으로 고정된 네가티브 고전압(VNQP1)을 전압조정호로(2)를 통해 원하는 네가티브 챠지펌핑 전압(VNQP)으로 출력하게 된다.
이때, 발생되는 네가티브 챠지펌프전압(VNQP)은 플래쉬 메모리셀의 콘트롤 게이트전극(CG)으로 공급되게 된다.
상기 회로에서 네가티브 고전압을 발생하게 될 경우, 상기 정션-브레이크다운 회로(1)인 PMOS 트랜지스터(P1)의 정션-브레이크다운 전압은 회로에 공급되는 Vcc 전원전압과는 무관하므로, 상기 네가티브 챠지펌핑 전압(VNQP)은 항상 일정한 전압 레벨로 유지된다. 그러므로, 소거동작시 셀에 걸리는 바이어스는 Vcc 전원전압에 따라 달라지게 된다.
즉, Vcc 전원전압이 낮아지면, 상기 PMOS 트랜지스터(P1)의 게이트 전극(G)과 소오스 전극(S) 사이의 전압(VGS) 차이가 작고, Vcc 전원전압이 높아지면, 상기 PMOS 트랜지스터(P1)의 게이트 전극(G)과 소오스 전극(S) 사이의 전압(VGS) 차이가 커지게 된다. 그러므로, 제3도에 도시된 바와 같이 Vcc 전원전압이 높아지면, 게이트 전극(G)과 소오스 전극(S) 사이의 전압(VGS) 차이가 커져 과잉소거가되어 소거된 셀의 문턱전압(Vt)이 과잉소거 영역(B)쪽으로 이동한다. 반대로 Vcc 전원전압이 낮으면 게이트 전극(G)과 소오스 전극(S) 사이의 전압(VGS) 차이가 작아져 소거가 덜되어 소거된 셀의 문턱전압(Vt)이 소거 불량 영역(A)쪽으로 이동하게 된다. 따라서, 소거동작을 수행한 후의 소거 마진(margin)이 작아지게 되고, 슈므(schmoo)특성 및 문턱전압을 안정하게 유지시키는데 어려운 단점이 있다.
따라서 본 발명은 상기한 단점을 해결하기 위한 것으로, 플래쉬 메모리셀을 소거할 때, 메모리셀의 드레인 전극에 네가티브 고전압이 공급되는 트랜지스터의 게이트 전극에 일정한 전압을 인가한 PMOS 트랜지스터의 정션-브레이크다운 전압을 이용하여 전원전압이 높아지면 메모리셀의 게이트 전극으로 인가되는 네가티브 고전압 레벨을 낮추고, 전원전압이 낮아지면 메모리셀의 게이트 전극으로 인가되는 네가티브 고전압 레벨을 높여주어, 소거할 메모리셀의 게이트 전극과 소오스 전극 사이에 걸리는 전압 차이를 갖게 함으로써, 소거한 후의 메모리 셀의 문턱전압을 일정하게 유지할 수 있는 플래쉬 메모리셀의 문턱전압 조정회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 플래쉬 메모리셀이 콘트롤 게이트 전극에 인가되는 네가티브 고전압을 펌핑하는 네가티브 챠지펌프 회로와, 상기 네가티브 챠지펌프 회로의 출력노드에 드레인 전극이 접속되고, 소오스 전극이 플로팅 되며, 게이트 전극으로 전압 분배기로부터 출력되는 제어전압을 입력으로 하는 제1 PMOS 트랜지스터와, 로컬 펌핑 클럭신호에 의해 제어전압을 출력하기 위한 로컬 펌핑 회로와, 상기 로컬 펌핑 회로로부터 출력되는 제어전압을 게이트 입력으로 하며, 소오스 전극이 접지단자에 접속되며, 드레인 전극이 상기 제1 PMOS 트랜지스터의 벌크로 접속되는 제2 PMOS 트랜지스터를 포함하여 구성되며, 상기 제1 PMOS 트랜지스터의 게이트 전압과 벌크의 정션-브레이크다운 전압에 의해 메모리셀의 문턱전압이 조정되는 것을 특징으로 한다.
또한, 본 발명은 플래쉬 메로리셀의 콘트롤 게이트 전극에 인가되는 네가티브 고전압을 펌핑하는 네가티브 챠지펌프 회로와, 로컬 펌핑 클럭신호에 의해 제어저압을 출력하기 위한 로컬 펌핑 회로와, 상기 네가티브 챠지펌프 회로위 출력노드에 드레인 전극이 접속되고, 소오스 전극이 플로팅 되며, 게이트 전극으로 상기 로컬 펌핑 회로의 출력을 입력으로 하며, 벌크로 전원전압을 입력으로 하는 PMOS 트랜지스터를 포함하여 구성되며, 상기 PMOS 트랜지스터의 게이트 전압과 벌크의 정션-브레이크다운 전압에 의해 메모리셀의 문턱전압이 조정되는 것을 특징으로 한다.
본 발명에 의하면 소거된 플래쉬 메모리셀의 문턱전압을 일정하게 유지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
본 발명은 플래쉬 메모리셀을 소거할 때, 셀의 게이트 전극과 소오스 전극 사이의 전압 차이를 일정하게 유지시켜 소거동작을 수행하게 된다.
제4도에 도시된 바와 같이 PMOS 트랜지스터의 게이트 전압(VG)과 PMOS 트랜지스터의 정션-브레이크다운 전압(VJB)과의 관계에서 PMOS 트랜지스터의 게이트전압(VG)이 증가함에 따라 PMOS 트랜지스터의 정션-브레이크다운 전압(VJB)이 낮아짐을 알 수 있다.
제5도는 본 발명에 따른 플래쉬 메모리셀의 문턱전압 조정회로도이다.
메모리셀을 소거하기 위해 네가티브 챠지펌프 회로(11)를 인에이블시키면, 상기 네가티브 챠지펌프 회로(11)의 출력 노드(VNQP)를 통해 네가티브 고전압이 출력된다. 한편, 전압분배기(12)를 인에이블시켜 상기 전압분배기(12)의 출력 노드(K1)의 전압을 전원전압(Vcc) 이상의 전압 레벨로 유지시켜 준다. 상기 전압분배기(12)의 출력 노드(K1)의 전압을 입력으로 하는 제1 PMOS 트랜지스터(P2)의 드레인 전극(D)은 상기 네가티브 챠지펌프 회로(11)의 출력 노드(VNQP)에 접속되며, 소오스 전극(S)은 플로팅(Floating)되고, 벌크(B)는 제2 PMOS 트랜지스터(P3)의 드레인 전극(D)에 접속된다. 이때, 로컬 펌핑 회로(13)는 로컬 펌핑 클럭신호(CK)에 의해 인에이블 된다. 즉, 상기 로컬 펌핑 회로(13)는 상기 로컬 펌핑 클럭신호(CK)를 입력으로 하는 캐패시터(C1)에 의해 노드(K3)의 전압을 0V의 로우 상태로 만든다. 이때, 상기 제2 PMOS 트랜지스터(P3)의 게이트 전극인 노드(K2)의 전압은 상기 로컬 펌핑 호로(13)를 다이오드(D)를 통해 로우 상태의 전위로 된다. 그러므로, 상기 제2 PMOS 트랜지스터(P3)가 턴온된다. 이때, 접지단자(Vss)로부터 로우상태의 전압이 상기 제2 PMOS 트랜지스터(P3)를 통해 상기 제1 PMOS 트랜지스터(P2)의 벌크(B)로 공급된다. 따라서, 상기 제1 PMOS 트랜지스터(P2)의 정션-브레이크다운 전압에 의해 상기 네가티브 챠지펌프회로(11)의 출력 전압(VNQP)이 조정된다. 상기 조정된 네가티브 챠지펌프회로(11)의 출력 전압(VNQP)은 플래쉬 메모리셀의 콘트롤 게이트 전극으로 공급된다.
제6도는 본 발명에 따른 또 다른 실시 예로서, 네가티브 챠지펌프회로(21)의 출력단자(VNQP)에 드레인 전극(D)이 접속되고, 소오스 전극(S)은 플로팅 상태이며, 벌크(B)에 전원전압(Vcc)이 인가되는 PMOS 트랜지스터(P4)의 게이트전극(G)에 로컬 펌핑 클럭신호(CK)를 입력으로 하는 로컬 펌핑 회로(22)의 출력전압(Vcc전원전압 이상의 전압레벨)이 인가된다. 즉, 상기 로컬 펌핑 회로(13)는 상기 로컬 펌핑 클럭신호(CK)를 입력으로 하는 캐패시터(C1)에 의해 노드(K4)를 통해 외부로부터 공급되는 전압을 펌핑하여 다이오드(D2)를 통해 PMOS 트랜지스터(P4)의 게이트전극(G)으로 공급하게 된다.
이때, 상기 PMOS 트랜지스터(P4)에서 정션-브레이크다운이 일어나게 된다.
그러므로, 상기 PMOS 트랜지스터(P4) 정션-브레이크다운 전압에 의해 상기 네가티브 챠지펌프 회로(21)의 출력(VNQP)이 조정된다. 상기 조정된 네가 티브 챠지펌프 회로의 출력 전압(VNQP)은 플래쉬 메모리셀의 콘트롤 게이트 전극으로 공급 된다.
상술한 바와 같이 본 발명에 의하면 플래쉬 메모리셀을 소거할 때, 메모리셀의 드레인 전극에 네가티브 고전압이 공급되는 트랜지스터의 게이트 전극에 일정한 전압을 인가한 PMOS 트랜지스터의 정션-브레이크다운 전압을 이용하여 전원전압이 높아지면 메모리셀의 게이트 전극으로 인가되는 네가티브 고전압 레벨을 낮추고, 전원전압이 낮아지면 메모리셀의 게이트 전극으로 인가되는 네가티브 고전압 레벨을 높여주어, 소거할 메모리셀의 게이트 전극과 소오스 전극 사이에 걸리는 전압 차이를 갖게 함으로써, 소거 동작시 전원전압과는 무관하게 셀의 콘트롤 게이트 전극과 소오스 전극 사이의 전압차이를 일정하게 유지시켜줄 수 있으며, 이로 인해 셀의 소거 특성을 안정화 시켜 소거 마진과 슈므특성 및 문턱전압을 일정하게 유지시킬 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 플래쉬 메모리셀이 콘트롤 게이트 전극에 인가되는 네가티브 고전압을 펌핑하는 네가티브 고전압을 펌핑하는 네가티브 챠지펌프 회로와, 상기 네가티브의 챠지펌프 회로의 출력노드에 드레인 전극이 접속되고, 소오스 전극이 플로팅 되며, 게이트 전극으로 전압 분배기로부터 출력되는 제어전압을 입력으로 하는 제1 PMOS 트랜지스터와, 로컬 펌핑 클럭신호에 의해 제어전압을 출력하기 위한 로컬 펌핑 회로와, 상기 로컬 펌핑 회로로부터 출력되는 제어전압을 게이트 입력으로 하며, 소오스 전극이 접지단자에 접속되며, 드레인 전극이 상기 제1 PMOS 트랜지스터의 벌크로 접속되는 제2 PMOS 트랜지스터를 포함하여 구성되며, 상기 제1 PMOD 트랜지스터의 게이트 전압과 벌크의 정션-브레이크다운 전압에 의해 메로리셀의 문턱전압이 조정되는 것을 특징으로 하는 플래쉬 메모리셀의 문턱전압 조정회로.
  2. 제1항에 있어서, 상기 전압 분배기로부터 출력되는 제어전압은 전원전압 이상의 전압 레벨을 갖는 것을 특징으로 하는 플래쉬 메모리셀의 문턱전압 조정회로.
  3. 플래쉬 메모리셀이 콘트롤 게이트 전극에 인가되는 네가티브 고전압을 펌핑하는 네가티브 챠지펌프 회로와, 로컬 펌핑 클럭신호에 의해 제어전압을 출력하기 위한 로컬 펌핑 회로와, 상기 네가티브 챠지펌프 회로의 출력노드에 드레인 전극이 접속되고, 소오스 전극이 플로팅 되며, 게이트 전극으로 상기 로컬 펌핑 회로의 출력을 입력으로 하며, 벌크로 전원전압을 입력으로 하는 PMOS 트랜지스터를 포함하여 구성되며, 상기 PMOS 트랜지스터의 게이트 전압과 벌크의 정션-브레이크다운 전압에 의해 메모리셀의 문턱전압이 조정되는 것을 특징으로 하는 플래쉬 메로리셀의 문턱전압 조정회로.
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