KR100217805B1 - 아나로그-디지털 변환 시스템 및 아나로그 신호를 디지탈 신호로 변환시키는 방법 - Google Patents

Abstract

아날로그-디지털 변환 모듈 및 방법은 다수의 변환 명령 워드(CCW)를 포함하는 프로그램 가능한 제어 표(62, 제2도)를 제공하므로 소프트웨어 설비를 최소화한다. 각각의 CCW(제7도)는 디지털 값이 대응하는 결과표에 기억되는 결과에 따라, 채널 및 참조 선택, 입력 샘플 시간 및 하나의 변환 동작에 대한 재-샘플 억제 파라미터와 같은 변환 파라미터를 나타낸다. 한 세트의 CCW는 하나 이상의 변환 시퀀스를 정의한다. 각 시퀀스의 결과에 따라, 인터럽트가 허용될 수 있고 그 결과표가 CPU와 같은 관련 장치에 의해 판독될 수도 있다. 만약 원한다면, CCW 시퀀스는 변환 시스템의 동작동안 동적으로 변경될 수도 있다.

Description

아날로그-디지털 변환 시스템 및 아날로그 신호를 디지털 신호로 변환시키는 방법

제1도는 본 발명의 양호한 실시예에 따라, A/D 변환기와 하나 이상의 멀티플렉서를 포함하는 A/D 변환 시스템을 도시한 도면.

제2도는 본 발명의 A/D 변환기 모듈의 블록도.

제3도는 제2도에 도시된 제어 레지스터 및 논리 회로(60)의 블록도.

제4도는 본 발명의 A/D 변환기 모듈의 인터모듈 버스(Intermodule Bus, IMB) 신호도.

제5도는 제어 레지스터, 변환 명령 워드 표 및, A/D 변환기 모듈의 변환 결과표에 따라 어드레스 맵을 도시한 도면.

제6도는 제5도에 도시된 제어, 포트 및, 상태 레지스터(80)의 포맷을 나타내는 보다 상세한 어드레스 맵을 도시한 도면.

제7도는 A/D 변환기 모듈의 변환 명령 워드(CCW)의 포맷을 도시한 도면.

제8도는 변환 명령 워드가 변환 결과표에 기억되는 결과 워드를 생성하기 위해 사용되는 방법을 도시한 개념도.

제9도는 CCW CHAN 비트가 0, 1, 2 또는 3개의 외부 멀티플렉스 IC용 다양한 I/O 핀의 기능을 어떻게 규정하는지를 설명하는 표.

제10도는 A/D 변환기 모듈에 할당된 I/O 핀의 수에 의하여, 상이한 수의 외부 멀티플렉서 IC에 대해 유용한 아날로그 채널의 수를 설명하는 표.

제11도는 변환 결과표에 기억된 결과 워드의 데이터 포맷 옵션을 도시한 도면.

제12도는 A/D 변환기 모듈의 모듈 환경 레지스터의 포맷을 도시한 도면.

제13도는 A/D 변환기 모듈의 모듈 환경 레지스터의 SUPV 비트의 용도를 도시한 도면.

제14도는 A/D 변환기 모듈의 인터럽트 레지스터의 포맷을 도시한 도면.

제15도는 A/D 변환기 모듈의 포트 A 및 포트 B 데이터 레지스터의 포맷을 도시한 도면.

제16도는 A/D 변환기 모듈의 포트 A 데이터 방향 레지스터의 포맷 도시도.

제17도는 A/D 변환기 모듈의 제어 레지스터 0의 포맷을 도시한 도면.

제18도는 A/D 변환기 모듈의 제어 레지스터 1의 포맷을 도시한 도면.

제19도는 A/D 변환기 모듈의 제어 레지스터 2의 포맷을 도시한 도면.

제20도는 A/D 변환기 모듈의 상태 레지스터의 포맷을 도시한 도면.

제21도는 변환 결과표에 기억된 결과 워드를 판독하는데 필요한 어드레스를 적어도 3개의 상이한 데이터 포맷 옵션으로 도시한 도면.

제22(a)도 및 제22(b)도는 제2도에 도시된 데이터 포맷 논리(68)의 상세한 논리 실행을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 큐 A/D 변환기 모듈(QADC) 10,12,14 : 외부 MUX

18 : 어드레스 디코드 회로 24 : 전하 펌프 및 바이어스 회로

30 : 버스 40,42 : 샘플-및-홀드 회로

54 : 더미 CADC 56 : 비교기

58 : 연속 접근 레지스터(SAR)

본 발명은 일반적으로 아날로그-디지털 변환기에 관한 것으로서, 특히 자동의 프로그램 가능한 A/D 변환 시퀀스를 가진 A/D 변환 시스템 및 상기 시스템을 사용하는 방법에 관한 것이다.

본 발명은 예를 들어, 자동차의 제어 시스템에서 아날로그 정보의 컴퓨터 감지를 위해, 아날로그 신호를 디지털 신호로 변환하도록 하는 분야에 유용하다. 더 자세히 설명하면, 자동차의 엔진 제어 시스템에서, 마이크로 컴퓨터는, 디지털 신호가 상기 마이크로 컴퓨터에 의해 처리되기 전에, 다양한 변환기로부터의 아날로그 신호 정보를 디지털 신호 정보로 변환시킬 것을 요구한다. 이러한 아날로그 신호 정보의 예로는 분기관 압력, 산소, 회전 속도, 오퍼레이터 입력, 바테리 전압, 폭연 방지제(anti-knock) 등에 대한 감지기의 출력을 들 수 있다.

통상적인 자동차의 응용 분야에 있어서, 많은 상이한 아날로그 신호가 변환될 필요가 있다. 통상적으로 호스트 중앙 처리 장치(CPU)의 소프트웨어는 어떤 채널이 샘플화되어질 필요가 있으며, 언제 이들이 샘플화되는지, 그리고 어떻게 이들이 샘플화되는지를 규정한다. 그러나, 종래의 A/D 변환 시스템은 호스트 시스템 소프트웨어가 각 변환의 개시를 담당하고 상기 변환이 완료될 때까지의 대기하는 단점을 갖는다.

따라서, 호스트 시스템 소프트웨어가 샘플링 개시, 변환, A/D 변환기로부터의 결과를 기억할 의무가 없는 A/D 변환 시스템을 제공할 필요가 있다.

본 발명은 다수의 아날로그 채널이 메인 시스템 CPU를 포함치 않고도 A/D 변환기 모듈에 의해 자동으로 샘플화되는 A/D 변환 시스템 및 방법을 제공하므로서, 앞서 언급된 조건들을 충족시킨다. 본 명세서에서 모듈이란 용어는 집적 회로 또는 집적 회로의 일부분을 의미한다.

A/D 변환기 모듈은 하나 이상의 자동 변환 시퀀스 또는 큐를 구비한다. 각각의 큐는 하나 이상의 채널에 대한 임의의 샘플링 동작의 희망 시퀀스를 지정할 수도 있다. 상기 큐의 실행은 몇몇 사용자-프로그램 가능한 트리거 모드중 한 모드에 의해 시작된다. 각각의 큐에 대한 상기 트리거 모드는 대응하는 제어 레지스터에 프로그램되는데, 연속적인 주사(scan) 타입, 프로그램 가능한 시간 간격의 경과 후의 주기적인 주사 타입, 외부 트리거 이벤트(event) 후의 주사 타입, 또는 호스트 시스템 소프트웨어가 비트 패턴을 제어 레지스터에 기록한 후의 주사 타입과 같은 타입들 중 한 타입이다.

큐는 A/D 변환기 모듈 또는 CPU 어드레스 스페이스의 다른 임의의 장소에 위치된 메모리에 기억된 변환 명령 워드(CCW) 표를 포함한다. 각각의 CCW는 변환을 위해 그 다음의 아날로그 채널을 선택하는 채널 필드(CHAN)를 포함하고, 입력 샘플 시간 필드(IST), 재-샘플링 억제 비트(RSI), 하나 이상의 참조 선택 비트(REF) 및 변환 결과, 결과 데이터 포맷 등과 같은 파라미터를 제어하기 위한 다른 가능한 비트를 또한 포함할 수도 있다.

일반적으로, 호스트 시스템 소프트웨어는 소프트웨어 초기화 시퀀스 동안 큐 동작의 특징을 프로그램한다. 그 다음에, 큐는 외부 시스템 또는 내부 모듈에 따라서 상기 변환 시퀀스를 시작하도록 프로그램된 이벤트를 자율적으로 실행한다. 상기 A/D 변환기 모듈은, 변환 주사 시퀀스가 종료되면 인터럽트를 발생하여 호스트 시스템 소프트웨어가 그 결과를 판독할 수 있도록 할 수 있다. A/D 변환기 모듈의 상태 레지스터 비트는 언제라도 판독되어, 큐의 변환 종료 플래그가 설정되었는지 상기 플래그의 현 CCW들 중 어느 CCW가 그 시퀀스에서 실행되는지를 호스트 시스템 소프트웨어에 알릴 수 있다.

따라서, 본 발명의 목적은 아날로그 입력 신호의 샘플링 및 변환과 변환된 디지털 신호의 기억을 제어하는 동시에, 호스트 시스템 소프트웨어의 관여를 최소화하는 A/D 변환 시스템 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 전체 변환 시퀀스를 제어하는 파라미터가 초기에 변환표로 로드되고, 그 다음에 A/D 변환 시스템이 호스트 시스템 소프트웨어의 관여없이 소망의 샘플링 및 변환을 자율적으로 실행할 수 있는 A/D 변환 시스템 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 호스트 시스템 소프트웨어가 변환 시퀀스를 제어하는 파라미터를 동적으로 변경할 수 있는 A/D 변환 시스템 및 방법을 제공하는 것이다.

상기 및 다른 목적은 아날로그-디지털 변환기, 복수의 아날로그 입력 단자, 적어도 하나의 변환 명령 워드를 판독하기 위한 수단, 상기 적어도 하나의 변환 명령 워드에 응답하여 상기 복수의 아날로그 입력 단자들 중 한 단자의 아날로그 신호를 샘플링하는 수단, 상기 샘플링 수단에 응답하여 상기 아날로그 신호의 샘플화된 값을 디지털 값으로 변환시키는 수단을 포함하는 아날로그-디지털 변환 시스템을 제공하는 본 발명의 양호한 실시예에 따라서 달성된다.

본 발명은 특히 첨부된 청구범위에 잘 나타나 있지만, 첨부한 도면과 관련한 상세한 설명을 참조하면, 본 발명의 다른 특징을 보다 명백히 알 수 있으며, 본 발명을 가장 잘 이해할 수 있을 것이다.

[개요]

제1도는 A/D 변환기 집적 회로(IC)와 하나 이상의 멀티플렉서 집적 회로를 포함하는 A/D 변환 시스템을 도시한다. 큐 A/D 변환기 모듈(QADC, 1)은 하나 이상의 외부 멀티플렉서(MUX)(10,12,14)에 결합되어 있다. 양호한 실시예에서 QADC(1) 및 외부 MUX는 집적 회로로서 구현된다. 외부 멀티플렉서는 예를 들면, 모토로라 인코포레이티드의 부품 번호 MC14051 또는 MC74HC4051를 들 수 있다.

상기 큐 A/D 변환기 모듈(QADC, 1)이 큐로서 본원에 설명되었는데, 이하 보다 상세히 설명되겠지만, 상기 모듈이 변환 명령 워드들로 이루어진 하나 이상의 큐에 응답하여 동작하기 때문이다.

QADC(1)는 일반적으로 참조 번호 2로 도시된 다수의 I/O 핀과, 아날로그 MUX 부분(4)과, 아날로그 변환기 부분(6), 제어를 수행하고 디지털 결과를 기억하는 부분(8)을 포함한다.

QADC의 I/O 핀 구성은 12-핀 버전에서 20-핀 버전까지 변화한다. 또한 전원 V_SSA및 V_DDA, 참조 전압 V_RHO및 R_RLO, 다른 참조 전압 V_RH1및 V_RL1, 외부 트리거 ETRIG1 및 ETRIG2가 QADC(1)의 적합한 핀들에 결합된다.

QADC(1)은 8개의 I/O 핀은 포트 A의 I/O 핀으로서의 기능을 하며, 이들은 PA0 내지 PA7로 표시되어 있고, 다른 8개의 I/O 핀이 포트 B로서의 기능을 하고 PB0 내지 DB7로 표시되어 있다. 프리픽스(prㄷfix)는 PA는 포트 A를 나타내고, 프리픽스 PB는 포트 B를 나타낸다.

외부 MUX(10,12,14)는 각각 8개의 아날로그 입력 채널을 포함하는 것으로 도시되었다. 예를 들어, MUX(10)는 아날로그 입력 채널(AN16,AN18,AN20,AN22,AN24,AN26,AN28,AN30)을 갖는다.

상기 외부 MUX는 어드레스 라인 MA0 내지 MA2을 통해 어드레스된다. 프리픽스 MA는 다중화 어드레스를 나타낸다. MUX(10,12,14)의 출력은 라인 AN_x, AN_y및 AN_z에 각기 결합된다. 프리픽스 AN는 아날로그 입력을 나타낸다.

또한 이하 설명되듯이, 많은 I/O 핀(2)이 다중 기능을 수행하도록 프로그램 가능하다.

하기에 설명되는 바와 같이, QADC(1)는 MUX(10, 12 및 14)로 입력된 아날로그 신호를 자동으로 판독하고 아날로그 값을 QADC(1)의 디지털 결과 부분(8)에 기억되는 디지털 값으로 변환시킨다.

[큐 A/D 변환기 모듈]

제2도는 본 발명의 A/D 변환기 모듈의 블록도이다. 상기 큐 A/D 변환기 모듈(QADC, 1)은 핀 PA0 내지 PA7을 포함하는 참조 번호 21로 도시된 포트 A와, 핀 PB0 내지 PB7을 포함하는 참조 번호 22로 도시된 포트 B를 포함한다. 포트 A와 B는 버스(30)에 결합된다. 한 쌍의 1차 참조 전압 V_RL0(27) 및 V_RH0(29)도 또한 버스(30)에 결합된다.

참조 MUX(4:2,26)과, 채널 MUX(16:2,28)와, 포트 A I/O 회로(34), 포트 B 입력 회로(36)도 또한 버스(30)에 연결된다. 어드레스 디코드 회로(38)는 포트 A I/O 회로(34)와 포트 B 입력 회로(36)에 결합된다.

상기 큐 A/D 변환기 모듈(1)은 샘플-및-홀드 회로(40 및 42)와, 2:1 MUX(44)와, 10-비트 용량성 디지털-아날로그 변환기(CDAC, 전하 재분배형, 52)와, 더미 CADC(54)와, 비교기(56), 연속 접근 레지스터(SAR, 58)를 포함하는 10-비트 연속 접근 변환기 부분을 포함한다.

상기 연속 접근 변환기가 10비트 이상 또는 10비트 이하를 포함할 수도 있음을 이 분야의 기술에 숙련된 사람은 알 수 있을 것이다. 디지털-아날로그 변환기가 저항-전용형, 용량-전용형 또는, 저항/용량형일 수도 있다는 것을 또한 알 수 있을 것이다.

전하 펌프 및 바이어스 회로(24)는 바이어스 전압을 MUX(26,28 및 44)와, 샘플-및-홀드 회로(40 및 42)와, CDAC(52) 및 더미 CDAC(54) 및, 비교기(56)에 제공한다.

상기 큐 A/D 변환기 모듈(1)은 인터모듈 버스(72)에 결합된 버스 인터페이스 유닛(BIU, 70)을 또한 포함한다. 클록, 데이터, 제어, 어드레스 정보를 양방향으로 전송하는 상기 인터모듈 버스(72)가 호스트 데이터 처리 시스템(도시되지 않음)에 결합될 수도 있다.

어드레스 디코드 회로(38)와, 제어 레지스터 및 논리 회로(60)와 데이터 포맷 회로(68) 및, 어드레스 디코드 회로(66)는 내부 어드레스 버스(31)를 통해 버스 인터페이스 유닛(70)에 결합된다.

포트 A I/O 회로(34)와, 포트 B 입력 회로(36)와, 제어 레지스터 및 논리 회로(60) 및 데이터 포맷 회로(68)는 내부 데이터 버스(33)를 통해 버스 인터페이스 유닛(70)에 또한 결합된다.

외부 트리거(32)와, 샘플 타이머(46)와, 주기 타이머(48)와, 프리스케일러 회로(50)와, 명령 제어 워드(CCW)의 표(62) 및 결과표(64)를 기억하는 랜덤 억세스 메모리(RAM)와, 어드레스 디코드 회로(66)와, SAR(58)과, 2:1 샘플 및 홀드 MUX(44), 16:2 채널 MUX(28)는 제어 레지스터 및 논리 회로(60)에 또한 결합된다.

핀 V_DDA(35) 및 V_SSA(37)을 통하여 적절한 아날로그 전원 전압이 상기 큐 A/D 변환기 모듈(1)에 또한 결합된다.

[외부 핀]

양호한 실시예에서, 16개의 아날로그 채널이 QADC 모듈(1)의 내부 다중화 회로에 제공된다. 사용가능한 채널의 수는 외부적으로 패키지 핀의 유효성과 외부 멀티플렉싱의 사용 여부에 달려 있다. 확장되어 외부로 다중화된 모드에서 상기 채널의 수는 양호한 실시예(4개의 내부 채널 및 엔드-오브-큐(End-of-Queue) 제어 워드가 있는 5-비트 CCW CHAN 필드를 가진)에서는 27개이다. 상기 채널 필드는 선택적으로 증가되거나 또는 감소되어 채널의 수를 감소시키거나 또는 증가시킬 수도 있음을 이 분야의 기술에 숙련된 자는 알 수 있을 것이다.

QADC 모듈(1)은 제1도 및 제2도에 도시된 바와 같은 20개의 외부 핀까지 갖는다. 전력 및 참조 핀을 제외한 나머지 모든 핀은 범용 디지털 포트 핀으로서 사용될 수 있다. QADC 모듈(1)의 하위 핀-카운트 버전은 채널/포트 핀의 수를 감소시키므로 생성될 수 있다. 12개 핀을 가진 버전은 8개의 아날로그 채널, 2개의 전력 핀 및 2개의 참조 핀을 포함할 수도 있다.

[제어 레지스터 및 논리 회로]

제3도는 제어 레지스터 및 논리 회로(일반적으로 점선내에 도시되었고 참조 번호 60으로 도시된)의 블록도와 상기 블록도와 버스 인터페이스 유닛(70)간의 다양한 신호 통로, CCW 표(62), 결과표(64), 어드레스 디코드 회로(66) 및 제2도에 도시된 기타 회로를 도시한다.

제어 레지스터 및 논리 회로(60)는 트리거 선택 및 우선 순위 회로(200), 레지스터(210), 레지스터 제어 및 디코드 회로(220), 인터럽트 논리(230), 큐 제어 및 CCW 어드레싱 회로(240) 및, ADC 샘플 제어 및 변환 제어(참조 번호 250으로 표시됨)를 포함한다.

상기 트리거 선택 및 우선 순위 회로(200)는, 상기 레지스터 회로(210)로부터의 모드 정보에 응답하여, A/D 변환 시퀀스를 개시하는 트리거의 형태를 결정해야 한다. 상기 회로는, 제어 레지스터에 의해 디코드된 제어 정보에 응답하여, 변환 시퀀스에 대해 큐 1 또는 큐 2를 선택해야 한다.

상기 트리거 선택 및 우선 순위 회로(200)는 각기 라인(203 및 204)을 통해 외부 트리거 신호 ETRIG1 및 ETRIG2에 응답한다. 트리거 선택 및 우선 순위 회로(200)는 라인(205)을 통해 주기적인 타이머(48)에 또한 결합된다. 트리거 선택 및 우선 순위 회로(200)는 라인(213)을 통해 상기 제어 레지스터로부터의 모드 제어 신호에 응답하고 라인(242)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터의 엔드-오브-큐(EOQ) 신호에 응답한다. 트리거 선택 및 우선 순위 회로(200)는 신호 통로(206)를 통해 큐 제어 및 CCW 어드레싱 회로(240)에 제어 신호를 야기시킨다.

본원에 사용된 신호 통로 또는 라인이란 용어는 단일 컨덕터 또는 다중-컨덕터 버스, 또는 다른 적절한 신호 통로에 대한 것임을 이 분야의 기술에 숙련된 자는 알 수 있을 것이다.

레지스터 회로(210)는 제6도에는 도시되었지만 제2도에는 도시되지 않은 레지스터, 즉, 모듈 환경 레지스터, 테스트 레지스터, 인터럽트 레지스터, 제어 레지스터 0 내지 2 및, 상태 레지스터를 포함한다. 레지스터 회로(210)의 기능은 일단 상기 레지스터들이 호스트 시스템 소프트웨어에 의해 로드되면, QADC의 동작의 자동 제어를 가능하게 하는 것이다.

레지스터 회로(210)는 라인(211)을 통하여 샘플 타이머(46)에, 라인(212)을 통하여 프리스케일러(50)에, 라인(213)을 통하여 트리거 선택 및 우선 순위 회로(200)에, 라인(214)을 통하여 큐 제어 및 CCW 어드레싱 회로(240)에, 라인(221)을 통하여 인터럽트 논리(230)에 제어 신호를 발생한다.

레지스터 회로(210)는 신호 통로(215)를 통해 레지스터 제어 및 디코드 회로(220)로부터 제어 신호를 수신하고 라인(242)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터 엔드-오브-큐(EOQ) 신호를 수신한다.

레지스터 회로(210)는 양방향 버스(217)를 통해 버스 인터페이스 유닛(70)에 또한 결합된다.

레지스터 제어 및 디코드 회로(220)는 버스 인터페이스 유닛(70)으로부터 각기 버스(218 및 219)를 통해 제어 및 어드레스 정보를 수신하고 신호 통로(215)를 통해 제어 신호를 레지스터 회로(210)에 발생한다. 레지스터 제어 및 디코드 회로(220)의 기능은 레지스터 회로(210)내의 다양한 레지스터에 대해 제어 및 어드레싱 회로를 제공하는 것이다.

인터럽트 논리(230)는 변환 시퀀스의 결과에 따라 인터럽트 신호를 호스트 CPU에 발생한다(인에이블되면). 인터럽트 논리(230)는 신호 통로(221)를 통해 레지스터 회로(210)로부터 제어 신호를 수신하고 라인(242)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터 EOQ 신호를 수신한다. 상기 인터럽트 논리는 신호 통로(231)를 통해 버스 인터페이스 유닛(70)에 또한 결합된다.

큐 제어 및 CCW 어드레싱 회로(240)는 CCW 어드레싱 및 샘플링 및 변환 동작의 스타트를 제어해야 한다. 큐 제어 및 CCW 어드레싱 회로(240)는 라인(206)을 통해 트리거 선택 및 우선 순위 회로(200)로부터, 라인(214)을 통해 레지스터 회로(210)로부터, 라인(256)을 통해 ADC 변환 제어 회로(254)로부터 제어 신호를 수신한다. 상기 큐 제어 및 CCW 어드레싱 회로는 라인(242)을 통하여 트리거 선택 및 우선 순위 회로(200), 레지스터 회로(210), 인터럽트 논리 회로(230)에 제어 신호를 발생한다. 상기 큐 제어 및 CCW 어드레싱 회로는 라인(244)을 통하여 어드레스 디코드 회로(66)에, 라인(258)을 통하여 ADC 변환 제어 회로(254)에, 라인(251)을 통하여 ADC 샘플 제어 회로(252)에 제어 신호를 발생한다.

ADC 샘플 제어(252)는 샘플 타이머(46)를 통해 S/H 회로(40 및 42, 제2도 참조)에 샘플링 시작을 통보한다. 상기 ADC 샘플 제어는 샘플링이 완료되면, 이를 ADC 변환 제어(254)에 통보한다. ADC 샘플 제어(252)는 라인(262)을 통해 샘플 타이머(46)로부터, 라인(251)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터, 라인(253, 입력 샘플 시간) 및 라인(255, 재-샘플 억제)을 통해 CCW 표로부터 제어 신호를 수신한다. 상기 ADC 샘플 제어는 라인(261)을 통해 샘플 타이머(46)에 제어 신호를 발생하고 또한 ADC 변환 제어(254)에 제어 신호를 발생한다.

ADC 변환 제어(254)는 SAR(58)에 의해 변환 동작을 개시하고 상기 변환 동작의 결과에 대하여 큐 제어 및 CCW 어드레싱 회로(240)에 통보한다. ADC 변환 제어(254)는 ADC 샘플 제어(252)로부터 제어 신호를 수신한다. 상기 ADC 변환 제어는 라인(258)을 통해 큐 제어 및 CCW 어드레싱 회로(240)로부터 제어 신호를 또한 수신하고 라인(257)을 통해 상기 제어 신호를 SAR(58)에 발생한다.

제3도에 도시된 바와 같이, 디코드된 CCW에 응답하여, REF 제어 신호는 라인(263)을 통해 REF.MUX(26)에 전송되고, CHAN 제어 신호는 라인(264)을 통해 CHAN.MUX(28)에 전송될 수 있다.

변환 동작의 결과에 따라, 디지털 값이 라인(265)을 통해 SAR(58)로부터 전송되어 결과표(65)에 기억된다.

[인터모듈 버스(IMB) 인터페이스]

제4도는 본 발명의 A/D 변환기 모듈의 인터모듈 버스(IMB) 신호를 규정하는 표이다.

관련된 제어 및 핸드쉐이크 라인과 함께, 어드레스 버스 IADDR 및 데이터 버스 IDATA는 IMB(72)와 QADC 모듈(1)간의 데이터 전송에 사용된다.

리셋 신호 IMSTRSTB는 특정 레지스터 비트를 디폴트 상태로 초기화한다. 상기 디폴트 상태는 이하의 레지스터 설명에서 설명된다. 마스터 리셋 신호 IMSTRSTB 및 시스템 리셋 신호 ISYSRSTB는 BIU(버스 인터페이스 유닛) 상태 머신을 리셋하기 위해 사용된다.

ISIZ 및 IADDR은 데이터(바이트 또는 워드)의 크기를 결정하기 위해 사용된다. QADC 모듈(1)은 테스트 모드에서만 억세스 가능한 특정 비트를 가지며, ITSTMODB 라인은 테스트 모드 동작을 위해 사용된다.

[어드레스 맵]

제5도는 제어 레지스터, 변환 명령 워드 표 및, A/D 변환기 모듈의 변환 결과표에 대한 어드레스 맵(일반적으로 참조 번호 75)을 나타낸다.

QADC 모듈(1)은 제5도에 도시된 바와 같이, 512바이트 또는 256워드의 어드레스 스페이스를 사용한다. 실제로 수행된 워드중에서, 9 워드는 제어, 상태 및 포트 레지스터이며(일반적으로 참조 번호 80으로 도시됨), 32 워드는 변환 명령 워드이고(일반적으로 참조 번호 81로 도시됨), 32 워드는 결과표의 각각의 데이터 포맷형에 대해 사용된다(각기, 참조 번호 83, 85 및 89로 도시됨). 잔여 워드는 또 다른 가능한 확장을 위해 보존된다.

어드레스 맵(75)의 제1블럭(80)은 제어, 상태 및 포트 정보에 대해 사용된 9워드를 포함한다. 이들에 의해 호스트 데이터 처리 시스템(도시되지 않음)은 QADC 모듈(1)을 희망 환경 및 동작 모드로 초기화할 수 있다. 또한 상기 호스트 시스템이 인터럽트를 식별하고 QADC 모듈(1)의 변환 동작에 관한 다른 정보를 결정하기 위해 판독할 수 있는 상태 비트가 포함되어 있다. 상기 레지스터의 내용은 제6도에 보다 상세히 도시되어 있다.

상기 어드레스 맵(75)의 그 다음 블록(81)은 변환 명령 워드 표이다. 현 실시예에서, 희망 A/D 변환 시퀀스를 홀드하기 위해 32워드까지 존재하나, 이것은 선택적으로 증가 또는 감소된다. 변환 명령 워드(CCW)는 4개의 필드의 8 수행 비트와 선택적인 제어 필드의 8비트를 가진 16비트 워드이다.

CCW(82)의 내용은 제7도에 예시되어 있다. 각각의 CCW는 채널 번호(CHAN), 입력 샘플 시간(IST), 참조 쌍(REF)을 변환기에 제공하고, 변환기로 하여금 입력 샘플을 취하여 그 아날로그 값을 변환시키고, 그 결과를 따라 레지스터 표의 대응 워드에 집어넣는다. 상기 CCW는 필드 RSI(재샘플 억제)를 또한 포함한다. 또한 상기 CCW는, 상기 원한다면 변환기 전환을 규정하기 위한 필드와 데이터 결과 정렬을 나타내기 위한 필드와 같이, 하나 이상의 선택 제어 필드를 포함할 수도 있다. 상기 CCW의 필드와 그 기능은 이하 변환 명령 워드란 작은 표제에 보다 상세히 설명되어 있다.

상기 결과 레지스터는 변환 결과표(83, 85 및 89)로서 도시된 어드레스 범위에서 판독될 수 있다. 실제로 단일 결과 레지스터 표가 존재하나 이하 A/D 결과 데이터 포맷 옵션이라 명명된 부분에서 설명되는 바와 같이, 그것을 판독하는 데는 3가지 상이한 방식이 있다.

따라서, 상기 어드레스 맵(75)의 세 장소에서 나타나는 하나의 32-워드 변환 결과표가 존재한다. 제1블럭(83)은 오른편 자리맞춤(비부호화된) 포맷으로 결과 데이터를 제공하고, 제2블럭(85)은 왼편 자리맞춤(부호화된) 포맷이고, 제3블럭(89)은 왼편 자리맞춤(비부호화된) 결과이다.

제어 레지스터, 상태 레지스터, 포토 레지스터 및, CCW에 대한 상세가 이하 제공된다. 예약된 레지스터 위치 또는 사용되지 않은 비트의 판독 억세스는 0을 리턴하고, 예약되어 사용되지 않은 스페이스에 대한 기록은 QADC 동작에 아무런 영향도 미치지 못한다.

[변환 명령 워드 표]

제8도는 변환 명령 워드가 변환 결과표에 기억되는 결과 워드를 생성하기 위해 어떻게 사용되는지를 도시한 개념도이다.

QADC 모듈(1)의 소프트웨어 제어의 중심 요소는 변환 명령 워드 표이다. 양호한 실시예에서, 응용에 따라, 몇몇 상이한 트리거 모드 및 유효 주사 속도로 동작될 수 있는 상기 표에는 2개의 큐가 존재한다. 이 분야의 기술에 숙련된 자는 2개 이상 또는 이하의 큐가 사용될 수도 있음을 알 수 있을 것이다.

QADC에 두 개의 큐가 포함되어 있는 이유는 두 가지가 있다. 한가지 이유는 아날로그 입력 채널을 자동으로 주사하는 2가지 상이한 경우가 있기 때문이다. 그 중 한 경우는 모든 또는 몇몇 아날로그 입력 핀으로부터 하나의 샘플을 얻는 것이다.

다른 경우는 빨리 연속적으로 하나의 채널에서 다수의 샘플을 자동으로 취하는 것으로, 이렇게 함으로서 호스트 시스템 소프트웨어가 평활화 알고리즘을 이용하여 보다 정밀한 값을 계산할 수 있다. 각각의 경우에 있어서, 그 결과를 표에 집어넣는 자동 주사에 의해, 호스트 시스템 소프트웨어가 각각의 변환을 시작하고, 대기하고, 결과를 얻고, 그것을 기억하는 것을 덜 수 있다. CCW 표의 구조는 호스트 시스템 소프트웨어가 상기 어느 방법도 이용할 수 있도록 허용하며, 또는 이들의 조합까지도 이용할 수 있도록 허용하는데, 예를 들면, 4개의 채널 각각의 4개의 샘플에 대해 16개의 결과가 사용될 수 있다.

2개의 CCW 큐를 제공하는 또 다른 이유는 2가지 상이한 동작 모드가 동시에 사용될 수 있다는 점이다. 일반적으로, 어떤 채널의 아날로그 입력은 급속히 변화하는 값을 가지는 반면에, 다른 채널의 아날로그 입력은, 온도 강하, 전지 전압 및 작동자 입력과 같이 비교적 천천히 변하기 때문에 종종 변환될 필요가 있다.

양호한 실시예에서, 큐(1)는 통상 빈번히 발생하는 시퀀스 또는 시간-임계(time-critical) 변환 시퀀스에 이용된다. 큐(2)는 통상 비교적 드문 시퀀스 또는 비-시간-임계(non-time-critical) 변환 시퀀스에 이용된다. 변환 시퀀스가 큐(1)로부터 개시되면, 큐(2)로부터 진행중인 임의의 진행중인 임의의 변환은 중지된다. 큐(1)의 변환 시퀀스가 종료되면, 상기 중지된 큐(2) 변환 시퀀스가 상기 시퀀스의 최상위 위치에서 재시작된다.

호스트 시스템 소프트웨어는 변환 결과표가 어느 한 큐로부터 새롭게 변환된 디지털 값으로 채워진 직후에 발생하는 인터럽트를 수신할 수 있다. 상기 인터럽트에 의해, 최근에 변환된 값이 신규한 경우 상기 호스트 시스템 소프트웨어는 상기 최근에 변환된 값을 분석한다.

상기 호스트 시스템 소프트웨어는 A/D 변환 시퀀스의 개시, 각각의 A/D 변환의 개시 및 각각의 결과를 호스트 시스템 RAM으로 이동시키는 부담이 경감된다. 따라서, QADC 모듈(1)은 A/D 변환 시스템을 구동시키는 오버헤드를 병합한다. 호스트 시스템 소프트웨어는 초기에 QADC를 프로그램시키고 그후에 진행 결과를 분석하기만 하면 된다.

다음은 상기 CCW 큐의 기본 동작과 상기 CCW 큐를 사용하는 다양한 모드를 설명한다.

[변환 큐 동작]

변환 시퀀스에 대해 QADC 모듈(1)을 준비하기 위해, 호스트 시스템 소프트웨어는 변환 명령 워드의 표(제5도의 참조 번호 81 및 제8도의 참조 번호 62)를 채워 희망 변환 시퀀스를 설정한다. 호스트 시스템 소프트웨어는 제어 레지스터(1 및 2)에 변환 시퀀스 개시에 대한 기준을 설정한다. 다른 레지스터, 예를 들어, 모듈 환경 레지스터, 인터럽트 레지스터 및, 제어 레지스터 0도 또한 초기화를 필요로 한다.

상기 시퀀스는 호스트 시스템 소프트웨어 명령, QADC 모듈의 주기적인 타이머 간격의 시간 경과, 외부 트리거 신호 또는, 이전의 변환 시퀀스(즉, 연속 모드)의 완료에 의해 개시(트리거)될 수도 있다. 어느 방법에 의해 변환 시퀀스가 개시되더라도, 상기 변환은 동일한 방법으로 진행된다.

상기 CCW 표 및 모든 제어 레지스터가 초기화된 후에, 상기 QADC는 어느 한 큐에 대한 트리거 상태를 기다린다. 트리거되면, A/D 변환기는 상기 트리거된 큐로부터 제1 CCW를 얻어 그것을 실행한다. 제8도를 참조하라.

변환의 제1부분은 샘플 위상이다. 일단 샘플화된 아날로그 레벨이 변환기로 이송되면, 샘플-및-홀드 회로는 그 다음 채널의 샘플링을 진행한다.

상기 CCW는 샘플 시간이 디폴트 시간인지 또는 변경 시간인지를 규정한다. 변환 시퀀스의 제1샘플에 대해, 상기 디폴트 시간은 규정된 수의 변환 클록 사이클이다. 모든 후속 샘플에 대해 상기 디폴트 샘플 시간은 변환 시간이다. 더 느린 샘플 시간이 고 임피던스 소스 또는 특정 지연 간격을 위해 필요한 경우, 변경 샘플 시간이 상기 디폴트 샘플 시간 대신에 선택된다.

각각의 아날로그-디지털 변환이 완료되면, 그 결과는 변환 결과표의 대응하는 위치에 기록된다. 그러면, 상기 변환기는 큐로부터 그 다음의 CCW를 얻고 상기 변환을 계속한다.

3개중 한 개의 엔드-오드-큐(EOQ) 지시가 검출될 때까지는 QADC는 상기 큐의 각각의 CCW를 실행한다. 하나의 EOQ 상태는 양호한 실시예에서 32개의 기억장소인 큐 RAM 스페이스의 물리적 끝에 도달하여 있다. 제2 EOQ 상태는 BQ2 포인터가 도달하는 때(제8도 참조)인데, 이것은 큐1과 큐2간의 RAM의 분할을 나타낸다. 이 방법은 큐 1의 끝을 지시하기 위해서만 적용된다. 제3지시는 정상 채널 선택 대신에 EOQ 코드를 가진 CCW이다. 인에이블되면, 큐 변환 시퀀스 종료 인터럽트가 호스트 시스템 소프트웨어에 발생된다.

[프리스케일러]

QADC 모듈은 변환에 대한 시간축(time base)으로 IMB 시스템 클록 신호를 사용한다. A/D 변환은 상당히 협소한 범위의 클록 신호를 필요로 하고 IMB 클록 Iclock은 응용에 있어서 폭넓게 가변한다. 프리스케일러(50, 제2도)는 A/D 변환 클록을 폭넓은 범위의 시스템 클록 주파수를 가진 규정된 범위내에 있도록 하는 모듈러스-프로그램 가능한(modulus-programmable) 분배기이다. 상기 프리스케일러는 가장 빠른 A/D 변환 시간의 우수 배율인 시스템 클록 주파수를 선택함으로서 A/D 변환 시간을 최적화하는데 사용될 수 있다.

[주기적인 타이머]

아날로그 채널 또는 아날로그 채널 그룹의 변환 시퀀스를 시작하기 위해 주기적인 프로세서 인터럽트를 이용하는 것은 종래의 A/D 변환 시스템에 공지되어 있다. 상기 변환이 진행중인 동안, 상기 프로세서는 다른 작업을 수행하거나 또는 A/D 변환이 완료되기를 기다린다. 많은 실-시간 응용에서, 상기 소프트웨어의 부담은 상기 시스템의 성능에 크게 영향을 미친다. 이상적으로는, 변환된 결과가 A/D 변환기 모듈로부터 이용가능할 때에만 프로세서가 관여하는 것이다.

따라서, QADC는 인에이블될시에, A/D 변환 시퀀스를 자동으로 개시하는 전용의 주기적인 간격 타이머(48, 제2도)를 포함한다. 큐(2)는 주기적인 간격 모드에서 동작하도록 프로그램될 수 있다. 호스트 시스템 소프트웨어는 주기적인 모드를 선택하고 제어 레지스터(2)를 통해 시간 간격을 결정한다. 통상적으로, 상기 호스트 시스템 소프트웨어는 대응 완료 인터럽트를 또한 인에이블할 것이다. 상기 인터럽트는 새로운 아날로그 변환 결과가 유용함을 호스트 시스템 소프트웨어에 통보한다.

동작시, 타이머 간격이 경과하면, 큐 실행이 시작된다. 상기 큐 실행이 일단 시작되면, 변환은 다수의 채널에 대해 자동으로 반복적으로 발생할 수 있으며, 따라서 이것이 가능하다면, 각각의 변환의 결과를 얻고 그 다음 변환를 개시하는 상기 호스트 시스템 소프트웨어의 부담이 경감할 수 있다.

종종 하나의 큐는 주기적인 모드로 구성되고 다른 큐는 다른 동작 모드들중 한 모드로 설정된다. 낮은 우선 순위 주사에 대해, 주기적인 모드는 연속적인 모도보다 다소 낮은 전력을 사용한다.

주기적인 아날로그 변환은 하드웨어 변환이 완료되었다는 통지를 포함하므로서 호스트 시스템 소프트웨어가 상기 하드웨어 변환 주사와 동기되도록 한다. 이것은 다음 주기 때까지 그 결과를 판독하여 그 값들이 한 시퀀스에서 모두 판독되었다는 것을 알리기 위한 시간을 상기 소프트웨어에 제공하는데 반해, 연속 주사 모드에서는 상기 소프트웨어가 2채널의 샘플이 동일한 주사동안 취해진 인접 데이터라고 쉽게 결론짓지 못한다.

[외부 트리거]

상기 시스템의 다른 곳에서 발생한 외부 이벤트에 아날로그 채널의 샘플링을 동기화할 필요가 있는 애플리케이션이 있다. 상기 외부 사건은 예를 들어, 외부 타이머 또는 시스템 이벤트, 또는 이동 장치의 인덱스 위치와 같은 물리적 상태와 관련될 수 있다.

종래 기술의 마이크로 제어기에서, 소프트웨어는 변환을 시작하기 위해 정확한 시간을 결정해야 하고, 그 다음에 정확한 시간에 변환을 시작해야 하나, 시스템 대기 시간(예를 들어, 인터럽트, 긴 명령)으로 인해, 정확히 시작 시간을 예측하는 것이 어려울 수도 있었다. 종래 기술의 마이크로-제어기에서, 상기 소프트웨어가 변환을 동기화하기 위해 외부 인터럽트를 사용하는 것이 또한 공지되어 있다. 그러나, 가변 인터럽트 응답 시간 때문에, 변환은 외부 신호 또는 사건에 관하여 부정확하게 시작한다. 많은 응용에서, 샘플은 정확한 시간에 취해져야 한다.

외부 하드웨어 신호는 소프트웨어 타이밍 에러와 무관한 직접 통로를 허용하여 상기 변환을 시작한다. 본 발명은 변환 시작의 소프트웨어 개시에 의존하지 않고, QADC를 그 일부분으로 포함하는 마이크로-제어기의 외부 신호 또는 사건이 변환을 시작하도록 한다. 본 발명에서와 같이, 자동화된 큐 또는 변환 시퀀스로 수행될 시에, 외부 트리거는 A/D 변환기가 마이크로-제어기 또는 다른 곳에 위치된 호스트 CPU와는 무관하게 아날로그 데이터를 수집하도록 한다.

단일 변환을 개시하기 위해 외부 트리거를 사용하는 것은 독립형 A/D 변환기에 공지되어 있다. 그러나, 본 발명은 외부 트리거신호 또는 사건이 변환 시퀀스를 반복적으로 개시하는 것을 허용한다.

A/D 변환기가 상기 변환기의 현 세트의 변환이 종료되고 외부 트리거가 어스트(assert)되면, 그 다음의 외부 변환이 인에이블될 수도 있다. 대안으로, 상기 외부 스타트 기능의 수행이 위와 같이 규정되어 있다면, 상기 변환은 변환 시퀀스 동안 외부 트리거 신호를 어서트하자마자 즉시 재시작될 수도 있다.

QADC 모듈은 외부 트리거 입력 핀이 큐(1) 및 큐(2)의 변환 시퀀스를 개시하는 것을 허용한다.

일반적으로 엔진과 같이 고속 장치가 동작하는 경우, 한 점에서 아날로그 샘플을 취하는 경우에 사용된다. 외부 트리거에 응답하여 변환을 개시할 수 있는 능력은, 변환이 엔진 위치에 동기될 수 있기 때문에, 자동차 제어 환경에 매우 유용하다. 호스트 시스템 소프트웨어 인터럽트 응답시간이 변하기 때문에, A/D 변환의 호스트 시스템 소프트웨어 개시를 위한 시간은 존재치 않는다. 외부 트리거 신호의 소스는 타이머 채널의 출력일 수도 있다. 상기 외부 트리거 신호의 극성은 프로그램 가능하며, 따라서 호스트 시스템 소프트웨어는 시퀀스를 개시하기 위해 부상(rising) 또는 하강(falling) 에지를 선택할 수 있다.

큐의 사용은 다른 모드와 같이 외부 트리거 모드에서 동일하다. 상기 트리거 신호는 간격 타이머보다는 주기적인 모드에서와 같이 단순히 시퀀스를 시작한다. 엔드 오브 큐 지시중 하나와 조우될 때까지 각각의 CCW가 획득되고 지시된 변환이 수행된다. 상기 시퀀스가 완료되면, 가능한 경우 완료 인터럽트가 발생되고, 상기 큐는 외부 트리거 핀의 그 다음 에지를 기다린다.

[연속적인 변환]

양호한 실시예에서는, 큐 1의 연속적인 주사가 큐 2의 동작을 방해하기 때문에, 큐 2만이 연속적으로 동작하도록 구성될 수 있다. 최종 어드레스 또는 최종-명령 지시가 큐 2에서 나타나면, 상기 시퀀스는 큐 2의 최상부 CCW로부터 시작된다. 상기 연속적인 모드는 변환 결과표를 자동으로 갱신한다. 호스트 시스템 소프트웨어는 상기 변환 결과표를 항상 판독할 수 있으며, 그 값은 두 큐에 대한 주사 시간보다 더 오래되지는 않는다. 완료 인터럽트는 상기 큐를 통하여 각 사이클의 종료를 호스트 시스템 소프트웨어에게 통보할 수도 있다.

[소프트웨어 개시 변환]

상기 모드들은 자동으로 변환을 개시하기 위한 3가지 방식, 주기적인 변환, 외부 트리거 자극에 의한 변환, 연속적인 변환을 개시하는 것을 보여주었다. 다른 상황들을 커버하기 위해, 상기 호스트 시스템 소프트웨어가 변환 시퀀스를 또한 시작할 수 있다. 제어 레지스터(1 또는 2)의 모드 워드 MQ1 또는 MQ2에서 특정 비트 패턴은 최상부 CCW에서 각각의 큐를 시작한다. 엔드 오브 큐 상태가 발견될 때까지, QADC는 상기 큐에서 변환을 자동으로 수행한다. 그 다음에 변환을 중지하고 모드 필드(MQ1 또는 MQ2)를 디스에이블 상태로 리셋한다. 그 다음의 변환 시퀀스는 새로운 호스트 시스템 소프트웨어의 제어 워드에 의해 트리거된다. 이 모드는 CCW 큐를 통해 일회 주사를 제공한다.

[외부 다중화 입력]

QADC로의 아날로그 입력의 수가 외부적으로 다중화된 모드에서 확장될 수도 있다. 자동 주사 큐가 완전히 호환가능하다면 외부적으로 다중화된 채널에 이용할 수 있다. 3개의 아날로그 채널(MA0 내지 MA2, 제1도)은 어드레스 비트 출력으로서 작용하도록 재규정되고, 3개의 입력 핀(AN_x,AN_y,AN_z)은 각각 8개의 입력 채널을 나타내도록 확장된다. 이것은 전체 24개의 확장 채널에 대해 총 3개의 확장 멀티플렉서를 허용한다. 모토로라 인코포레이티드의 MC14051, MC14052, MC74HC4051 및, MC74HC4052와 같은 상업적으로 입수 가능한 아날로그 멀티플렉서가 사용될 수도 있다.

제1도는 상기 방식으로 채널의 수를 외부로 확장하는 예를 제공한다. 양호한 실시예는 0, 1, 2 또는 3개의 외부 MUX와 함께 사용될 수도 있다.

제9도는 CCW의 5-비트 CHAN 필드가 0, 1, 2 또는 3개의 외부 멀티플렉서 IC에 대해 다양한 I/O 핀의 기능을 규정하는 방법을 설명하는 표이다.

예를 들어, 제어 레지스터 0의 MUX 필드가 00(즉, 하나의 외부 MUX도 가지지 않은)인 경우, CHAN 필드=10000은 아날로그 입력 핀 AN16을 나타낸다.

이제 제1도를 참조하면, MUX 필드가 01인 경우, MUX(10)로의 입력중 하나의 입력(AN16,AN18,AN20,AN22,AN24,AN26,AN28 또는 AN30)이 선택되어 적절한 CHAN 필드 값 1XXX0에 의해 핀 AN_x에 결합된다. 예를 들어, CHAN 필드 10000는 입력 AN16을 선택하고, 10010은 입력 AN18을 선택한다.

MUX 필드가 10인 경우(즉, 2개의 외부 MUX), MUX(10)에 대한 적절한 입력이 선택되어, 전술한 바와 같이 적절한 CHAN 필드 값 1XXX0에 의해 핀 AN_x에 결합되고, 또한, MUX(12)의 입력들 중 한 입력(AN17,AN19,AN21,AN23,AN25,AN27,AN29 또는 AN31)이 선택되어 적절한 CHAN 필드 값 1XXX1에 의해 핀 AN_y에 결합된다. 예를 들어, CHAN 필드 10001은 입력 AN17을 선택하고, CHAN 필드 10011는 입력 AN19를 선택하는 방식으로 되어 있다.

MUX 필드가 11인 경우(즉, 3개의 외부 MUX), MUX(10 및 12)로의 적절한 입력이 선택되어 전술한 바와 같이, 핀 AN_x및 AN_y에 각기 결합되고, 또한 MUX(14)의 입력중 하나의 입력(AN8,AN9,AN10,AN11,AN12,AN13,AN14 또는 AN15)이 선택되어 적절한 CHAN 필드 값 01XXX에 의해 핀 AN_z에 결합된다. 예를 들어, CHAN 필드 01000는 입력 AN8을 선택하고, CHAN 필드 01001은 입력 AN9를 선택한다.

모든 외부 멀티플렉서 모드에 대해, 3개의 내부적으로 다중화된 핀(AN18,AN20 및 AN22)이 각기 멀티플렉서 어드레스 출력(MA0, MA1 및 MA2)이 된다.

제9도는 3개, 2개, 1개의 멀티플렉서가 사용되거나 또는, 외부 멀티플렉서가 사용되지 않을 수도 있으며, I/O 핀의 사용이 변함을 나타낸다. 멀티플렉싱 모드가 다르면, CCW의 호스트 시스템 소프트웨어에 의해 사용된 채널 수도 역시 변한다. 이 분야의 기술에 숙련된 사람은 본원에 기술된 외부 MUX를 샘플링하는 방법이 보다 적은 또는 보다 많은 아날로그 입력 핀을 가지는 MUX에 대해 사용될 수도 있으며, MUX의 수가 변할 수도 있음을 알 수 있을 것이다.

제10도는, QADC 모듈(1)에 할당된 I/O 핀의 개수에 대하여, 다양한 실행이 가능하도록 상이한 개수의 외부 멀티플렉서 칩을 이용할 수 있는 아날로그 채널의 수를 도시한 표이다. 예를 들어, 18-핀 버전에서, 외부 MUX 칩도 갖지 않는 경우, 총 14개의 아날로그 채널이 이용가능하고; 하나의 외부 MUX 칩을 가지는 경우, 18개의 아날로그 채널이 사용가능하고; 2개의 외부 MUX 칩을 가지는 경우 25개의 아날로그 채널이 사용 가능하다.

[동시 샘플링]

동시 샘플링은 차분 신호 또는 다른 특수한 신호쌍을 수신하고 변환하는데 사용될 수 있다. QADC는 동시에 샘플화된 CCW의 CHAN 필드의 최하위 비트를 무시함으로서, 식별된 2개의 인접한 아날로그 입력 채널이 동시에 샘플화되도록 한다. 2개의 인접한 아날로그 채널은 항상 동시에 샘플화되나, 오직 한 채널만이 각각의 CCW와 함께 변환된다. 제2채널로부터 동시의 아날로그의 샘플을 변환하기 위하여, 상기 CCW는 그 다음의 CCW의 재샘플링을 억제한다.

[입력 샘플 시간]

샘플 시간은 호스트 시스템 소프트웨어의 제어를 통하여 변경될 수도 있다. 따라서 상이한 아날로그 신호원 임피던스가 사용될 수도 있다. 보다 큰 신호원 임피던스를 허용하면, 외부 증폭기의 비용을 덜 수 있다. 트레이드-오프(trade-off)는 보다 긴 샘플 시간이다.

호스트 시스템 소프트웨어의 선택에 의해, 시스템 클록 및 프리스케일러 출력(상기 시스템 클럭을 기초로 한)이 시간축(time base)으로서 사용된다(온-칩(on-chip) RC 발진기가 시간축으로서 또한 사용될 수도 있다). 한 입력 샘플 시간은 최소한의 디폴트이고, 다른 샘플 시간은 호스트 시스템 소프트웨어에 의해 프로그램된다. 상기 디폴트 샘플 시간은 시퀀스의 제1변환에 대한 지정된 수의 클록사이클이고 변환 큐의 후속 채널에 대한 A/D 변환 시간이다. 상기 디폴트 샘플 시간이 너무 빠르면, 호스트 시스템 소프트웨어가 더 긴 샘플 시간을 지정할 수 있고, 상기 샘플 시간은 양호한 실시예에서 128 QADC 클록 사이클까지에 대해서도 프로그램 가능하다.

[부(alternate) 참조 입력]

A/D 변환을 위한 2세트의 참조 핀이 존재한다. 각각의 아날로그 채널은 주 또는 부의 참조 전압 쌍에 관련될 수 있다. 주 참조 핀은 V_RH0및 V_RL0이고, 부 참조 핀은 V_RH1및 V_RL1이다. 상기 부 참조 핀은, 참조로서 필요로 하지 않을시에는 입력 채널일 수도 있거나, 또는 상기 핀은 참조 레벨을 비교 또는 측정하도록 변환될 수도 있다. 상기 참조 핀은 어떤 실시예에서는 공급 핀으로부터 분리될 수도 있고, 다른 실시예에서는 상기 공급 핀과 공유될 수도 있다.

[A/D 결과 데이터 포맷 옵션]

제11도는 변환 결과표에 기억된 결과 워드의 데이터 포맷 옵션을 도시한 것이다. QADC(1)는 각각의 결과 워드에 대해 적어도 3개의 데이터 포맷 옵션들 중 어느 한 데이터 포맷 옵션으로 판독 가능한 변환 결과 레지스터의 표를 포함한다.

한 옵션은 16-비트 워드에서 오른편 자리맞춤된 10-비트 결과를 가지며, 상위의 사용되지 않은 비트에서는 0을 갖는다. 다른 옵션은 하위의 비사용 비트에 0을 가진 왼편 자리맞춤 결과이다. 제3의 옵션은 반전된 최상위 비트를 가지며 사용되지 않은 하위 비트는 0을 가지는 왼편 자리맞춤 결과이다. 상기 제3옵션은 디지털신호 처리 응용에 사용할 수 있는 반-비율 오프셋 2진수, 2의 보수(half-scale, offset binary, two's complement) 데이터 포맷에 대응한다. 본원에서 설명된 실시예에서 구현되지 않은 또 다른 옵션은 오른편 자리맞춤 부호화 포맷이다. 또한, 오른편 자리맞춤 신호 확장 포맷(신호에 따라 리딩(leading) 0 또는 1을 가지는)이 제공될 수도 있다.

변환 결과 레지스터의 길이는 10비트이다. 본 실시예에서 각각의 16-비트 워드의 잔여 6비트는 실행되지 않는다. 상기 결과 데이터 포맷팅은 호스트 시스템 소프트웨어 판독 동작동안 생성되는데, 이는 상기 결과가 판독되는 어드레스 범위가 희망 데이터 포맷을 선택하기 위해 사용되기 때문이다. 다양한 데이터 포맷 옵션과 관련한 다른 정보에 대해서는, 제21도 및 제22도 및 이하 결과 워드 포맷 옵션이란 제목의 설명을 참조하라.

비트 조작과 같은 판독-변경-기록 명령을 포함하는 기록 동작은 실제 16-비트 값을 억세스하지 않는다. 왜냐하면, 10-비트 결과가 10비트 레지스터 또는 메모리 워드에 기억되고, 6비트는 세이브되며 따라서 집적 회로의 실리콘 영역이 감소된다.

[레지스터 설명]

본 부분은 호스트 시스템 소프트웨어가 QADC에 제공하고 또한 상기 QADC로부터 획득하는 제어, 상태, 디지털 포트 및 CCW 정보의 상세한 포맷을 논의한다. 4가지 형태의 워드 포맷이 후속 소부분에서 논의된다. 첫째는 호스트 시스템 소프트웨어가 QADC 모듈의 환경 설정 및 초기화를 위해 제공하는 제어 워드이다. 둘째는 디지털 데이터 포트이다. 셋째는 호스트 시스템 소프트웨어가 인터럽트 플래그를 포함하는 상기 QADC의 현 동작을 결정하기 위해 판독하는 상태 워드이다. 마지막은 CCW 큐로부터 획득되는 각각의 A/D 변환을 위한 변환 명령 워드이다.

[모듈 환경 레지스터(MCR)]

제12도는 A/D 변환기 모듈의 모듈 환경 레지스터의 포맷을 도시한다.

상기 모듈 환경 레지스터는 상기 호스트 시스템 소프트웨어로부터 상기 QADC로의 초기화 정보를 포함한다. 상기 정보는 비록 필요한 경우 변경될 수도 있으나, 통상적으로는 파워-업시 일단 셋업되고, 정상 동작 동안 변경되지 않는다. 예비 모드 선택, 슈퍼바이저(supervisor) 공간 선택 및, 인터럽트 조정이 상기 정보에 포함된다.

[STOP-스톱 모드(비트 위치:15)]

기능:스톱 모드 선택(스톱 클록, 파워 다운 아날로그 회로)

리셋 상태:STOP=0

호스트 시스템 소프트웨어는 클록 신호를 A/D 변환기로부터 분리시킬 수 있고 파워를 감소시키기 위해 아날로그 회로를 파워 다운할 수 있다. 설정되면, STOP 비트는 진행중인 임의의 변환 시퀀스를 중지시킨다. 아날로그 회로로의 바이어스 전류가 턴-오프되기 때문에, QADC 모듈은 상기 STOP 비트를 삭제한 후에 상기 아날로그 회로를 안정화하기 위해 약간의 회복 시간을 필요로 한다.

[FRZ-프리즈(Freeze) 인에이블(비트 위치:14)]

기능:프리즈 인에이블(모듈 동작 중지)

리셋 상태:FRZ=0

애플리케이션 오류 수정시, 대부분의 경우에서 브레이크-포인트를 만나면, QADC 모듈을 중단하는 것이 유용하다. FRZ=1이고 IMB의 IFREEZEB 신호가 어서트이면, 현 변환이 중지되고, 큐는 서비스를 필요로 한다는 것을 나타내는 모드로 남게 된다. 상기 QADC 클록이 스톱되고, 따라서 주기적 타이머도 역시 진행하지 못한다. 프리즈 모드동안 발생하는 어떠한 외부 트리거 이벤트도 기록되지 않는다. 상기 IBM의 IFREEZEB 신호가 니케이트(negate)되면 변환은 상기 큐의 상부에서 재차 시작된다. 프리즈 모드를 빠져나올 때, 어떠한 큐도 서비스를 기다리고 있지 않으면, 상기 모듈은 적절한 큐 트리거가 발생하기를 기다린다.

[SUPV 슈퍼바이저 공간(비트 위치:7)]

기능:슈퍼바이저 공간 선택

리셋 상태:SUPV=1

몇몇 호스트 CPU 및 소프트웨어 시스템은 임의의 소프트웨어에 억세스 가능한 비제한된 공간 및, 시스템 소프트웨어(오퍼레이팅 시스템)에서만 억세스 가능한 슈퍼바이저 공간과 같은 2개의 어드레스 가능한 공간을 허용한다. 다른 호스트 CPU는 상기 옵션을 포함하지 않아 항상 상기 QADC의 유리한 위치에서 슈퍼바이저 모드에 존재한다. 모듈 환경 레지스터, 테스트 레지스터 및, 인터럽트 레지스터와 같이 RAM 레지스터 표(80, 제4도 및 제5도)의 처음 3개의 레지스터 워드 장소가 상기 슈퍼바이저 공간에 항상 존재한다. 나머지 제어, 상태 및 포토 레지스터가 SUPV 비트를 통해 프로그램 가능하다.

제13도는 QADC의 모듈 환경 레지스터의 SUPV 비트의 사용을 설명한다. SUPV=1이면, 모든 QADC 상태, 제어 및 포토 레지스터는 슈퍼바이저 모드에서만 억세스 가능하다. SUPV=0이면, 상기 레지스터는 상기 슈퍼바이저 모드나 또는 비제한된 모드에서 억세스될 수도 있다. 상기 QADC가 슈퍼바이저/비제한된 모드를 지원하지 않는 호스트 CPU와 함께 사용되면, 상기 SUPV 비트의 사용은 중요치 않다.

[IARB 인터럽트 중재 번호(비트 위치:0 내지 3)]

기능:인터럽트 중재 우선 순위 번호를 규정한다.

리셋 상태:IARB=0001

상기 QADC 내에서, 인터럽트 레벨은 인터럽트 레지스터(제14도 참조)를 통해 각각의 인터럽트 소스에 할당된다. 다수의 IMB 모듈이 각각의 인터럽트 레벨의 인터럽트를 요구할 수 있기 때문에, 상기 할당된 레벨내의 인터럽트의 우선 순위가 IARB 필드에 의해 설정된다.

일단 호스트 CPU가 특정 레벨의 인터럽트 요구를 처리하기 시작하면, 중재 사이클은 상기 레벨에 대한 그러한 요구에 대하여 어떤 인터럽트가 처리될지를 결정한다. IARB의 0000 상태는 유효하지 않으며, 인터럽트 서비스에 대해 중재할 수 있는 15개까지의 IMB 모듈이 남게 된다. 최하위 우선 순위는 0001이고 최상위 우선 순위는 1111이다.

호스트 시스템 소프트웨어는 인터럽트 레벨 및 우선 순위(INL1 및 INL2+IARB)를 설정하는 7비트가 전체 시스템에 걸쳐 유일하도록 초기화를 담당한다. 성공적인 인터럽트 중재는 결코 동일한 레벨 및 우선 순위를 가지는 2개의 인터럽트가 중간 모듈 버스(IMB)에서 사용되지 않게 하는 것에 달려 있다.

[테스트 레지스터]

테스트 레지스터는 제조과정에서 사용되는 다양한 테스트 모드를 제어하며, 정상적인 애플리케이션에 사용하기 위한 것은 아니다. 상기 테스트 레지스터는, 상기 IMB상의 ITSTMODB 라인이 어스트되는 경우, 테스트 모드에만 기록될 수 있다. 비-테스트 모드에서는, 상기 테스트 레지스터가 판독 전용이며, 기록에는 아무런 영향도 끼치지 않는다.

[인터럽트 레지스터]

인터모듈 버스(IMB)는 인터럽트 요구를 완전히 식별하기 위해 세가지를 요구한다. 첫째, 상기 요구는 7레벨중 한 레벨에서 어스트되어야 한다. QADC 모듈이 2개의 분리 인터럽트 요구 소스를 갖기 때문에, 2개의 3비트 소프트웨어 제공 파라미터가 각각의 소스에 대해 상기 요구 레벨을 설정한다. 둘째, 상기 레벨내의 15개의 가능한 우선 순위중 한 우선 순위가 IMB상의 중재 프로세스에 의해 결정된다. 상기 QADC는 중재 우선 순위를 위해 모듈 환경 레지스터내의 4-비트를 포함한다. 셋째, 8-비트 벡터 수가 각각의 인터럽트 소스에 대한 소프트웨어 엔트리 포인트를 식별하기 위해 상기 IMB 상에 제공된다.

제14도는 A/D 변환기 모듈의 인터럽트 레지스터의 포맷을 도시한다.

[INL1-인터럽트 레벨 1(비트 위치:12 내지 14)]

기능:큐 1 인터럽트 레벨 정의

리셋 상태:INL1=000

호스트 시스템 소프트웨어가 7개의 인터럽트 레벨중 한 레벨에 큐 1 종료 인터럽트를 할당하는데 3개의 비트가 사용된다. 000 상태는 상기 인터럽트를 디스에이블한다. 레벨 001이 최하위 인터럽트 레벨이고, 레벨 111이 최상위 인터럽트 레벨이다. 상기 QADC는 상기 호스트 CPU에 대해 7개의 인터럽트 요구중 어느 것이 어서트될지를 결정하기 위래 레벨 번호를 사용한다. 상기 호스트 CPU는, 보다 높은 레벨에서 다른 인터럽트가 존재하지 않는 경우에, 인터럽트가 발생하는 것을 허용한다. 만약 각각의 인터럽트가 유일한 인터럽트 우선 순위를 가진다고 하면, 15개까지의 상이한 인터럽트가 상기 호스트 시스템 소프트웨어에 특정 인터럽트 레벨에 할당될 수 있다.

[INL2-인터럽트 레벨 2(비트 위치: 8 내지 10)]

기능:큐 2 인터럽트 레벨 규정

리셋 상태:INL2=000

상기 호스트 시스템 소프트웨어가 7개의 인터럽트 레벨중 한 레벨에 큐 2종료 인터럽트를 할당하는데 3개의 비트가 사용된다. 상기 000 상태는 인터럽트를 디스에이블한다. 레벨 001은 최하위 우선 순위 인터럽트 레벨이고 레벨 111은 최상위 우선 순위 인터럽트 레벨이다. 상기 QADC는 상기 호스트 CPU에 대해 7개의 인터럽트 요구중 어느 요구가 어서트되는지를 결정하기 위해 레벨 번호를 사용한다. 상기 호스트 CPU는 보다 높은 레벨에서 다른 인터럽트가 존재하지 않을시에 상기 한 인터럽트가 발생하는 것을 허용한다. 만약 각각의 인터럽트가 유일한 인터럽트 우선 순위를 가진다면, 15개까지의 상이한 인터럽트가 상기 호스트 시스템에 의해 특정 인터럽트 레벨에 할당될 수 있다.

[INTV-인터럽트 백터 번호(비트 위치: 0 내지 7)]

기능:인터럽트 벡터를 규정

리셋 상태:$OF

상기 인터럽트 벡터 번호는 호스트 시스템 소프트웨어에 의해 설정된다. 상기 QADC는 각각의 CCW 큐에 대해 한 개씩, 2개의 인터럽트 벡터를 사용한다. 그러므로, 호스트 시스템 소프트웨어는 높은 순서의 7비트의 인터럽트 벡터 번호를 QADC 인터럽트 레지스터에 기록한다. 상기 QADC는 버스 IACK(인터럽트 인식) 사이클 동안 여덟 번째 비트를 다시 호스트 CPU 제공한다.

CCW 큐 1종료로부터의 인터럽트가 2진수 XXXX XXX0의 인터럽트 벡터를 리턴하는데, 여기서 XXXX XXX가 INTV 필드이다. CCW 큐 2 종료로부터의 인터럽트는 상기 리턴된 벡터를 XXXX XXX1이 되게 한다. 상기 벡터 번호는 상기 호스트 CPU가 인터럽트 루틴을 위한 프로그램 카운터를 획득하는 메모리 위치를 식졀한다. 상기 인터럽트 벡터 번호는 인터럽트 레벨 및 중재 우선 순위와 무관한다.

[포트 데이터 레지스터]

아날로그 입력, 외부 트리거 입력 또는, 외부 멀티플렉서 인터페이싱이 필요치 않은 모든 QADC 핀은 디지털 포트 핀으로 사용될 수 있다. 다음의 설명은 내부적으로 다중화된 모드로 동작하는 상기 모듈의 최고 핀-카운트 버전에 관한 것이다. 이보다 적은 핀을 이용하는 버전에 대해서는, 디지털 포트의 전체 폭이 사용 가능하지는 않다.

제15도는 A/D 변환기 모듈의 8비트 포트 A 및 포트 B 데이터 레지스터의 포맷을 도시한다.

[포트 A 데이터 레지스터(비트 위치:8 내지 15)

기능:입력/출력 데이터 레지스터

포트 A는 범용 디지털 입력 또는 출력 신호에 대해 사용될 수 있는 양-방향성 8-비트 I/O 포트이다.

[포트 B 데이터 레지스터(비트 위치:0 내지 7)

기능:입력 데이터 레지스터

포트 B는 범용 디지털 입력 신호를 위해 사용될 수 있는 입력-전용 8비트 디지털 포트이다.

[포트 데이터 방향 레지스터]

디지털 I/O 포트와 관련된 데이터 방향 레지스터(DDR)는 각각의 양-방향성 핀이 입력 또는 출력이냐를 설정한다.

제16도는 A/D 변환기 모듈의 포트 A 데이터 방향 레지스터의 포맷을 도시한다.

[포트 A 데이터 방향 레지스터(비트 위치:8 내지 15)

기능:포트 A 핀 기능을 입력 또는 출력으로 설정

리셋 상태:$00

최대 핀-카운트 환경에 있어서, 포트 A의 모든 8비트는 양방향성이다. 각각의 핀과 관련된 상기 데이터 방향 레지스터 비트는 상기 핀이 입력 신호 또는 출력 신호를 다루느냐를 설정한다. 파워-업시, 상기 데이터 방향 레지스터는 리셋되며 모든 포트 비트는 입력이다. 호스트 시스템 소프트웨어는 상기 핀의 데이터 방향 비트에 2진수 1을 기록함으로서 유도된 출력 신호가 되는 핀을 선택한다. 상기 DDR이 출력되어질 핀을 설정하면, 호스트 시스템 소프트웨어는 포트 A 데이터 레지스터를 판독하여, 실제 핀이 아니라 출력 포트 데이터 레지스터의 상태를 획득하여 판독-변경-기록 명령을 허용한다.

[제어 레지스터 O]

제17도는 A/D 변화기 모듈의 제어 레지스터 0의 포맷을 도시한다.

제어 레지스터 0는 CCW 큐중 단지 하나의 큐만을 포함하는 것이 아니라, 전체 변환기에 대한 초기화 정보를 포함한다. 상기 워드의 다소의 제어 필드는 CCW에 의해 참조되는 파라미터를 설정한다.

[MUX 외부 다중화 모드(비트 위치:14,15)]

기능:외부적으로 다중화된 채널 선택 인에이블

리셋 상태:00

호스트 시스템 소프트웨어는 MUX 모드 설정에 의해 채널 수를 확장할 수 있다. MUX=00인 경우, 최대 16개의 채널이 사용가능하다. MUX=01이면, 하나의 외부 멀티플렉서 칩을 가질 수 있다.

각각의 상기 외부 다중화 모드에 있어서, PA0, PA1 및 PA2 핀은 다중화된 어드레스 출력 핀(MA0, MA1 및 MA2)이 되어, CCW의 5비트 CHAN 필드로부터 3개의 비트를 아웃-풋한다. PB1 핀은 다중화된 채널 아날로그 입력 핀 AN_X이 된다.

MUX=10은 2개의 외부 멀티플렉서에 대한 확장을 가능하게 한다. 상기 모드에서, PB2는 부가적인 다중화된 아날로그 입력핀 AN_y이 된다. 상기 AN_x핀은 16 내지 30 범위의 모든 우수 채널에 대해 사용된다. 이와 유사하게, 상기 AN 핀은 17 내지 31 범위의 모든 기수 채널에 작용한다. 상기 2개의 입력이 쌍으로서 작용할 수도 있어, 외부로 다중화된 채널에 동시 샘플 기능을 확장한다.

MUX=11는 3개의 외부 멀티플렉서에 대한 확장을 가능하게 한다. 상기 모드에서, PB3는 부가적인 다중화된 채널 아날로그 입력 핀 AN₂이 된다. 단지 10 내지 14 핀만이 전체 직접 회로상의 QADC 모듈에 할당될 수 있는 경우, 상기 모드가 주로 사용된다.

다음 표는 MUX 필드의 4가지 상태를 요약한다.

[IST1 입력 샘플 시간(비트 위치:8,9)

기능:CCW IST 비트=1에 대한 입력 샘플 시간을 선택

리셋 상태:00

더 높은 소스 임피던스에 연결된 채널에 대해, 변환 정밀도를 보장하기 위해 더 긴 샘플 시간이 요구된다. 다른 신호는 가능한 빨리 변환될 필요가 있다. 상기 CCW의 IST 비트는 2개의 샘플 시간 중 상기 변환에 적용되는 시간을 선택한다. 상기 CCW IST=1인 경우, 제어 레지스터 0의 2개의 IST1 비트는 입력 샘플 시간을 설정한다. 본 실시예에서는 네 개의 선택가능한 입력 샘플 시간이 있다

[PRES 프리스케일러(비트 위치:0 내지 4)

기능:QADC 동작 클록에 대한 IMB 시스템 클록 비 규정

리셋 상태:1111

상기 QADC 동작 클록 시간(Tadcck)은 입력 샘플 시간, 변환 시간, 주기적인 타이머를 포함하는 모든 A/D 변환 기능에 대한 시간-축(time-base)이다. 상기 프리-스케일링은 상기 IMB 시스템 클록(Iclock 신호)과 QADC 모듈의 Tadcck 내부 클록 사이에 있다. 상기 프리스케일러는 상기 프리스케일러의 출력 주파수는 Tadcck 허용 범위 내가 되도록 호스트 시스템 소프트웨어 프로그램되어야 한다.

상기 시스템 클록(Tclock) 주파수의 폭넓은 선택을 허용하기 위해, 상기 QADC 프리스케일러는 계수(modulus)-프로그램 가능하다. 클록 대칭을 보장하기 위해 2분할 스테이지 다음에 위치된 4-비트 계수 프리스케일러는, 이하 표에 도시된 바와 같이, 상기 시스템 클록 주기에 2에서부터 우수 정수분씩 증가시켜 30까지를 곱한다.

[동작 클록 시간]

[제어 레지스터 1]

제18도는 A/D 변환기 모듈의 제어 레지스터 1의 포맷을 나타낸다.

제어 레지스터 1은 큐 1의 동작을 위한 모드 제어 레지스터이다. 호스트 시스템 소프트웨어는 큐 서비싱 논리의 동작 모드를 설정한다. 하나의 키 목적은 상기 큐의 제1의 CCW와 함께 변환 시퀀스를 시작하기 위한 표준을 설정하는 것이다. 상기 제1변환은 외부 신호나 또는, 호스트 시스템 소프트웨어 명령에 의해 개시될 수 있다. 제어 레지스터 1은 또한 상기 호스트 시스템 소프트웨어가 변환 종료 인터럽트를 인에이블하는 것을 허용한다.

[CIE1-종료 인터럽트 인에이블 1(비트 위치:15)]

기능:큐 1의 완료시 인터럽트 허용

리셋 상태:0

CIE1=0는 큐 1과 관련된 변환 종료 인터럽트를 디스에이블한다. CIE1=1은 큐 1 CCW 시퀀스의 최종 변환후에 인터럽트를 인에이블한다. CCW 포인터가 큐 2의 시작에 있으면, 상기 시퀀스의 최종 변환이 식별되며, 엔드-오브-큐 코드가 CCW의 CHAN 필드에 있거나, 또는 큐 RAM의 끝에 있다.

[MQ1-모드, 큐 1(비트 위치:8,9)]

기능:큐 1에 대한 동작 모드를 선택

리셋 상태:00(2진수)

2개의 비트가 CCW 표에 큐 1의 동작 모드를 설정한다. 상기 비트는 호스트 시스템 소프트웨어에 의해 제어 레지스터 1에 기록된다. 상기 비트가 QADC에 의해 변경되는 유일한 경우는 하나의 변환 시퀀스 후에 디스에이블된 상태로 변화되는 소프트웨어 개시 모드이다.

아날로그 서브 시스템(샘플 및 홀드 및 A/D 변환기)에 의해 서비스를 기다리는 큐 1의 능동 CCW가 존재하면, 이들은 큐 2의 임의의 계류중인 CCW에 대해 우선 순위를 갖는다. 따라서 MQ1에 선택된 모드와 큐 1에 할당된 채널은 높은 우선 순위의 A/D 변환이다. 따라서, 큐 1은 연속 모드를 포함하지 않는데, 왜냐하면, 이것은 큐 2의 동작을 방해하기 때문이다.

다음은 큐 1의 동작 모드를 요약한다.

[제어 레지스터 2]

제19도는 A/D 변환기 모듈의 제어 레지스터 2의 포맷을 도시한다.

제어 레지스터 2는 큐 2의 CCW의 동작을 위한 모드 제어 레지스터이다. 호스트 시스템 소프트웨어는 큐 서비싱 논리의 동작 모드, 즉, 큐 2의 제1 CCW로 변환 시퀀스를 시작하는 표준을 설정한다. 상기 제1변환은, 최종 시퀀스가 종료된 직후에(연속 모드), 또는 외부 트리거가 발생할시에, 규칙적인 기간 간격으로, 호스트 시스템 소프트웨어 명령에 의해 개시될 수 있다.

[CIE2-종료 인터럽트 인에이블2(비트 위치:15)]

기능:큐 2의 종료에 대한 인터럽트를 인에이블

리셋 상태:0

CIE2=0는 큐 2와 관련된 변환 완료 인터럽트를 디스에이블한다. CIE2=1은 큐 2의 CCW 시퀀스의 최종 변환 후에 인터럽트를 인에이블한다. CCW 인덱스 포인터가 상기 표의 최종 장소에 있거나 또는 CCW CHAN 필드가 엔드-오브-큐 코드인 경우, 시퀀스의 최종 변환이 식별된다.

[MQ2 모드, 큐 2(비트 위치:12 내지 14)]

기능:큐 2에 대한 동작 모드를 선택

리셋 상태:0000(2진수)

4개의 비트는 CCW 표에 큐 2의 동작 모드를 설정한다. 상기 비트는 호스트 시스템 소프트웨어에 의해 제어 레지스터 2에 기록된다. 이들이 QADC에 의해 변경되는 유일한 경우는 소프트웨어 개시 모드인데, 여기서 상기 모드는 하나의 변환 시퀀스 후에 디스에이블된 상태로 변한다.

아날로그 시스템에 의한 서비스(샘플 및 홀드 및, A/D 변환기)를 기다리는 큐 1에 능동 CCW가 존재할시에, 상기 능동 CCW는 큐 2의 임의의 계류중인 CCW에 대해 우선 순위를 갖는다. 따라서, 상기 선택된 모드 및 큐 2에 할당된 채널이 더 낮은 우선 순위의 A/D 변환이어야 한다.

마이크로 제어기 유닛에 집적된 종래 기술의 A/D 변환기에 대해, 공통 소프트웨어 사용은 A/D 변환 시퀀스를 개시하기 위해 주기적인 인터럽트(실-시간 클록 인터럽트) 루틴을 위해서이다. QADC는 상기 호스트 시스템 소프트웨어가 변환 주사를 개시시키는 것을 방지하기 위해 주기적인 타이머를 포함한다. 상기 MQ2 필드는 주기적인 모드를 선택하고 시간 간격을 설정한다.

[주기적인 타이머 간격]

[BQ2 큐 2의 시작(비트 위치:0 내지 4)]

기능:큐 2가 시작되는 CCW 어드레스를 지시

리셋 상태:11111

큐 1 및 큐 2의 길이의 변화를 위해, 호스트 시스템 소프트웨어에 의해 초기화된 포인터는 큐 2가 시작되는 CCW 표 위치를 식별하는데 사용된다. BQ2는 큐 1의 끝뿐만 아니라 Q2의 초기 위치를 검출하는데 사용된다. 큐 2가 더 높은 우선 순위 큐 1에 의해 인터럽트되면, 큐 2는 큐 1이 종료된 후에 최상부 장소에서 자동으로 재시작된다.

[상태 레지스터]

상기 상태 레지스터는 호스트 시스템 소프트웨어에 의해 판독될 수도 있고 변환 큐와 전체 QADC 모듈과 관련된 정보를 포함한다.

제20도는 A/D 변환기 모듈의 상기 상태 레지스터의 포맷을 나타낸다.

[CCF1-변환 종료 플래그 1(비트 위치:15)]

기능:큐 1의 변환 시퀀스 종료를 지시

리셋 상태:0

상기 변환 종료 플래그 1은 큐 1의 최종 변환이 완료될 때 QADC에 의해 설정된다. CCF1은 대응하는 인터럽트가 인에이블이든 아니든 상기 호스트 시스템 소프트웨어에 사용할 수 있는 상태 비트이다. CCF1=1인 경우, 상기 인터럽트는 인에이블되고(CIE1=1), 인터럽트 레벨 필드(INL1)는 0이 아닌 값이며, 상기 QADC는 인터럽트 레지스터의 레벨(INL1), 모듈 환경 레지스터의 우선 순위(IARB), 상기 인터럽트 레지스터의 벡터 번호(INTV)를 이용하여 호스트 CPU에 인터럽트 요구를 발생시킨다. 상기 CCF1 플래그는 그것이 0으로 기록되면 다시 0으로 소거되고 최종 판독시 1이었다.

[CCF2-변환 종료 인터럽트 플래그 2[비트 위치:14)]

기능:큐 2의 변환 시퀀스 종료를 지시

리셋 상태:0

상기 변환 종료 플래그 2는 큐 2의 최종 변환이 완료될 때 QADC에 의해 설정된다. CCF2는 대응하는 인터럽트가 인에이블되든 아니든 호스트 시스템 소프트웨어에 이용가능한 상태 비트이다. CCF2=1인 경우, 상기 인터럽트가 인에이블되고(CIE2=1), 인터럽트 레벨 필드(INL2)가 0이 아닌 값이며, 상기 QADC는 인터럽트 레지스터의 레벨(INL2), 모듈 환경 레지스터의 우선 순위(IARB), 상기 인터럽트 레지스터의 벡터 번호(INTV)를 이용하여 호스트 CPU에 인터럽트 요구를 발생한다. 상기 CCF2 플래그는, 상기 플래그에 0이 기록되어졌을시에, 0으로 다시 소거되고 최종 판독시에 상기 플래그는 1이었다.

[BSY-비지(비트 위치:13)]

기능:진행중인 샘플/홀드 또는 변환을 지시

리셋 상태:0

큐 1 또는 큐 2로부터의 CCW가 샘플 및 홀드 및/또는 A/D 변환기에 의해 처리되는 과정에 있는 경우, BSY 상태 비트는 1로 설정된다. 아날로그 서브 시스템이 어느 큐도 활성적으로 처리하고 있지 않는 경우, 상기 상태 비트는 0이다.

[CWP-명령 워드 포인터(비트 위치:0 내지 4)]

기능:실행할 현재 또는 최종 CCW의 어드레스를 지시

리셋 상태:00000(2진수)

상기 변환 명령 워드(CCW)표의 길이는 32워드이다. 5-비트 상태 필드는 어떤 CCW가 현재 실행되는지 또는 어떤 CCW가 마지막으로 종료되었는지를 상기 호스트 시스템 소프트웨어가 감지할 수 있게 하기 위해 포함된다. 따라서 상기 호스트 시스템 소프트웨어는 변환 시퀀스의 진행을 모니터할 수 있다. 변환기가 바쁠 시에, CWP는 상기 CCW가 작용하는 것을 보여준다. 바쁘지 않을시에, CWP는 종료된 최종 CCW를 지시한다.

[변환 명령 워드]

상기 변환 명령 워드(CCW) 표의 엔트리는 8-비트 CCW들이다. CCW는 호스트 시스템 소프트웨어에 의해 기록되며 QADC에 의해 변경되지 않는다. 상기 CCW는 하나의 아날로그 레벨 샘플을 취하여 그것을 디지털 결과로 변환시키기 위해 명령 비트를 포함한다. 상기 CCW의 하위 비트(CHAN, IST 및, RSI)는 A/D 변환기의 샘플 및 홀드 부분에 대한 명령 정보를 포함한다. 상기 CCW의 REF 비트는 변환동안 사용할 참조쌍을 지정한다. 이제 상기 CCW의 필드를 설명한다.

[REF-부 참조 인에이블(비트 위치:7)]

기능:변환 프로세스에 대한 주 또는 부 참조를 선택

리셋 상태:초기화되지 않음

상기 REF 비트가 0인 경우, V_RH0핀은 변환에 대한 하이 참조 레벨로 사용되고, V_RL0핀은 변환에 대한 로우 참조 레벨로 사용된다. 상기 REF 비트가 1로 설정된 경우, 부(alternate) 하이 및 로우 참조 전압 V_RH1및 V_RL1이 대신 사용된다.

[RSI-재-샘플 억제(비트 위치:6)]

기능:동시 샘플링을 위해 아날로그 입력의 재샘플을 억제

리셋 상태:초기화되지 않음

정상 동작(RSI=0) 동안, 2개의 인접한 채널이 동시에 샘플화되지만, CCW CHAN 필드에 의해 지시된 한 채널만이 변환된다. 사용자가 상기 동시에 샘플화된 인접 채널을 변환시키기를 원하면, CCW의 상기 RSI 비트는, 재-샘플링을 억제하기 위해, 1로 세트된다. 상기 CHAN 필드 최하위 비트는 상기 CHAN 필드의 최상위 비트에 의해 선택된 2개의 채널 사이에서 토글로서 작용한다. 채널 1은 동시에 샘플화될 수 없는데, 이것은 상기 채널 1이 최종 CCW를 위한 코드인 채널 0과 쌍으로 되기 때문이다.

[IST-입력 샘플 시간(비트 위치:5)]

기능:2개의 입력 샘플 시간 중 하나를 선택

리셋 상태:초기화되지 않음

CCW의 IST 비트가 0인 경우, 2개의 디폴트 입력 샘플 시간 중 하나가 사용된다. 시퀀스의 제1변환(큐 1 및 큐2의 제1 CCW)에 대해, 상기 디폴트 샘플 시간은 몇 사이클이고, 상기 큐의 후속의 변환에 대해, 상기 샘플 시간은 변환 시간이다. 상기 CCW의 상기 IST비트가 1이면, 제어 레지스터 0의 IST1 필드는 상기 입력 샘플 시간을 선택하는데 사용된다.

[CHAN-채널 번호(비트 위치:0 내지 4)]

(기능:입력 채널 번호를 선택)

리셋 상태:초기화되지 않음

CHAN 비트는 A/D 변환기에 접속되는 아날로그 입력 신호를 선택한다. 제어 레지스터 0의 MUX 비트가 소거되어 있는 경우, QADC 모듈은 내부적으로 다중화된 모드이다. 제9도에 도시된 바와 같이, 상기 모드에서, 5개의 CHAN 비트는 QADC가 상기 모듈 버전에 따라 16개까지의 입력 채널과 내부 테스트 채널을 선택할 수 있도록 한다. 16개 이하의 외부 채널을 가진 마이크로-콘트롤러에 있어서, 비접속된 핀은 V_DDA/V_RH0또는 V_SSA/V_RL0에 접속된다.

제어 레지스터 0의 MUX 비트가 00이 아닌 경우, 외부로 다중화된 모드중 한 모드는 사용중이다. 상기 5 CHAN 비트는 재-맵핑되며, 따라서 일부의 몇몇 채널 번호가 외부로 다중화된다. 제9도의 표는 각각의 멀티플렉싱 모드에 대해 CHAN 채널 번호에 대한 정의를 도시한다.

상기 CHAN 워드(CHAN=00000)중 하나는 다중화된 입력 채널 대신에 엔드-오브-큐 지시로서 사용된다. 상기 제어 논리가 상기 CCW 표에서 상기 엔드-오브-큐 코드와 만나면, 상기 큐를 통한 주사에 대하여 더 이상의 어떠한 변환도 수행되지 않는다.

또한, 앞서 언급된 바와 같이, 필요한 경우 CCW는 하나 이상의 옵션 제어 필드를 포함할 수도 있다. 예를 들어, 만약 상이한 변환기 분석이 필요하다면, 한 필드에 상기 변환기 분석을 지정할 수도 있다. 또 다른 필드는, 다음에 설명된 방식으로, 데이터 결과 얼라인먼트를 선택하기 위해 2개의 상위 어드레스 비트를 사용하는 대신에, 데이터 결과 얼라인먼트를 지시하기 위해 사용될 수도 있다.

샘플링 및 변환 동작이 수행될 수 있는 것이 본 발명의 중요한 잇점이긴 하지만, 일단 큐가 호스트 시스템 소프트웨어에 의해 로드되면, 상기 소프트웨어에 의한 더 이상의 간섭없이, 상기 호스트 시스템 소프트웨어는 또한 상기 큐에 기억된 정보를 동적으로 변경하는 것이 가능하다. 이것은 통상 더 낮은 우선 순위 큐(예를 들어, 큐 2)에서만 행해지는데, 왜냐하면 더 높은 우선 순위 큐(큐 1)는 통상 비교적 빠른 체인징 신호에 대해 높은 듀티 사이클을 사용하기 때문이다.

큐 2 제어 정보를 변경하는 한 목적은 큐 1의 제어하에서 샘플화되고 변환된 것에 비해 통상 비교적 느리게 변하는 아날로그 신호의 주기적 샘플링 및 변환을 지시하는 것이다.

[결과 워드 포맷 옵션]

제21도는 변환 결과표에 기억된 결과 워드를 판독하는데 필요한 어드레스(즉, 절대 어드레스, 여기서 X는 QADC 모듈의 임의의 참조 번지를 나타낸다)를 적어도 3개의 상이한 데이터 포맷 옵션으로 도시한 것이다. 상기 어드레스는 오른편 자리맞춤 비부호화된 포맷에서, 각기 32개의 결과 워드 RSLT0 내지 RSLT31에 대해 $XA0, $XA2, $XA4 등, … 내지 $XDE이다.

상기 어드레서는 왼편 자리맞춤 부호화된 포맷에서, 각기 32개의 결과 워드 RSLT0 내지 RSLT31에 대해 $X120, $X122, 등 … 내지 $X15E이다.

그리고 상기 어드레스는 왼편 자리맞춤 비부호화된 포맷에서, 각기 32개의 결과 워드 RSLT0 내지 RSLT31에 대해 $X1A0, $X1A2, 등 … 내지 $X1DE이다.

제22도는 제2도에 도시된 데이터 포맷 논리(68)의 상세한 논리 실행을 도시한다. 10-비트 결과 워드는 10-비트 버스(65)를 통해 결과표(64)로부터 판독되고 각각의 비트(RESULT[0] 내지 RESULT[9])는 각각의 라인(140 내지 149)에 의해 수신된다.

2개의 상위 어드레스 비트는 부호 제어(130) 및 좌/우 조정 제어(132) 라인에 의해 수신된다. 라인(130 및 132)은 그 출력이 배타적 OR 게이트(180)의 한 입력을 형성하는 NAND 게이트(134)의 입력이다.

좌/우 조정 제어 라인(132)은 또한 라인부(137)를 통해 제1시리즈의 송신 게이트(150 내지 165)의 비-반전 제어 단자와 제2시리즈의 송신 게이트(150' 내지 165')의 반전 제어 단자에 결합된다.

좌/우 조정 제어 라인(132)은 라인부(138)를 통해 인버터(136)에 또한 결합되는데, 상기 인버터의 출력은 제1시리즈의 송신 게이트(150 내지 165)의 반전 제어 단자와 제2시리즈의 송신 게이트(150' 내지 165')의 비-반전 제어 단자에 결합된다.

송신 게이트(150' 내지 159')의 입력 단자는 RESULT[0] 내지 RESULT[9] 라인(140 내지 149)에 각기 결합되고, 상기 게이트의 출력 단자는 인버터(150 내지 159)에 각기 결합된다. 송신 게이트(160' 내지 165')의 입력 단자는 접지된다.

송신 게이트(156 내지 165)의 입력 단자는 RESULT[0] 내지 RESULT[9] 라인(140 내지 149)에 또한 각기 결합되며, 상기 게이트의 출력 단자는 인버터(156 내지 165)에 각기 결합된다. 송신 게이트(150 내지 155)의 입력 단자는 접지된다.

인버터(150 내지 164)의 출력은 DATA[0] 내지 DATA[14]를 각기 나타낸다.

송신 게이트(165 내지 165')의 출력은 배타적 OR 게이트(180)의 제2입력에 결합되고, 상기 OR 게이트의 출력은 DATA[15]이다.

출력 DATA[0] 내지 DATA[15]는 버스 인터페이스 유닛(70)과 인터모듈 버스(72)(제2도 참조)에 교대로 결합되는 16-비트 버스(67)에 결합된다.

동작시, 좌/우 조정 제어 비트가 예를 들어 논리 1의 제1값이면, 송신 게이트(150 내지 165)는 턴온될 것이고, 송신 게이트(150' 내지 165')는 턴오프될 것이며, 따라서 10-비트 결과 워드 RESULT[0] 내지 RESULT[9]는 DATA[6] 내지 DATA[15]을 통해 왼편 자리맞춤 포맷을 게이트 아웃될 것이다.

반면에, 상기 좌/우 조정 제어 비트가 논리 0이면, 송신 게이트(150 내지 165)는 턴오프될 것이며, 송신 게이트(150' 내지 165')는 턴온될 것이고, 따라서 10-비트 결과 워드 RESULT(0] 내지 RESULT[9]는 DATA[0] 내지 DATA[9]를 통해 오른편 자리맞춤 포맷으로 게이트 아웃될 것이다.

부호 제어는 라인(130)의 부호 제어 신호의 논리 상태와 좌/우 조정 제어 신호(132)에 의해 결정된다.

희망 데이터 결과 포맷은 적절한 제어 정보를 QADC 모듈로 로딩하는 호스트 시스템 소프트웨어에 의해 또한 지정된다. 예를 들어, 포맷 정보는 각각의 변환, 주사 시퀀스 또는 변환 그룹, 각각의 채널(핀마다 하나 이상의 제어 레지스터 비트로서) 또는 채널의 그룹에 대해 희망 데이터 결과 포맷을 지정하기 위해(CCW 또는 제어 레지스터의 하나 이상의 비트 형태로) 로드될 수 있다.

[대안의 실시예]

종래 기술에 숙련된 자는 본 발명이 많은 다양한 방식으로 수행될 수 있음을 알 수 있을 것이다.

예를 들어, 시스템 아키텍쳐가 상이하게 배열될 수 있다. 호스트 프로세서에 대한 버스 구성이 상이할 수 있다. 제어 워드 큐 및 결과 레지스터는 QADC 모듈과 관련되기 보다는 호스트 프로세서에 결합될 수 있다.

다양한 제어 워드, 표, 레지스터가 보다 많거나 또는 보다 적은 수의 비트 및 데이터 필드를 포함할 수 있고, 이들이 많은 다른 방식을 배열될 수 있다. 레지스터 어드레스 및 비트 할당이 변경될 수 있다.

제어 필드가 상이한 제어 워드로 수행될 수 있다. 예를 들면, 제어 워드 0의 MUX 필드는, 모듈 환경 레지스터(제6도 참조)의 모듈 구성 워드와 같이, 상이한 제어 워드내에서 수행될 수 있다.

CCW 표(62)가 ROM일 수도 있다. 예를 들어, 지정된 시퀀스의 모든 채널인 희망 변환 프로세스를 제어하는 것이 또한 제어 정보를 포함하는 CCW를 기억하는 단일 레지스터일 수 있다.

입력 아날로그 핀의 수가 더 적거나 또는 더 많을 수 있다. 채널 수가 CCW에 더 큰 채널 필드(CHAN)를 사용함으로서 확장될 수 있다. 핀 할당 및 기능과 채널 수(제9도)가 변경될 수 있다.

변환기 변환이 더 많거나 또는 더 적은 비트를 포함하거나 또는 제어 워드의 데이터 필드를 통해 선택 가능할 수 있다.

큐 길이가 더 길거나 더 짧을 수 있고, 단지 하나의 CCW 길이의 큐를 포함하여, 더 많거나 또는 더 적은 큐들이 있을 수 있다. 각각의 큐에 대한 더 많거나 또는 더 적은 큐-개시 모드가 있을 수 있다. 각각의 큐의 시작 및 끝을 식별하는 다양한 방식이 있다.

더 많거나 또는 더 적은 데이터 결과 포맷이 있을 수 있고, 앞서 언급된 바와 같이, 각각의 변환, 변환 그룹, 채널 또는 채널의 그룹에 인가되는 데이터 결과 포맷을 선택하기 위한 다양한 다른 방식이 존재할 수 있다.

모드 변환 개시 방법(외부 트리거, 주기적인 간격, 연속성, 개시된 소프트웨어) 및, 그 외의 대부분의 QADC 특징이 변환되어질 채널의 표를 만들기 위해 CCW 큐를 사용치 않는 A/D 모듈에 적용될 수 있다.

입력 샘플 시간의 선택에 관한 다소의 융통성이 있을 수 있다.

2개의 동시에 샘플화된 채널을 변환시키기 위한 다른 방식이 있으며, 동시에 샘플화될 채널의 선택 및 채널의 수는 변할 수 있다.

사용되는 참조 핀의 선택에 있어서 다소 융통성이 있을 수 있다.

파워 핀, 참조 핀, 외부 트리거 핀, 외부 MUX 인터페이스 핀이 아날로그 입력 핀과 분리되거나 또는 공유될 수 있다. 상기 MUX 어드레싱 신호 및 MUX 아날로그 입력이 꼭 아날로그 입력 채널로서 또한 기능을 하는 핀에 송신될 필요는 없다.

외부 멀티플렉서의 수가 변경될 수 있다. 모듈 정의에 관한 다른 변화가 MUX 기능에 영향을 미칠 수 있다.

채널 선택은 큐의 CCW에 의해 수행될 필요가 있다. 채널 번호의 연속적인 주사가 또한 사용될 수 있다.

또한, 큐 A/D 변환기 모듈에 사용된 상기 MUX 어드레싱 신호외에도 제어 신호가 외부 MUX의 인에이블 신호와 같이 사용될 수 있다.

인터럽트 구성이 다소 융통성이 있을 수 있다. 예를 들면, 더 높은 우선 순위 큐가 그 큐의 변환 시퀀스를 종료한 후에, 더 낮은 우선 순위 큐의 시작에서, 상기 더 낮은 우선 순위 큐를 재시작하는 대신에, 상기 더 낮은 우선 순위 큐가 상기 큐의 시퀀스에서 그 다음의 CCW를 다시 계속할 수 있다.

클록 소스 및 프리스케일러 선택이 다소 융통성이 있을 수 있다.

주기적인 타이머 비율 선택이 다소 융통성이 있을 수 있어 하나 이상의 선택 가능한 비율이 있을 수 있다.

외부 트리거는 동일한 IC의 또 다른 모듈로부터 시작될 수 있다. 외부 핀이 필요치 않을 수도 있다.

CCW(제7도)는 각각의 샘플, 홀드, 변환의 특성을 지정하기 위해 더 많거나 또는 더 적은 파라미터를 포함할 수 있다.

각각의 CCW의 하나 이상의 비트가 데이터 포맷을 지시하기 위해 사용될 수 있다. 예를 들어, 좌/우 조정 및 부호화/비부호화된 데이터와 같이 변환(결과 싸이즈) 또는 결과 데이터 포맷을 위한 비트가 제공될 수 있다.

또한, 각각의 CCW의 하나 이상의 비트가 샘플 시간을 지시하기 위해 사용될 수 있다.

따라서, 본 발명의 정신 및 범주 내에서 본 발명의 모든 변경을 커버하는 것이 첨부된 청구범위에 의해 계획된다.

Claims (6)

1. 아날로그-디지털 변환 시스템에 있어서, (a) 아날로그-디지털 변환기와, (b) 복수의 아날로그 입력단자와, (c) 제1큐 및 제2큐를 포함하는 복수의 변환 명령 워드를 판독하는 수단과, (d) 상기 복수의 변환 명령 워드 중 한 워드에 응답하여 상기 복수의 아날로그 입력 단자들 중 한 단자의 아날로그 신호를 샘플링하는 수단과, (e) 상기 샘플링 수단에 응답하여 상기 아날로그 신호의 샘플화된 값을 디지털 값으로 변환하는 수단을 구비하는 아날로그-디지털 변환 시스템.
2. 제1항에 있어서, 상기 샘플링 수단이 상기 제2큐에 대하여 우선권이 있는 상기 제1큐에 응답하도록 명령하는 수단을 더 구비하는 아날로그-디지털 변환 시스템.
3. 제1항에 있어서, 적어도 하나의 제어 워드를 기억하는 수단을 더 포함하고, 상기 제어 워드는 변환 시퀀스를 시작하는 것을 지시하는 모드 필드를 포함하는 아날로그-디지털 변환 시스템.
4. 아날로그-디지털 변환 시스템에 있어서, 아날로그 신호를 수신하는 입력, 상기 아날로그 신호에 비례하는 디지털 신호를 공급하는 출력, 제어 파라미터 입력, 변환 시작 제어 입력을 가지는 아날로그-디지털 변환기와, 상기 아날로그-디지털 변환기의 입력에 결합된 아날로그 신호 입력 단자와, 상기 아날로그-디지털 변환기의 출력에 결합되어 상기 디지털 신호를 기억하고 복수의 변환 명령 워드를 기억하는 메모리 수단과, 상기 메모리 수단에 결합되어 상기 아날로그-디지털 변환 시스템을 외부 호스트 데이터 처리기에 결합하는 호스트 인터페이스 수단과, 상기 메모리 수단과 상기 아날로그-디지털 변환기의 상기 제어 파라미터 및 변환 시작 제어 입력에 결합되어 미리 정해진 시작 상태의 발생을 검출하고 상기 발생에 응답하여 i) 복수의 변환 명령 워드중 하나의 워드를 선택하고, ii) 상기 선택된 변환 명령 워드에 포함된 제어 파라미터 값을 상기 아날로그-디지털 변환기의 제어 파라미터 입력에 공급하고, iii) 변환 시작 제어 신호를 상기 아날로그-디지털 변환기의 변환 시작 입력에 공급하고, iv) 상기 디지털 신호를 상기 메모리 수단에 기억하고, v) 시퀀스 상태의 끝이 검출될 때까지 단계 i) 내지 iv)를 반복하고, vi) 상기 시퀀스 상태의 끝이 검출되면 종료하는 제어 논리 수단을 구비하는 아날로그-디지털 변환 시스템.
5. 아날로그-디지털 변환 시스템에 있어서, 호스트 데이터 처리기와, 아날로그 신호를 수신하는 입력, 상기 아날로그 신호에 비례하는 디지털 신호를 공급하는 출력, 제어 파라미터 입력, 변환 시작 제어 입력을 가지는 아날로그-디지털 변환기와, 상기 아날로그-디지털 변환기의 입력에 결합된 아날로그 신호 입력 단자와, 상기 아날로그-디지털 변환기의 출력에 결합되어 상기 디지털 신호를 기억하고 복수의 변환 명령 워드를 기억하는 메모리 수단과, 상기 메모리 수단과 상기 호스트 데이터 프로세서에 결합된 호스트 인터페이스 수단과, 상기 메모리 수단과 상기 아날로그-디지털 변환기의 상기 제어 파라미터 및 변환 시작 제어 입력에 결합되어 미리 정해진 시작 상태의 발생을 검출하고 상기 발생에 응답하여 i) 복수의 변환 명령 워드중 하나의 워드를 선택하고, ii) 상기 선택된 변환 명령 워드에 포함된 제어 파라미터 값을 상기 아날로그-디지털 변환기의 제어 파라미터 입력에 공급하고, iii) 변환 시작 제어 신호를 상기 아날로그-디지털 변환기의 변환 시작 입력에 공급하고, iv) 상기 디지털 신호를 상기 메모리 수단에 기억하고, v) 시퀀스 상태의 끝이 검출될 때까지 단계 i) 내지 iv)를 반복하고, vi) 상기 시퀀스 상태의 끝이 검출되면 종료하는 제어 논리 수단을 구비하는 아날로그-디지털 변환 시스템.
6. 아날로그-디지털 변환 시스템 작동 방법에 있어서, a) 복수의 변환 명령 워드 및 트리거 상태 지시자를 메모리에 기억하도록 호스트 데이터 처리기를 작동하는 단계와, b) 상기 메모리에 기억된 트리거 상태 지시자에 대응하는 트리거 상태의 발생을 검출하는 단계와, c) 상기 검출 단계에 응답하여, 상기 메모리로부터 복수의 변환 명령 워드들중 미리 정해진 하나의 변환 명령 워드를 판독하는 단계와, d) 상기 변환 명령 워드들중 미리 정해진 하나의 변환 명령워드에 따라서 아날로그 신호를 디지털 신호로 변환하도록 아날로그-디지털 변환기를 작동하는 단계와, e) 상기 메모리에 상기 디지털 신호를 기억하는 단계와, f) 상기 메모리로부터 복수의 변환 명령 워드들중 미리 정해진 다른 하나의 변환 명령 워드를 판독하는 단계와, g) 엔드 오브 시퀀스 상태가 만족되었는지를 결정하여, 엔드 오브 시퀀스 상태가 만족된 경우, 더 이상의 동작을 중지하는 단계와, h) 엔드 오브 시퀀스 상태가 만족될 때까지 단계 d)-g)를 반복하는 단계를 포함하는 아날로그-디지털 변환 시스템 작동 방법.