KR100214694B1 - 병렬운전 인버터 제어장치 - Google Patents

병렬운전 인버터 제어장치 Download PDF

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KR100214694B1
KR100214694B1 KR1019970027510A KR19970027510A KR100214694B1 KR 100214694 B1 KR100214694 B1 KR 100214694B1 KR 1019970027510 A KR1019970027510 A KR 1019970027510A KR 19970027510 A KR19970027510 A KR 19970027510A KR 100214694 B1 KR100214694 B1 KR 100214694B1
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Abstract

본 발명은 병렬운전 인버터 제어장치에 관한 것으로, 인버터간에 흐르는 순환전류로 인한 각 인버터의 영상분 전류를 연산하고, 3상의 전류가 동기좌표계로 변환되었을 때 영상분전류가 제로로 되도록 각 상전류에서 영상분전류를 빼서 전류가 3상 평형이 되도록 함으로써 영상분전류로 인한 제어기 성능이 나빠지는 것을 방지할 수 있는 효과가 있다.

Description

병렬운전 인버터 제어장치
본 발명은 병렬운전 인버터 제어장치에 관한 것으로, 특히 인버터간에 흐르는 순환전류로 인한 각 인버터의 영상분 전류를 연산하고, 3상의 전류가 동기좌표계로 변환되었을 때 영상분전류가 제로로 되도록 각 상전류에서 영상분전류를 빼서 전류가 3상 평형이 되도록 한 병렬운전 인버터 제어장치에 관한 것이다.
도1은 종래 병렬운전 인버터 제어장치의 블록 구성도로서, 이에 도시된 바와같이 속도지령
Figure 1019970027510_B1_M0001
과 각속도 ωm 의 오차로 부터 q축전류지령
Figure 1019970027510_B1_M0002
을 발생하는 속도PI제어기(100)와; 자속지령
Figure 1019970027510_B1_M0003
과 자속 λdre 의 오차로 부터 d축전류지령
Figure 1019970027510_B1_M0004
를 발생하는 자속PI제어기(110)와; 제1,제2d축전류 idse1 , idse2 를 가산한 값 idse 으로부터 자속 λdre 을 연산하는 자속연산기(120)와; q축전류지령
Figure 1019970027510_B1_M0002
과 제1q축전류 qqse1 , q축전류지령
Figure 1019970027510_B1_M0002
과 제2q축전류 qqse2 의 오차로 부터 전류제어를 행하는 제1,제2q축전류제어기(130,140)와; d축전류지령
Figure 1019970027510_B1_M0004
과 제1d축전류지령 ddse1 , d축전류지령
Figure 1019970027510_B1_M0004
과 제2d축전류지령 ddse2 의 오차로부터 전류제어를 행하는 제1,제2d축전류제어기(150,160)와; 상기 제1,제2q축전류제어기(130,140) 및 상기 제1,제2d축전류제어기(150,160)의 출력신호를 3상좌표계로 변환하는 제1,제2 2상/3상변환기(170,180)와; 상기 제1,제2 2상/3상변환기(170,180)의 출력신호에 따라 유도전동기에 전력을 공급하는 제1,제2인버터(190.200)와; 상기 제1,제2인버터(190,200)의 출력간의 단락을 방지하기 위한 3상리액터(210)와; 유도전동기의 회전 각속도 ωm 를 검출하는 엔코더(230)와; 상기 제1,제2인버터(190,200)의 출력전류를 궤환하는 제1,제2전류궤환CT(240,250)의 출력신호를 입력받아 이를 2상좌표계로 변환하여 제1q축전류 qqse1 와 제2q축전류 qqse2 및 제1d축전류지령 ddse1 과 제2d축전류지령 ddse2 을 출력하는 제1,제2 3상/2상변환기((260,270)로 구성된다.
이때, 상기 제1,제2인버터(190,200)는 도2에 도시된 바와같이 서로 직류전압부를 공유하고 있다.
미설명부호 ADD1-ADD7은 가산기 이다.
이와같이 구성된 종래 장치의 동작을 설명하면 다음과 같다.
먼저, 엔코더에서 유도전동기의 회전 각속도 ωm 를 검출하여 출력하면 제1가산기(ADD1)는 이를 속도지령
Figure 1019970027510_B1_M0001
과 가산하여 그 오차를 출력한다. 그러면 속도PI제어기(100)는 상기 오차신호를 입력받아 q축전류지령
Figure 1019970027510_B1_M0002
을 발생한다.
그리고 제2가산기(ADD2)에 의해 자속연산기의 출력 자속 λdre 을 자속지령
Figure 1019970027510_B1_M0003
의 오차신호가 출력되면 자속PI제어기(110)는 그 오차신호로 부터 d축전류지령
Figure 1019970027510_B1_M0004
를 발생한다.
그러면 제4,제6가산기(ADD4,ADD6)는 제1q축전류 qqse1 와 제2q축전류 qqse2 를 상기 q축전류지령
Figure 1019970027510_B1_M0002
과 가산하여 오차신호를 출력하고, 제5,제7가산기(ADD5,ADD7)는 제1d축전류 ddse1 과 제2d축전류 ddse2 를 상기 d축전류지령
Figure 1019970027510_B1_M0004
과 가산하여 오차신호를 출력한다.
이에따라 제1,제2q축전류제어기(130,140)는 상기 제4,제6가산기(ADD4,ADD6)의 출력신호에 따라 전류제어신호를 출력하고, 제1,제2d축전류제어기(150,160)는 상기 제5,제7가산기(ADD5,ADD7)의 출력신호에 따라 전류제어신호를 출력한다.
그리고 제1,제2 2상/3상변환기(170,180)는 상기 제1,제2q축전류제어기(130,140) 또는 제1,제2d축전류제어기(150,160)의 출력신호를 입력받아 2상좌표계에서 3상좌표계로 변환하여 출력한다.
이와같이 상기 제1,제2 2상/3상변환기(170,180)에서 변환된 3상좌표값이 출력되면 제1,제2인버터(190,200)는 이를 입력받아 그에따른 상전류를 출력한다.
상기 제1,제2인버터(190,200)를 통해 출력된 전류는 출력간의 단락을 방지하기 위한 3상리액터(210)를 통해 유도전동기에 입력된다.
이때, 제1,제2인버터(190,200)의 출력전류는 제1,제2전류궤환CT(240,250)를 통해 제1,제2 3상/2상변환기(260,270)에 입력되고, 이에따라 제1,제2 3상/2상변환기(260,270)는 입력된 신호를 2상좌표계로 변환하여 제1,제2q축전류 qqse1 , qqse2 및 제1,제2d축전류 ddse1 , ddse2 를 만들어 출력한다.
상기 제1,제2 3상/2상변환기(170,180)는 아래 식(1)과 같이 3상의 변수를 정지좌표계의 2상으로 변환하고, 다시 정지좌표계의 2상변수를 아래 식(2)와 같이 인버터의 출력 각주파수 ωe 로 회전하는 동기좌표계의 2상변수로 변환한다.
Figure 1019970027510_B1_M0015
--------------------------(1)
Figure 1019970027510_B1_M0016
---------------------------(2)
여기서 f는 전압, 전류 또는 자속 등의 임의의 변수를 나타내고,
Figure 1019970027510_B1_M0017
로 영상분을 나타내며 3상 평형인 경우 0이 된다.
2상에서 3상으로 변환하는 제1,제2 2상/3상변환기(170,180)에서는 위의 변환과정이 역으로 연산되고, 영상분은 0으로 가정한다.
한편, 상기 제1,제2q축전류 qqse1 , qqse2 는 제4,제5가산기(ADD4,ADD5)에 인가되고, 제1,제2d축전류 ddse1 , ddse2 는 제5,제7가산기(ADD5,ADD7)에 인가된다.
또한 상기 제1,제2d축전류 ddse1 , ddse2 는 제3가산기(ADD3)에 의해 가산되어 상기 자속연산기에 인가된다.
이상에서 설명한 바와같이 종래의 장치는 각각 인버터의 전류제어를 행할 때, 직류전압부를 공유하고 있기 때문에 리액터를 통해서 제1인버터와 제2인버터 사이로 흐르는 순환전류성분이 존재하게 되어 각 인버터에 흐르는 3상의 전류의 합이 제로가 되지 않고, 이러한 전류성분은 2상/3상변환기, 3상/2상변환기에서 영상분 전류를 제로로 가정하여 변환하기 때문에 d-q축상에서 전류제어를 행할 때 나쁜 영향을 주게되는 문제점이 있었다.
본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 인버터간에 흐르는 순환전류로 인한 각 인버터의 영상분 전류를 연산하고, 3상의 전류가 동기좌표계로 변환되었을 때 영상분전류가 제로로 되도록 각 상전류에서 영상분전류를 빼서 전류가 3상 평형이 되도록 한 병렬운전 인버터 제어장치를 제공하는데 있다.
도 1은 종래 병렬운전 인버터 제어장치의 블록 구성도.
도 2는 도1에 있어서, 인버터의 상세 회로도.
도 3은 본 발명의 일 실시예시도.
도 4는 도3에 있어서, 영상분제거기의 상세 블록 구성도.
* 도면의 주요부분에 대한 부호의 설명
100 : 속도PI제어기 110 : 자속PI제어기
120 : 자속연산기 130,140 : 제1,제2q축전류제어기
150,160 : 제1,제2d축전류제어기 170,180 : 제1,제2 2상/3상변환기
190,200 : 제1,제2인버터 210 : 3상리액터
220 : 유도전동기 230 : 엔코더
240,250 : 제1,제2전류궤환CT 260,270 : 제1,제2 3상/2상변환기
280,290 : 제1,제2영상분제거기 ADD1-ADD11 : 제1-제11가산기
상기 본 발명의 목적을 달성하기 위한 병렬운전 인버터 제어장치는 속도지령
Figure 1019970027510_B1_M0001
과 각속도 ωm 의 오차로 부터 q축전류지령
Figure 1019970027510_B1_M0002
을 발생하는 속도PI제어기와; 자속지령
Figure 1019970027510_B1_M0003
과 자속 λdre 의 오차로 부터 d축전류지령
Figure 1019970027510_B1_M0004
를 발생하는 자속PI제어기와; 제1,제2d축전류 idse1 , idse2 를 가산한 값 idse 으로부터 자속 λdre 을 연산하는 자속연산기와; q축전류지령
Figure 1019970027510_B1_M0002
과 제1q축전류 qqse1 , q축전류지령
Figure 1019970027510_B1_M0002
과 제2q축전류 qqse2 의 오차로 부터 전류제어를 행하는 제1,제2q축전류제어기와; d축전류지령
Figure 1019970027510_B1_M0004
과 제1d축전류지령 ddse1 , d축전류지령
Figure 1019970027510_B1_M0004
과 제2d축전류지령 ddse2 의 오차로부터 전류제어를 행하는 제1,제2d축전류제어기와; 상기 제1,제2q축전류제어기 및 상기 제1,제2d축전류제어기의 출력신호를 3상좌표계로 변환하는 제1,제2 2상/3상변환기와; 상기 제1,제2 2상/3상변환기의 출력신호에 따라 유도전동기에 전력을 공급하는 제1,제2인버터와; 상기 제1,제2인버터의 출력간의 단락을 방지하기 위한 3상리액터와; 유도전동기의 회전 각속도 ωm 를 검출하는 엔코더와; 상기 제1,제2인버터의 출력전류를 궤환하는 제1,제2전류궤환CT의 각각의 상전류에서 소정의 연산을 통한 영상분 전류를 감산함으로써 영상분을 제거하는 제1,제2영상분제거기와; 상기 제1,제2영상분제거기의 출력신호를 입력받아 이를 2상좌표계로 변환하여 제1q축전류 qqse1 와 제2q축전류 qqse2 및 제1d축전류지령 ddse1 과 제2d축전류지령 ddse2 을 출력하는 제1,제2 3상/2상변환기로 구성한다.
이하, 본 발명의 작용 및 효과에 관하여 일 실시예를 들어 설명하면 다음과 같다.
도3은 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 속도지령
Figure 1019970027510_B1_M0001
과 각속도 ωm 의 오차로 부터 q축전류지령
Figure 1019970027510_B1_M0002
을 발생하는 속도PI제어기(100)와; 자속지령
Figure 1019970027510_B1_M0003
과 자속 λdre 의 오차로 부터 d축전류지령
Figure 1019970027510_B1_M0004
를 발생하는 자속PI제어기(110)와; 제1,제2d축전류 idse1 , idse2 를 가산한 값 idse 으로부터 자속 λdre 을 연산하는 자속연산기(120)와; q축전류지령
Figure 1019970027510_B1_M0002
과 제1q축전류 qqse1 , q축전류지령
Figure 1019970027510_B1_M0002
과 제2q축전류 qqse2 의 오차로 부터 전류제어를 행하는 제1,제2q축전류제어기(130,140)와; d축전류지령
Figure 1019970027510_B1_M0004
과 제1d축전류지령 ddse1 , d축전류지령
Figure 1019970027510_B1_M0004
과 제2d축전류지령 ddse2 의 오차로부터 전류제어를 행하는 제1,제2d축전류제어기(150,160)와; 상기 제1,제2q축전류제어기(130,140) 및 상기 제1,제2d축전류제어기(150,160)의 출력신호를 3상좌표계로 변환하는 제1,제2 2상/3상변환기(170,180)와; 상기 제1,제2 2상/3상변환기(170,180)의 출력신호에 따라 유도전동기에 전력을 공급하는 제1,제2인버터(190,200)와; 상기 제1,제2인버터(190,200)의 출력간의 단락을 방지하기 위한 3상리액터(210)와; 유도전동기의 회전 각속도 ωm 를 검출하는 엔코더(230)와; 상기 제1,제2인버터(190,200)의 출력전류를 궤환하는 제1,제2전류궤환CT(240,250)의 각각의 상전류에서 소정의 연산을 통한 영상분 전류를 감산함으로써 영상분을 제거하는 제1,제2영상분제거기(280,290)와; 상기 제1,제2영상분제거기(280,290)의 출력신호를 입력받아 이를 2상좌표계로 변환하여 제1q축전류 qqse1 와 제2q축전류 qqse2 및 제1d축전류지령 ddse1 과 제2d축전류지령 ddse2 을 출력하는 제1,제2 3상/2상변환기(260,270)로 구성한다.
상기 제1,제2영상분제거기는 도4에 도시한 바와같이 상기 전류궤환CT(240,250)의 각 상전류 ias1.CT , ibs1.CT , ics1.CT 를 디지탈신호로 변환하는 아날로그/디지탈변환기(281)와; 상기 아날로그/디지탈변환기(281)의 각 상 출력전류를 모두 가산하는 제8가산기(ADD8)와; 상기 제8가산기(ADD8)의 출력신호에 소정의 값(1/3)을 곱하여 출력하는 연산부(282)와; 상기 연산부(282)의 출력신호를 상기 아날로그/디지탈변환기(281)의 각 상 전류와 각기 가산하여 그 오차신호( ias1,ibs1,ics1 )를 출력하는 제9-제11가산기(ADD9-ADD11)로 구성한다.
미설명부호 ADD1-ADD7은 가산기 이다.
이와같이 구성한 본 발명의 일실시예의 동작을 설명하면 다음과 같다.
일반적인 동작은 종래와 동일하다. 따라서 제1,제2전류궤환CT(240,250)의 출력신호에서 영상분을 제거하는 과정을 중점적으로 설명한다.
먼저, 제1,제2영상분제거기(280,290)는 동일한 동작을 하므로 제1영상분제거기(280)의 동작만을 설명한다.
아날로그/디지탈변환기(281)는 상기 제1전류궤환CT(240)의 각 상전류 ias1.CT , ibs1.CT , ics1.CT 를 디지탈신호로 변환한다.
이와같이 디지탈신호로 변환되면 제8가산기(ADD8)는 그 변환된 디지탈신호를 모두 가산하여 출력한다. 그리고 연산부(282)는 상기 제8가산기(ADD8)의 출력신호에 1/3을 곱하여 신호 ios1 를 출력한다.
이후, 제9-제11가산기(ADD9-ADD11)는 상기 신호 ios1 를 상기 아날로그디지탈변환기(281)의 각 출력신호와 가산하여 그 오차신호( ias1,ibs1,ics1 )를 출력한다.
예를들어 제1인버터(190)에 영상분이 존재하여 a,b,c상에 α,β,γ 라는 옵셋값(여기서 α,β,γ ≠ 0 )이 생겼다면 3상의 전류궤환CT의 출력전류는 아래와 같다.
ias1.CT=ias1.CT′+α
ibs1.CT=ibs1.CT′+β
ics1.CT=ics1.CT′+γ
여기서 ias1.CT′+ibs1.CT′+ics1.CT′=0 이라 가정한다.
이때, 영상분 전류는 3상의 변수를 정지좌표계의 2상변수로 변환하는 식에 의해서
Figure 1019970027510_B1_M0034
이 된다.
이와같이 제1영상분제거기에 의해 영상분이 제거되어 출력되는 3상전류는 아래와 같다.
Figure 1019970027510_B1_M0035
Figure 1019970027510_B1_M0036
Figure 1019970027510_B1_M0037
상기 전류는 제1 3상/2상변환기에 입력되어 2상좌표계로 변환되는데, 이때의 수식은 아래와 같다.
Figure 1019970027510_B1_M0038
즉, 영상분 전류 IOS1 가 0으로 된다.
이상에서 상세히 설명한 바와같이 본 발명은 인버터간에 흐르는 순환전류로 인한 각 인버터의 영상분 전류를 연산하고, 3상의 전류가 동기좌표계로 변환되었을 때 영상분전류가 제로로 되도록 각 상전류에서 영상분전류를 빼서 전류가 3상 평형이 되도록 함으로써 영상분전류로 인한 제어기 성능이 나빠지는 것을 방지할 수 있는 효과가 있다.

Claims (2)

  1. 속도지령
    Figure 1019970027510_B1_M0001
    과 각속도 ωm 의 오차로 부터 q축전류지령
    Figure 1019970027510_B1_M0002
    을 발생하는 속도PI제어기와; 자속지령
    Figure 1019970027510_B1_M0003
    과 자속 λdre 의 오차로 부터 d축전류지령
    Figure 1019970027510_B1_M0004
    를 발생하는 자속PI제어기와; 제1,제2d축전류 idse1 , idse2 를 가산한 값 idse 으로부터 자속 λdre 을 연산하는 자속연산기와; q축전류지령
    Figure 1019970027510_B1_M0002
    과 제1q축전류 qqse1 , q축전류지령
    Figure 1019970027510_B1_M0002
    과 제2q축전류 qqse2 의 오차로 부터 전류제어를 행하는 제1,제2q축전류제어기와; d축전류지령
    Figure 1019970027510_B1_M0004
    과 제1d축전류지령 ddse1 , d축전류지령
    Figure 1019970027510_B1_M0004
    과 제2d축전류지령 ddse2 의 오차로부터 전류제어를 행하는 제1,제2d축전류제어기와; 상기 제1,제2q축전류제어기 및 상기 제1,제2d축전류제어기의 출력신호를 3상좌표계로 변환하는 제1,제2 2상/3상변환기와; 상기 제1,제2 2상/3상변환기의 출력신호에 따라 유도전동기에 전력을 공급하는 제1,제2인버터와; 상기 제1,제2인버터의 출력간의 단락을 방지하기 위한 3상리액터와; 유도전동기의 회전 각속도 ωm 를 검출하는 엔코더와; 상기 제1,제2인버터의 출력전류를 궤환하는 제1,제2전류궤환CT의 각각의 상전류에서 소정의 연산을 통한 영상분 전류를 감산함으로써 영상분을 제거하는 제1,제2영상분제거기와; 상기 제1,제2영상분제거기의 출력신호를 입력받아 이를 2상좌표계로 변환하여 제1q축전류 qqse1 와 제2q축전류 qqse2 및 제1d축전류지령 ddse1 과 제2d축전류지령 ddse2 을 출력하는 제1,제2 3상/2상변환기로 구성한 것을 특징으로 하는 병렬운전 인버터 제어장치.
  2. 제1항에 있어서, 상기 제1,제2영상분제거기는 상기 전류궤환CT의 각 상전류 ias1.CT , ibs1.CT , ics1.CT 를 디지탈신호로 변환하는 아날로그/디지탈변환기와; 상기 아날로그/디지탈변환기의 각 상 출력전류를 모두 가산하는 제8가산기와; 상기 제8가산기의 출력신호에 소정의 값(1/3)을 곱하여 출력하는 연산부와; 상기 연산부의 출력신호를 상기 아날로그/디지탈변환기의 각 상 전류와 각기 가산하여 그 오차신호( ias1,ibs1,ics1 )를 출력하는 제9-제11가산기로 구성한 것을 특징으로 하는 병렬운전 인버터 제어장치.
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