KR100214147B1 - 다중 통신 프로세서의 구현 장치 - Google Patents

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Abstract

본 발명은 전전자 교환기에서 상위 프로세서의 데이터를 수신하는 하나의 하위 프로세서의 다중 통신 프로세서의 구현에 있어서, 상기 하나의 하위 프로세서는 상기 상위 프로세서에서 데이터를 수신하는 통신 정합부와, 상기 통신 정합부에서 데이터를 수신하고 통신 제어하며 메모리부로 전송하는 제어부와, 상기 제어부의 통신 제어에 따라 저장한 후 아비터부로 전송하는 메모리부와 상기 메모리부에 저장된 데이터를 기약속되어져 있는 통신 프로세서가 메모리를 읽고 쓸것인지를 결정하여 필요로 하는 통신 프로세서에게 데이터를 전송하는 아비터부와, 상기 아비터부에서 데이터 전송이 완료되면 상기 통신 프로세서가 갖고 있는 데이터를 다수의 가입자에게 전송하는 다수의 통신 프로세서를 구비하는 것으로 많은 수의 통신 채널을 확보할 수 있으며, 메모리, 제어부, 통신 정합부 등을 공유함으로써 효율적으로 이용할 수 있는 효과가 있다.

Description

다중 통신 프로세서의 구현 장치
본 발명은 전전자 교환기의 다중 통신 프로세서의 구현에 관한 것으로, 특히 한 개의 하위 프로세서와 다수의 가입자간의 다중 통신 프로세서를 구현하므로 많은 수의 통신채널을 확보할 수 있는 다중 통신 프로세서의 방법에 관한 것이다.
도1은 전전자 교환기의 다중 통신 프로세서의 시스템 블록 구성도로써 상위 프로세서(10)와 하위 프로세서(20a∼20n) 및 다수의 가입자(30a∼30n)로 구성된다.
상위 프로세서(10)는 서로 다른 프로세서간 통신 기능을 위해 호 처리, 번호번역, 교환제어, 다중주파수 신호처리, 시스템 유지보수를 수행하고, 신호 장치 및 스위치 제어를 위해 L-버스(12) 회로를 통하여 데이터를 하위 프로세서(20a∼20n)에게 전송된다.
상위 프로세서(10)로부터 데이터를 전송받는 하위 프로세서(20a∼20n)는 각기 통신 접합부(22a∼22n)와, 제어부(24a∼24n)와, 메모리부(26a∼26n)와, 통신 프로세서(28a∼28n)로 구성된다. 하위 프로세서(20a∼20n)의 내부 블록으로 구성되어 있는 통신 접합부(22a∼22n)에는 상위 프로세서(10)와의 통신을 위한 L-버스(12) 정합회로가 포함되어 이를 통하여 상위 프로세서(10)로부터 데이터를 수신하여 제어부(24a∼24n)로 전송한다.
제어부(24a∼24n)는 수신한 데이터를 메모리부(26a∼26n)로 전송한다. 메모리부(26a∼26n)에 저장된 데이터는 통신 프로세서(28a∼28n)가 필요로 할 때 불러와서 가입자(30a∼30n)에게 전송한다.이와 같이, 통신 프로세서(28a∼28n)와 가입자(30a∼30n)간의 제공할 수 있는 통신채널의 수는 하위 프로세서(20a∼20n) 내부의 디바이스를 공유할 수 없으므로 다수의 통신 채널 확보가 어렵고, 일대일 채널로만 사용할 수 있는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출한 것으로써, 전전자 교환기의 한 개의 하위 프로세서에서 다수의 통신 프로세서를 구현하므로 보다 많은 통신 채널을 확보하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 전전자 교환기에서 상위 프로세서의 데이터를 수신하는 하나의 하위 프로세서의 다중 통신 프로세서의 구현에 있어서, 상기 하나의 하위 프로세서는 상기 상위 프로세서에서 데이터를 수신하는 통신 정합부와, 상기 통신 정합부에서 데이터를 수신하고 통신 제어하며 메모리부로 전송하는 제어부와, 상기 제어부의 통신 제어에 따라 저장한 후 아비터부로 전송하는 메모리부와, 상기 메모리부에 저장된 데이터를 기약속되어져 있는 통신 프로세서가 메모리를 읽고 쓸것인지를 결정하여 필요로 하는 통신 프로세서에게 데이터를 전송하는 아비터부와, 상기 아비터부에서 데이터 전송이 완료되면 상기 통신 프로세서가 갖고 있는 데이터를 다수의 가입자에게 전송하는 다수의 통신 프로세서를 구비하는 것을 특징으로 한다.
제1도은 종래 기술의 다중 통신 프로세서의 시스템 블록 구성도.
제2도는 본 발명에 따른 다중 통신 프로세서의 시스템 블록 구성도.
제3도은 본 발명에 따른 다중 통신 프로세서의 구현을 위한 흐름도.
* 도면의 주요부분에 대한 부호의 설명
10 : 상위 프로세서 20a∼20n : 하위 프로세서
22a∼22n : 통신 접합부 24a∼24n : 제어부
26a∼26n : 메모리부 28a∼28n : 통신 프로세서
30a∼30n : 가입자 100 : 상위 프로세서
150 : 하위 프로세서 152 : 통신 접합부
154 : 제어부 156 : 메모리부
158 : 아비터(Arbiter)부 160a∼160n : 통신 프로세서
200a∼200n : 가입자
본 발명의 상술한 목적 및 특징은 첨부된 도면을 참조하여 하기와 같이 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.
도2는 본 발명에 따른 다중 통신 프로세서의 시스템 블록 구성도로써, 상위 프로세서(100)와 하위 프로세서(150) 및 다수의 가입자(200a∼200n)로 구성된다.
상위 프로세서(100)는 서로 다른 프로세서간 통신 기능을 위해 호 처리, 번호번역, 교환제어, 다중주파수 신호처리, 시스템 유지보수를 수행하고, 신호 장치 및 스위치 제어를 위해 L-버스(120) 회로를 포함하며, 이 L-버스(120)를 통하여 데이터를 하위 프로세서(150)에게 전송한다.
하위 프로세서(150)는 통신 접합부(152)와, 제어부(154)와, 메모리부(156)와, 다수의 통신 프로세서(160a∼160n)로 구성된다.
하위 프로세서(150)의 내부 블록으로 구성되어 있는 통신 접합부(152)는 상기 상위 프로세서(100)와의 통신을 위한 L-버스(120) 정합회로가 포함되어 데이터를 수신하여 제어부(154)로 전송한다. 제어부(154)는 전송받은 데이터를 메모리부(156)로 전송한다.
메모리부(156)는 데이터를 저장한 후 제어부(154)의 제어에 따라 아비터부(158)로 전송한다.
아비터부(158)는 다수의 통신 프로세서(160a∼160n)중 필요로 하는 통신 프로세서가 메모리를 읽고 쓸것인지를 결정하여 필요로 하는 통신 프로세서에게 데이터를 전송한다.
다수의 통신 프로세서(160a∼160n)는 상기 아비터부(158)에서 데이터를 전송받아 다수의 가입자(200a∼200n)에게 전송한다.
상기와 같이 구성된 본 발명의 다중 통신 프로세서의 방법을 도3의 흐름도를 참조하여 구체적으로 설명하면 다음과 같다.
상위 프로세서(100)에서 전송된 데이터를 하위프로세서(150)의 통신접합부에서 데이터를 수신(300)하여 제어부(154)에 제어에 따라 메모리부(156)로 데이터를 이송(310)한다.
따라서, 상기 단계(310)에서 입력되는 데이터를 아비터부(158)에서 약속 된 장소로 송신할 통신 프로토콜의 접근이 되었는가 판단(320)하여, 약속된 장소로 송신할 통신 프로토콜이 접근되면 다수의 통신 프로세서(160a∼160n)중 선택된 통신 프로세서로 데이터를 이송(330)한다.
여기서, 아비터(Arbiter)는 다수의 통신 프로세서가 공유할 때 어느 시점에서 그중 한 개의 통신프로세서만 메모리에 접근할 수 있도록 제어하는 일을 해주므로 데이터의 충돌 및 유실없이 통신기능을 수행할 수 있는 것이다.
그러나, 상기 단계(320)에서 약속된 장소로 송신할 통신 프로토콜의 접근이 수행되지 않을 것으로 판단되면 상기 단계(310)를 다시 수행한다.
그리고, 상기 단계(330)에서 데이터 이송이 완료되면 다수의 통신 프로세서(160a∼160n)로 부터의 데이터를 다수의 가입자(200a∼200n)에게 이송(340)한다.
이상, 상기와 같이 설명한 본 발명은 전전자 교환기의 한 개의 하위 프로세서에서 다수의 통신 프로세서가 다수의 가입자와의 통신을 할 수 있도록 아비터를 첨부하여 약속된 장소로 송신할 통신 프로토콜의 접근이 수행될 수 있도록 하고, 한 개의 하위 프로세서에 다수의 통신 프로세서를 포함하므로 많은 수의 통신 채널을 확보할 수 있으며, 메모리, 제어부, 통신 정합부 등을 공유함으로써 효율적으로 이용할 수 있는 효과가 있다.

Claims (1)

  1. 상위 프로세서의 데이터를 수신하는 하나의 하위 프로세서의 다중 통신 프로세서의 구현에 있어서, 상기 하나의 하위 프로세서는, 상기 상위 프로세서에서 데이터를 수신하는 통신 정합부; 상기 통신 정합부에서 데이터를 수신하고 통신 제어하며 메모리부로 전송하는 제어부; 상기 제어부의 통신 제어에 따라 저장한 후 아비터부로 전송하는 메모리부; 상기 메모리부에 저장된 데이터를 기약속되어져 있는 통신 프로세서가 메모리를 읽고 쓸 것인지를 결정하여 필요로 하는 통신 프로세서에게 데이터를 전송하는 아비터부; 상기 아비터부에서 테이터 전송이 완료되면 상기 통신 프로세서가 갖고 있는 데이터를 다수의 가입자에게 전송하는 다수의 통신 프로세서를 구비하는 것을 특징으로 하는 다중 통신 프로세서의 구현 장치.
KR1019960081248A 1996-12-31 1996-12-31 다중 통신 프로세서의 구현 장치 KR100214147B1 (ko)

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