KR100206648B1 - Semiconductor device having insulating film in contact hole and its method - Google Patents

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Abstract

배선층과 반도체기판과의 접촉면적의 저하를 억제할 수 있는 반도체장치가 얻어진다.A semiconductor device capable of suppressing a decrease in the contact area between the wiring layer and the semiconductor substrate is obtained.

또한, 제1의 배선층과 제2의 배선층과의 접촉저항을 증가시킬 수 있는 반도체장치의 제조방법이 얻어진다.In addition, a method of manufacturing a semiconductor device capable of increasing the contact resistance between the first wiring layer and the second wiring layer is obtained.

상기 반도체장치에 있어서, 소자분리산화막과 반도체기판과의 경계점근방에 있어서의 소자분리절연막의 상표면이 제거된다.In the above semiconductor device, the trademark surface of the element isolation insulating film near the boundary point between the element isolation oxide film and the semiconductor substrate is removed.

이것에 의해, 그 소자분리절연막이 제거된 부분만 반도체기판의 주표면이 노출된다.As a result, only the portion from which the element isolation insulating film has been removed exposes the main surface of the semiconductor substrate.

그 노출된 반도체기판에 접촉하도록 도전층이 형성되기 때문에, 도전층과 반도체기판과의 접촉면적이 증가된다.Since the conductive layer is formed to contact the exposed semiconductor substrate, the contact area between the conductive layer and the semiconductor substrate is increased.

또한, 이 반도체장치의 제조방법에서는, 플루오르화수소산용액에 의한 웨트에칭에 기인하는 제1의 배선층상의 이물질을 이방성의 드라이에칭에 의해 제거한 후, 제1의 배선층상에 제2의 배선층이 형성된다.In this method of manufacturing a semiconductor device, after the foreign matter on the first wiring layer resulting from wet etching by the hydrofluoric acid solution is removed by dry etching, the second wiring layer is formed on the first wiring layer. .

Description

콘택홀내에 소자분리절연막을 갖는 반도체장치 및 그 제조방법Semiconductor device having device isolation insulating film in contact hole and manufacturing method thereof

제1도는 본 발명의 제1의 실시예에 있어서의 반도체장치를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor device in accordance with the first embodiment of the present invention.

제2도~제9도는 제1도에 나타낸 반도체장치의 제조프로세스를 설명하기 위한 단면도.2 to 9 are cross-sectional views for explaining the manufacturing process of the semiconductor device shown in FIG.

제10도는 종래의 반도체장치를 나타낸 단면도.10 is a cross-sectional view showing a conventional semiconductor device.

제11도~제17도는 제10도에 나타낸 종래의 반도체장치의 제조프로세스를 설명하기 위한 단면도.11 to 17 are cross-sectional views for explaining the manufacturing process of the conventional semiconductor device shown in FIG.

[발명의 분야][Field of Invention]

제10도는 종래의 반도체장치를 나타낸 단면도이다.10 is a cross-sectional view showing a conventional semiconductor device.

제10도를 참조하여, 종래의 반도체장치에서는, 반도체기판(1)의 주표면상의 소정영역에 소자분리산화막(102)이 형성되어 있다.Referring to FIG. 10, in the conventional semiconductor device, the element isolation oxide film 102 is formed in a predetermined region on the main surface of the semiconductor substrate 1.

소자분리산화막(102)에 인접하는 반도체기판(1)의 주표면에는 n 형의 불순물확산층(7)이 형성되어 있다.An n-type impurity diffusion layer 7 is formed on the main surface of the semiconductor substrate 1 adjacent to the element isolation oxide film 102.

또한, 반도체기판(1)의 주표면의 소정영역에서, 채널영역의 양측상에 한쌍의 n형의 소스/드레인영역(6)이형성되어 있다.Further, in a predetermined region of the main surface of the semiconductor substrate 1, a pair of n-type source / drain regions 6 are formed on both sides of the channel region.

소스/드레인영역(6)의 한쪽은 불순물확산층(7)과 연속하도록 형성되어 있다.One of the source / drain regions 6 is formed so as to be continuous with the impurity diffusion layer 7.

채널영역상에는 실리콘산화막(3b)으로 이루어지는 게이트산화막을 개재하여 폴리실리콘막(4b)및 그 위에 폴리실리콘막(5b)이 더 형성되어 있다.A polysilicon film 4b and a polysilicon film 5b are further formed on the channel region via the gate oxide film made of the silicon oxide film 3b.

폴리실리콘막(4b 및 5b)은 게이트전극을 구성한다.The polysilicon films 4b and 5b constitute a gate electrode.

소자분리산화막(102)상의 소정영역에는 실리콘산화막(3a)을 개재하여 제1의 배선층(4a)이 형성되어 있다. 또한 불순물확산층(7), 소자분리산화막(102)및 제1배선층(4a)과 접촉하도록 제 2의 배선층(5a)이 형성되어 있다.The first wiring layer 4a is formed in the predetermined region on the element isolation oxide film 102 via the silicon oxide film 3a. In addition, the second wiring layer 5a is formed in contact with the impurity diffusion layer 7, the element isolation oxide film 102 and the first wiring layer 4a.

제1의 배선층(4a)과 제2의 배선층(5a)은 적층배선(10)을 구성한다.The first wiring layer 4a and the second wiring layer 5a constitute the laminated wiring 10.

제1의 배선층(4a)과 제2의 배선층(5a)은 각각 폴리실리콘막으로 이루어진다.The first wiring layer 4a and the second wiring layer 5a are each made of a polysilicon film.

제11도~제17도는 제10도에 나타낸 종래의 반도체장치의 제조프로세스를 설명하기위한 단면도이다.11 to 17 are cross-sectional views for explaining the manufacturing process of the conventional semiconductor device shown in FIG.

제11도~제17도를 참조하여 종래의 반도체장치의 제조프로세스에 관해서 설명한다.A manufacturing process of a conventional semiconductor device will be described with reference to FIGS. 11 through 17. FIG.

우선, 제11도에 나타낸 것같이, 반도체기판(1)의 주표면상의 소정영역에 LO COS(Local Oxidation of SiliOn)법을 사용하여 소자분리산화막(102)을 형성한다.First, as shown in FIG. 11, the element isolation oxide film 102 is formed in a predetermined region on the main surface of the semiconductor substrate 1 using the LO Oxidation of Local Oxidation (LO COS) method.

소자분리산화막(102)및 반도체기판(1)의 주표면상에 실리콘산화막(3)을 형성하고, 그 위에 인이 도우프된 폴리실리콘막(4)을 형성한다.A silicon oxide film 3 is formed on the main surface of the device isolation oxide film 102 and the semiconductor substrate 1, and a polysilicon film 4 doped with phosphorus is formed thereon.

폴리실리콘막(4)상의 소정영역에 제12도에 나타낸 것같은 레지스트패턴(11)을 형성한다.A resist pattern 11 as shown in FIG. 12 is formed in a predetermined region on the polysilicon film 4.

그후, 그 레지스트패턴(11)을 마스크로서, 폴리실리콘막(4)을 이방성에 칭한다After that, the polysilicon film 4 is referred to as anisotropy using the resist pattern 11 as a mask.

이것에 의해, 제12도에 나타낸 것 같은 콘택홀(100)을 형성함과 동시에, 폴리실리콘막으로 이루어지는 제1의 배선층(4a)이 형성된다.Thereby, while forming the contact hole 100 as shown in FIG. 12, the 1st wiring layer 4a which consists of a polysilicon film is formed.

이 다음에, 레지스트패턴(11)을 제거함으로써, 제13도에 나타낸 것같은 형상이 얻어진다.Next, by removing the resist pattern 11, a shape as shown in FIG. 13 is obtained.

그리고, 폴리실리콘막(4)및 제1의 배선층(4a)을 마스크로서, 콘택홀(100)내에 위치하는 실리콘산화막(3)을 플루오르화수소산용액을 사용하여 에칭함으로써 제거한다.Then, using the polysilicon film 4 and the first wiring layer 4a as a mask, the silicon oxide film 3 located in the contact hole 100 is removed by etching with a hydrofluoric acid solution.

이것에 의해, 제14도에 나타낸 것같은 형상의 실리콘산화막(3a및 3b)이 얻어진다.As a result, silicon oxide films 3a and 3b having a shape as shown in Fig. 14 are obtained.

이 다음에, 제15도에 나타낸 것같이, 콘택홀(100)내에 위치하는 반도체기판(1)의 주표면및 소자분리산화막(102)과, 폴리실리콘막(4)및 제1의 배선층(4a)이 접촉하도록 인이 도우프된 폴리실리콘막(5)을 형성한다.Next, as shown in FIG. 15, the main surface and the element isolation oxide film 102, the polysilicon film 4, and the first wiring layer 4a of the semiconductor substrate 1 located in the contact hole 100. ) Is formed to form a polysilicon film 5 doped with phosphorus.

폴리실리콘막(5)상의 소정영역에, 레지스트패턴(12)을 형성한다.The resist pattern 12 is formed in a predetermined region on the polysilicon film 5.

그후, 그 레지스트패턴(12)을 마스크로서, 폴리실리콘막(5) 및 폴리실리콘막(4)을 이방성에 칭한다.Then, using the resist pattern 12 as a mask, the polysilicon film 5 and the polysilicon film 4 are called anisotropic.

이것에 의해, 제16도에 나타낸 것 같이, 제2의 배선층(5a)과, 폴리실리콘막(4b 및 5b)으로 이루어지는 게이트전극이 형성된다.Thereby, as shown in FIG. 16, the gate electrode which consists of 2nd wiring layer 5a and polysilicon films 4b and 5b is formed.

폴리실리콘막(4b)아래에 위치하는 실리콘산화막(3b)은 게이트산화막을 구성한다.The silicon oxide film 3b positioned below the polysilicon film 4b constitutes a gate oxide film.

이 다음에 레지스트패턴(12)을 제거한다.Next, the resist pattern 12 is removed.

다음에, 제17도에 나타낸 것 같이, 폴리실리콘막(5b)및 제2의 배선층(5a)를 마스크로서 반도체기판(1)의 주표면에 n 형의 불순물을 이온주입함으로써, n 형의 소스/ 드레인영역(6)을 형성한다.Next, as shown in FIG. 17, an n-type source is ion-implanted by implanting n-type impurities into the main surface of the semiconductor substrate 1 using the polysilicon film 5b and the second wiring layer 5a as a mask. The drain region 6 is formed.

그리고 열처리에 의해, 소스/드레인영역(6)내에 주입된 n 형의 불순물을 전기적으로 활성화시킴과 동시에, 제2의 배선층(5a)중의 인을 반도체기판(1)의 주표면으로 확산시킨다.The heat treatment causes the n-type impurity implanted in the source / drain region 6 to be electrically activated, and at the same time, phosphorus in the second wiring layer 5a is diffused to the main surface of the semiconductor substrate 1.

이것에 의해, 한쪽의 소스/드레인영역(6)과 연속하도록 n형의 불순물확산층(7)이 형성된다.As a result, an n-type impurity diffusion layer 7 is formed so as to be continuous with one source / drain region 6.

이렇게하여, 종래의 반도체장치가 제조되어 있다.In this way, the conventional semiconductor device is manufactured.

그렇지만, 이 종래의 반도체장치에서, 제10도에 나타낸 것같이, 제2의 배선층(5a)과 불순물확산층(7)은 L1의 길이의 영역에서 서로 접촉하고 있다.However, in this conventional semiconductor device, as shown in FIG. 10, the second wiring layer 5a and the impurity diffusion layer 7 are in contact with each other in the region of the length of L1.

이 접촉영역의 길이(L1)는 제15도에 나타낸 레지스트패턴(12)에 의해서 규정된다.The length L1 of this contact region is defined by the resist pattern 12 shown in FIG.

그러나, 제조공정시에는 레지스트패턴(12)의 형성위치가 어긋나는 경우가 생긴다.However, in the manufacturing process, the position where the resist pattern 12 is formed may shift.

이러한 경우에는, 제10도에 나타낸 접촉길이(L1)가 짧게 되고, 그 결과 제2의 배선층(5a)과 불순물확산층(7)과의 접촉면적이 작게 된다.In this case, the contact length L1 shown in FIG. 10 becomes short, and as a result, the contact area between the second wiring layer 5a and the impurity diffusion layer 7 becomes small.

접촉면적이 작게 되면, 접촉저항이 상승하여, 집적회로내의 신호지연 및 신호레벨의 감쇠등이 발생한다고 하는 문제점이 있었다.If the contact area is small, there is a problem that the contact resistance is increased to cause signal delay and attenuation of signal level in the integrated circuit.

제10도에 나타낸 종래의 구조에서, 제15도에 나타낸 레지스트패턴(12)의 어긋남에 의한 접촉면적의 감소를 방지하는 것은 곤란하였다.In the conventional structure shown in FIG. 10, it is difficult to prevent the reduction of the contact area due to the shift of the resist pattern 12 shown in FIG.

또한, 제13도및 제14도에 나타낸 종래의 제조프로세스에서, 폴리실리콘막(4)및 제1의 배선층(4a)를 마스크로서, 콘택홀(100)내의 실리콘산화막(3)을 플루오르화수소산용액에 의한 웨트에칭에 의해서 제거한다.In the conventional manufacturing processes shown in FIGS. 13 and 14, the silicon oxide film 3 in the contact hole 100 is hydrofluoric acid, using the polysilicon film 4 and the first wiring layer 4a as a mask. Removed by wet etching with a solution.

이 경우, 폴리실리콘막(4)및 제1의 배선층(4a)의 상부표면도 플루오르화수소산용액에 담그면, 폴리실리콘막(4)및 제1의 배선층(4a)의 상부표면상에 워터마크(위터마크)등의 이물질이 부착한다고 하는 바람직하지 않은 것이 생긴다.In this case, when the upper surface of the polysilicon film 4 and the first wiring layer 4a is also immersed in the hydrofluoric acid solution, the watermark (on the upper surface of the polysilicon film 4 and the first wiring layer 4a) Unfavorable thing that foreign matter, such as a witter mark) adheres, occurs.

여기서, 워터마크는 건조후에 남는 물방울의 마크이다.Here, the watermark is a mark of water droplets remaining after drying.

이 워터마크가 있으면, 폴리실리콘막(4)및 제1의 배선층(4a)과 그것들의 상층과의 접촉저항이 상승한다.If this watermark is present, the contact resistance between the polysilicon film 4 and the first wiring layer 4a and their upper layers is increased.

이러한 폴리실리콘막(4)및 제1의 배선층(4a)의 상부표면상에 이물질이 존재하는 상태로 제15도에 나타내는 것 같은 폴리실리콘막(5)이 형성되면, 제16도에 나타내는 것 같은 구조에 있어서 폴리실리콘막으로 이루어지는 제2의 배선층(5a)과 폴리실리콘막으로 이루어지는 제1의 배선층(4a)사이의 접촉저항이 커지게 되는 문제점이 있었다.When the polysilicon film 5 as shown in FIG. 15 is formed with foreign matter on the upper surfaces of the polysilicon film 4 and the first wiring layer 4a, as shown in FIG. In the structure, there was a problem that the contact resistance between the second wiring layer 5a made of a polysilicon film and the first wiring layer 4a made of a polysilicon film became large.

[발명의 요약][Summary of invention]

본 발명의 목적은 레지스트패턴의 형성위치가 어긋났다고 해도 반도체기판과 배선층과의 접촉저항의 상승을 개선하는 것이 가능한 반도체장치를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of improving an increase in contact resistance between a semiconductor substrate and a wiring layer even when the position where the resist pattern is formed is shifted.

본 발명의 또 다른 목적은 제1의 배선층과 제2의 배선층사이의 접촉저항의 상승을 방지할 수 있는 반도체장치의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing a semiconductor device which can prevent an increase in contact resistance between the first wiring layer and the second wiring layer.

본 발명의 제1의 관점에 있어서의 반도체장치는 반도체기판과, 소자분리절연막과, 도전층을 구비하고 있다.A semiconductor device according to the first aspect of the present invention includes a semiconductor substrate, an element isolation insulating film, and a conductive layer.

반도체기판은 주표면을 갖고 있고, 소자분리절연막은 반도체기판의 주표면상에 형성되어 있다.The semiconductor substrate has a main surface, and the element isolation insulating film is formed on the main surface of the semiconductor substrate.

도전층은 반도체기판의 주표면과 소자분리절연막의 표면과 접촉하도록 형성되어 있다.The conductive layer is formed in contact with the main surface of the semiconductor substrate and the surface of the element isolation insulating film.

적어도 소자분리절연막과 반도체기판의 주표면과의 경계점근방에 있어서의 소자분리절연막의 상표면의 제거된다.The trademark surface of the element isolation insulating film is removed at least near the boundary point between the element isolation insulating film and the main surface of the semiconductor substrate.

도전층은 상기 경계영역에 위치하는 반도체기판과 소자분리절연막과 접촉하도록 형성되어 있다.The conductive layer is formed in contact with the semiconductor substrate and the device isolation insulating film positioned at the boundary region.

이와 같이 소자분리절연막과 반도체기판의 주표면과의 경계점근방에 있어서의 소자분리절연막의 상표면을 제거하고, 또한 그 경계영역에 접촉하도록 도전층을 형성함으로써, 소자분리절연막이 제거된 부분만 반도체기판의 표면이 노출되고, 그 결과, 도전층과 반도체기판과의 접촉면적이 증가한다.In this way, only the portion from which the device isolation insulating film is removed is removed by removing the trademark surface of the device isolation insulating film near the boundary point between the device isolation insulating film and the main surface of the semiconductor substrate and forming a conductive layer in contact with the boundary region. The surface of the substrate is exposed, and as a result, the contact area between the conductive layer and the semiconductor substrate is increased.

이것에 의해, 도전층을 패터닝하기위한 레지스트패턴의 형위치가 어긋났다.As a result, the mold position of the resist pattern for patterning the conductive layer is shifted.

고해도 도전층과 반도체기판과의 졉촉면적이 감소하는 것을 억제할 수 있다.It is possible to suppress the decrease in the contact area between the conductive layer and the semiconductor substrate even at high altitudes.

또한, 상기 제1관점에 있어서의 반도체장치에 있어서, 반도체기판의 주표면과 소자분리절연막과의 경계점근방이 오목한 모양을 갖도록 형성되어도 좋다.Further, in the semiconductor device in the first aspect, the semiconductor device may be formed so as to have a concave shape near the boundary point between the main surface of the semiconductor substrate and the element isolation insulating film.

더우기, 상기 제1의 관점에 의한 반도체장치에 있어서, 적어도 도전층이 접촉하는 반도체기판의 주표면에는 제1도전형의 불순물영역이 형성되도록 구성되어도 좋다.Furthermore, in the semiconductor device according to the first aspect, the first conductive type impurity region may be formed at least on the main surface of the semiconductor substrate to which the conductive layer is in contact.

또한, 상기 제1의 관점에 있어서의 반도체장치에 있어서, 도전층이 소자분리절연막의 상표면상에 형성된 제1의 배선층과, 그 제1의 배선층, 소자분리절연막및 반도체기판과 접촉하도록 형성된 제2의 배선층을 포함하도록 구성되어도 좋다.Further, in the semiconductor device according to the first aspect, the second wiring layer is formed so that the conductive layer is in contact with the first wiring layer formed on the trademark surface of the element isolation insulating film, and the first wiring layer, the element isolation insulating film, and the semiconductor substrate. It may be configured to include a wiring layer of.

이 경우, 제1의 배선층의 측면아래에 위치하는 소자분리절연막의 상표면의 영역에 단차(step)가 형성되어도 좋다.In this case, a step may be formed in the region of the trademark surface of the element isolation insulating film located under the side surface of the first wiring layer.

또한, 상기 제1의 관점에 있어서의 반도체장치에 있어서, 도전층이 접촉하는 반도체기판의 주표면에 제1도전형의 불순물영역을 형성하고, 더욱이, 한쌍의 소스/드레인영역과 게이트전극을 구비하고, 또한, 한쪽의 소스/ 드레인영역이 제1도전형의 불순물영역과 연속하도록 형성되어도 좋다.Further, in the semiconductor device according to the first aspect, the first conductive type impurity region is formed on the main surface of the semiconductor substrate to which the conductive layer contacts, and further, a pair of source / drain regions and a gate electrode are provided. In addition, one source / drain region may be formed so as to be continuous with the impurity region of the first conductivity type.

이 경우, 한쌍의 소스/ 드레인영역은 반도체기판의 주표면에 채널영역을 규정하도록 간격을 사이에 두고 형성되어 있고, 제1도전형을 갖고 있다.In this case, the pair of source / drain regions are formed on the main surface of the semiconductor substrate with a gap therebetween to define a channel region, and have a first conductivity type.

또한, 게이트전극은 채널영역상에 게이트절연막을 개재하여 형성되어 있다.The gate electrode is formed on the channel region via a gate insulating film.

이 경우, 제1의 배선층과 그 위에 접촉하는 제2의 배선층을 포함하도록 구성하고, 제1의 배선층이 게이트전극의 하층과 동일의 층으로부터 형성되고, 제2의 배선층이 게이트전극의 상층과 동일의 층으로 부터 형성되어도 좋다.In this case, the first wiring layer is configured to include a second wiring layer in contact therewith, the first wiring layer is formed from the same layer as the lower layer of the gate electrode, and the second wiring layer is the same as the upper layer of the gate electrode. It may be formed from a layer of.

본 발명의 다른 관점에 의한 반도체장치의 제조방법에서는 반도체기판의 주표상에 소자분리절연막을 형성한다.In the semiconductor device manufacturing method according to another aspect of the present invention, an element isolation insulating film is formed on the main table of the semiconductor substrate.

반도체기판의 주표면상과 소자분리절연막의 상표면상에 산화막을 형성하고, 그 위에 제1의 배선층을 형성한다.An oxide film is formed on the main surface of the semiconductor substrate and the trademark surface of the element isolation insulating film, and a first wiring layer is formed thereon.

제1의 배선층상에 레지스터패턴을 형성한 후, 그 레지스트패턴을 마스크로서 제1의 배선층을 에칭함으로써 콘택홀을 형성한다.After the resist pattern is formed on the first wiring layer, the contact hole is formed by etching the first wiring layer using the resist pattern as a mask.

그 레지스트패턴을 제거한 후, 콘택홀내에 위치하는 산화막을 플루오르화수소산용액을 사용하여 웨트에칭함으로써 제거한다.After removing the resist pattern, the oxide film located in the contact hole is removed by wet etching using a hydrofluoric acid solution.

제1의 배선층의 상표면과 콘택홀내에 위치하는 소자분리절연막의 상표면을 이방성의 드라이에칭을 사용하여 에칭한다.The trademark surface of the first wiring layer and the trademark surface of the element isolation insulating film located in the contact hole are etched using anisotropic dry etching.

이방성의 드라이에칭 후에, 콘택홀내에 위치하는 반도체기판의 주표면 및 소자분리절연막의 상표면과, 제1의 배선층의 상표면과 접촉하는 제2의 배선층을 형성한다.After the anisotropic dry etching, the main surface of the semiconductor substrate and the brand surface of the element isolation insulating film which are located in the contact hole, and the second wiring layer in contact with the brand surface of the first wiring layer are formed.

이와 같이, 이 반도체장치의 제조방법에서는 콘택홀내에 위치하는 산화막을 플루오르화수소산용액을 사용하여 웨트에칭해서 제거한 후, 제1의 배선층의 상표면을 이방성의 드라이에칭에 의해 에칭하고, 제1의 배선층상에 제2의 배선층을 형성한다.As described above, in the method of manufacturing the semiconductor device, the oxide film located in the contact hole is wet-etched and removed using a hydrofluoric acid solution, and then the brand surface of the first wiring layer is etched by anisotropic dry etching. A second wiring layer is formed on the wiring layer.

그러므로, 웨트에칭시에 제1의 배선층에 부착한 워터마크등의 이물질이 제거된 상태로 제2의 배선층이 형성된다.Therefore, the second wiring layer is formed with the foreign matter such as the watermark attached to the first wiring layer removed during wet etching.

이것에 의해, 제1의 배선층과 제2의 배선층과의 접촉저항의 상승을 방지할 수가 있다.As a result, an increase in contact resistance between the first wiring layer and the second wiring layer can be prevented.

또한, 콘택홀내에 위치하는 소자분리절연막의 상표면이 이방성의 드라이에칭을 사용하여 에칭되기 때문에, 반도체기판과 소자분리절연막과의 경계영역의 소자분리절연막의 상면도 에칭에 의해서 제거된다.In addition, since the trademark surface of the element isolation insulating film located in the contact hole is etched using anisotropic dry etching, the upper surface of the element isolation insulating film in the boundary region between the semiconductor substrate and the element isolation insulating film is also removed by etching.

이것에 의해, 그 경계영역에서 소자분리절연막이 제거된 부분만 반도체기판의 표면이 노출되어, 반도체기판과 제2의 배선층과의 접촉면적이 증가한다.As a result, the surface of the semiconductor substrate is exposed only at the portion where the device isolation insulating film is removed in the boundary region, thereby increasing the contact area between the semiconductor substrate and the second wiring layer.

상기 다른 관점에 있어서의 반도체장치의 제조방법에 있어서, 소자분리절연막의 상표면과 반도체기판의 주표면과의 경계점근방에 오목부가 형성되도록 이방성드라이에칭을 행해도 좋다.In the above method of manufacturing a semiconductor device, anisotropic dry etching may be performed such that a recess is formed near the boundary point between the trademark surface of the element isolation insulating film and the main surface of the semiconductor substrate.

본 발명의 또 다른 관점에 있어서의 반도체장치의 제조방법에서는 반도체기판의 주표면상에 소자분리절연막을 형성한다.In the semiconductor device manufacturing method according to another aspect of the present invention, an element isolation insulating film is formed on the main surface of the semiconductor substrate.

반도체기판의 주표면과 소자분리절연막의 상표면상에 제1의 층을 형성한다.A first layer is formed on the main surface of the semiconductor substrate and the trademark surface of the element isolation insulating film.

그 제1의 층상에 레지스트패턴을 형성한 후, 그 레지스트패턴을 마스크로서 에칭함으로써 반도체기판및 소자분리절연막에 달하는 콘택홀을 형성한다.After the resist pattern is formed on the first layer, the resist pattern is etched as a mask to form contact holes reaching the semiconductor substrate and the device isolation insulating film.

레지스트패턴을 제거한후, 콘택홀내에 위치하는 소자분리절연막의 상표면을 이방성의 드라이에칭을 사용하여 에칭한다.After the resist pattern is removed, the brand surface of the element isolation insulating film located in the contact hole is etched using anisotropic dry etching.

콘택홀내에 위치하는 반도체기판의 주표면과 소자분리절연막의 상표면과 접촉하도록 배선층을 형성한다.A wiring layer is formed so as to contact the main surface of the semiconductor substrate located in the contact hole and the trademark surface of the element isolation insulating film.

이 반도체장치의 제조방법에서는 콘택홀내에 위치하는 소자분리절연막의 상표면을 이방성드라이에칭한 후, 반도체기판의 주표면과 소자분리절연막의 상표면과 접촉하는 배선층을 형성한다.In this method of manufacturing a semiconductor device, after the anisotropic dry etching of the trademark surface of the element isolation insulating film located in the contact hole, a wiring layer is formed in contact with the major surface of the semiconductor substrate and the trademark surface of the element isolation insulating film.

그러므로, 에칭에 의해 소자분리절연막이 제거된 부분만 반도체기판의 주표면이 노출되어, 그 노출된 반도체기판의 주표면의 부분만 배선층과 반도체기판과의 접촉면적이 증가한다.Therefore, only the part where the element isolation insulating film is removed by etching is exposed to the main surface of the semiconductor substrate, and only the part of the exposed main surface of the semiconductor substrate increases the contact area between the wiring layer and the semiconductor substrate.

상기 또 다른 관점에 의한 반도체장치의 제조방법에 있어서, 이방성드라이에칭에 의한 소자분리절연막의 상표면의 에칭을 소자분리절연막의 상표면과 반도체기판의 상표면과의 경계점근방에 오목부가 형성되도록 행해도 좋다.In the method of manufacturing a semiconductor device according to the above another aspect, etching of the trademark surface of the element isolation insulating film by anisotropic dry etching is performed such that a recess is formed near the boundary point between the trademark surface of the element isolation insulating film and the trademark surface of the semiconductor substrate. Also good.

본 발명의 다른 목적, 특징, 관점및 이점은 첨부도면을 참조하여 본 발명의 이하 상세한 설명으로 부터 더 분명해진다.Other objects, features, aspects and advantages of the present invention will become more apparent from the following detailed description of the invention with reference to the accompanying drawings.

[바람직한 실시예의 설명][Description of Preferred Embodiment]

이하, 본 발명의 실시예를 도면을 참조하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

우선, 제1도를 참조하여, 본 발명의 제1의 실시예에 의한 반도체장치에 있어서, p형의 실리콘기판(1)의 주표면상의 소정영역에 LOCOS법을 사용함으로써 소자분리산화막(2)이 형성되어 있다.First, referring to FIG. 1, in the semiconductor device according to the first embodiment of the present invention, the element isolation oxide film 2 is formed by using the LOCOS method in a predetermined region on the main surface of the p-type silicon substrate 1. Is formed.

소자분리산화막(2)은 그 최대막두께가 400OÅ정도로 형성되어 있다.The element isolation oxide film 2 is formed so as to have a maximum film thickness of about 400 占 Å.

소자분리산화막(2)에 인접하는 반도체기판(1)의 주표면에는 n형의 불순물확산층(7)이 형성되어 있다.An n-type impurity diffusion layer 7 is formed on the main surface of the semiconductor substrate 1 adjacent to the element isolation oxide film 2.

반도체기판(1)의 주표면에는 채널영역의 양측상에 소정의 간격을 사이에 두고 한쌍의 n형의 소스/드레인영역(6)이 형성되어 있다.On the main surface of the semiconductor substrate 1, a pair of n-type source / drain regions 6 are formed on both sides of the channel region with a predetermined interval therebetween.

한쪽의 소스/드레인영역(6)은 불순물확산층(7)과 연속하도록 형성되어 있다.One source / drain region 6 is formed to be continuous with the impurity diffusion layer 7.

채널영역상에는 게이트산화막을 구성하는 실리콘산화막(3b)를 개재하여 폴리실리콘막(4b), 형성되어 있고, 그 위에 폴리실리콘막(5b)이 더 형성되어 있다.The polysilicon film 4b is formed on the channel region via the silicon oxide film 3b constituting the gate oxide film, and a polysilicon film 5b is further formed thereon.

폴리실리콘막(4b 및 5b)에 의해서 게이트전극이 구성된다.The gate electrodes are constituted by the polysilicon films 4b and 5b.

또한, 소자분리산화막(2)상의 소정영역에는 실리콘산화막(3a)를 개재하여 폴리실리콘막으로 이루어지는 제1의 배선층(4a)이 형성되어 있다.In the predetermined region on the element isolation oxide film 2, a first wiring layer 4a made of a polysilicon film is formed via the silicon oxide film 3a.

제1의 배선층(4a)과, 소자분리산화막(2)및 불순물확산층(7)과 접촉하도록 폴리실리콘막으로 이루어지는 제2의 배선층(5a)이 형성되어 있다.A second wiring layer 5a made of a polysilicon film is formed to contact the first wiring layer 4a, the element isolation oxide film 2, and the impurity diffusion layer 7.

제1의 배선층(4a)과 제2의 배선층(5a)에 의해서 적층배선(10)이 구성된다.The laminated wiring 10 is comprised by the 1st wiring layer 4a and the 2nd wiring layer 5a.

이 실시예에 있어서는, 종래와 다른, 소자분리산화막(2)의 상표면의 일부분이 소정의 두께만큼 제거된다.In this embodiment, a portion of the trademark surface of the element isolation oxide film 2, which is different from the conventional one, is removed by a predetermined thickness.

특히, 제1의 배선층(4a)의 측면아래에 위치하는 부분으로부터 반도체기판(1)의 주표면과 접촉하는 부분까지의 소자분리산화막(2)의 상부가 소정의 두께만큼 제거되어 있다.In particular, the upper portion of the element isolation oxide film 2 from the portion located below the side surface of the first wiring layer 4a to the portion in contact with the main surface of the semiconductor substrate 1 is removed by a predetermined thickness.

이것에 의해, 반도체기판(1)의 주표면과 소자분리절연막(2)의 상표면과의 경계점(A2)이, 소자분리산화막(2)이 제거되지 않은 경우의 경계점(A1)과 비교하여 오른쪽으로 이동한다.As a result, the boundary point A2 between the main surface of the semiconductor substrate 1 and the trademark surface of the device isolation insulating film 2 is right compared with the boundary point A1 when the device isolation oxide film 2 is not removed. Go to.

이것에 의해, 종래에 비교하여, 제2의 배선층(5a)과 불순물확산층(7)과의 접촉길이가 L2만큼 더 길게 된다.As a result, as compared with the related art, the contact length between the second wiring layer 5a and the impurity diffusion layer 7 becomes longer by L2.

그 결과, 제2의 배선층(5a)와 불순물확산층(7)과의 접촉면적이 종래와 비교하여 증가한다. 이것에 의해, 제2의 배선층(5a)를 패터닝하기위한 레지스트패턴의 형성위치가 어긋난 경우에 발생하는 접촉면적의 저하를 효과적으로 개선할 수 있다.As a result, the contact area between the second wiring layer 5a and the impurity diffusion layer 7 increases as compared with the prior art. Thereby, the fall of the contact area which arises when the formation position of the resist pattern for patterning the 2nd wiring layer 5a shifts can be improved effectively.

또, 소자분리산화막(2)의 두께를1000Å 정도 제거한 경우, L2는 1000Å 정도가 된다.In addition, when the thickness of the element isolation oxide film 2 is removed by about 1000 mW, L2 is about 1000 mW.

그리고, 경계점(A2)의 높이는 반도체기판(1)의 주표면으로 부터 200-300Å정도아래의 위치에 위치된다.The height of the boundary point A2 is located at a position about 200-300 mm below the main surface of the semiconductor substrate 1.

또한, 실리콘산화막(3)은 50~200Å정도의 두께를 갖고 있고, 폴리실리콘막(4a)은 200~1000Å정도의 막두께를 갖고 있고, 제2의 배선층(5a)는 1000~2000Å정도의 막두께를 갖고 있다.In addition, the silicon oxide film 3 has a thickness of about 50 to 200 GPa, the polysilicon film 4a has a film thickness of about 200 to 1000 GPa, and the second wiring layer 5a is about 1000 to 2000 GPa. It has a thickness.

다음에, 제2도~제9도를 참조하여, 제1도에 나타낸 실시예의 반도체장치의 제조프로세스에 관해서 설명한다.Next, the manufacturing process of the semiconductor device of the embodiment shown in FIG. 1 will be described with reference to FIGS.

우선, 제2도에 나타낸 것같이, p형의 실리콘기판(1)의 주표면상의 소정영역에 LOCOS 법으로 4000Å정도의 두께를 갖는 소자분리산화막(2)을 형성한다.First, as shown in FIG. 2, an element isolation oxide film 2 having a thickness of about 4000 GPa is formed in a predetermined region on the main surface of the p-type silicon substrate 1 by the LOCOS method.

소자분리산화막(2)및 반도체기판(1)상에, 50~200Å정도의 막두께를 갖는 실리콘산화막(3)을 형성하고, 그위에 200~1000Å정도의 막두께를 갖는 인이 도우프된 폴리실리콘막(4)을 형성한다.On the element isolation oxide film 2 and the semiconductor substrate 1, a silicon oxide film 3 having a film thickness of about 50 to 200 mW is formed, and phosphorus-doped poly having a film thickness of about 200 to 1000 mW thereon The silicon film 4 is formed.

그후, 폴리실리콘막(4)의 소정영역에 레지스트패턴(11)을 형성한다.Thereafter, the resist pattern 11 is formed in a predetermined region of the polysilicon film 4.

그후, 그 레지스트패턴(11)을 마스크로서 폴리실리콘막(4)을 이방성에칭한다.Thereafter, the polysilicon film 4 is anisotropically etched using the resist pattern 11 as a mask.

이것에 의해, 제3도에 나타낸 것같은 폴리실리콘막으로 이루어지는 제1배선층(4a)이 형성된다.Thereby, the 1st wiring layer 4a which consists of a polysilicon film as shown in FIG. 3 is formed.

그것과 동시에, 콘택홀(100)이 개구된다.At the same time, the contact hole 100 is opened.

이 다음, 레지스트(11)를 제거함으로써, 제4도에 나타낸 것 같은 형상이 얻어진다.Next, by removing the resist 11, a shape as shown in FIG. 4 is obtained.

다음에, 제4도의 상태로부터, 제1의 배선층(4a)및 폴리실리콘막(4)을 마스크로서 플루오르화수소산용액를 사용하여 웨트에칭함으로써, 콘택홀(100)내에 위치하는 실리콘산화막(3)을 제거한다.Next, from the state of FIG. 4, the silicon oxide film 3 located in the contact hole 100 is wet-etched by using the hydrofluoric acid solution as the mask for the first wiring layer 4a and the polysilicon film 4 as a mask. Remove

이것에 의해, 제5도에 나타낸 것 같은 형상의 실리콘산화막(3a및 3b)이 얻어진다.As a result, silicon oxide films 3a and 3b having a shape as shown in FIG. 5 are obtained.

여기서, 이 플루오르화수소산용액에 의한 웨트에칭에 의해서, 폴리실리콘막(4)및 제1의 배선층(4a)의 상표면상에는 워터마크등의 이물질이 부착되어 있다.Here, by wet etching with this hydrofluoric acid solution, foreign matters such as watermarks are adhered on the trademark surfaces of the polysilicon film 4 and the first wiring layer 4a.

이 상태로부터, 이방성의 드라이이온에칭법을 사용하여, 전체면을 이방성에칭한다.From this state, the entire surface is anisotropically etched using the anisotropic dry ion etching method.

이것에 의해, 제6도에 나타낸 것 같은 형상이 얻어진다.Thereby, the shape as shown in FIG. 6 is obtained.

이 이방성에칭에 의해서, 폴리실리콘막(4)및 제1의 배선층(4a)의 상표면상에 부착된 워터마크등의 이물질이 제거됨과 동시에, 콘택홀(100)내에 위치하는 소자분리산화막(2)의 상표면이 제거된다.By this anisotropic etching, foreign substances such as watermarks and the like adhered to the trademark surface of the polysilicon film 4 and the first wiring layer 4a are removed, and the element isolation oxide film 2 located in the contact hole 100 is removed. The trademark side of is removed.

소자분리산화막(2)의 에칭량은 500~1000Å정도이다.The etching amount of the element isolation oxide film 2 is about 500 to 1000 Pa.

이 상태로부터, 제7도에 나타낸 것같이, 인이 도우프된 폴리실리콘막(5)을 1000~2000Å정도의 두께만큼 퇴적한다.From this state, as shown in FIG. 7, the polysilicon film 5 doped with phosphorus is deposited by a thickness of about 1000 to 2000 mm 3.

이와 같이, 폴리실리콘막(4)및 제1의 배선층(4a)의 상표면의 이물질이 제거된 상태로 제2의 배선층을 구성하는 폴리실리콘막(5)이 퇴적되기 때문에, 후에 형성되는 제2의 배선층(5a)과 제1의 배선층(4a)과의 접촉저항의 상승을 효율적으로 방지할 수가 있다.Thus, since the polysilicon film 5 which comprises the 2nd wiring layer is deposited in the state in which the foreign material of the trademark surface of the polysilicon film 4 and the 1st wiring layer 4a was removed, the 2nd formed later The increase in the contact resistance between the wiring layer 5a and the first wiring layer 4a can be effectively prevented.

이 다음, 폴리실리콘막(5)의 소정영역에, 제2의 배선층 및 게이트전극을 형성하기위한 레지스트패턴(12)을 형성한다.Next, a resist pattern 12 for forming a second wiring layer and a gate electrode is formed in a predetermined region of the polysilicon film 5.

레지스트패턴(12)을 마스크로서 폴리실리콘막(5)을 이방성에칭함으로써, 제8도에 나타낸 것 같은 폴리실리콘막으로 이루어지는 제2의 배선층(5a)과 폴리실리콘막(4b 및 5b)으로 이루어지는 게이트전극이 형성된다.By anisotropically etching the polysilicon film 5 using the resist pattern 12 as a mask, the gate made of the second wiring layer 5a made of the polysilicon film as shown in FIG. 8 and the polysilicon films 4b and 5b. An electrode is formed.

이 다음, 제9도에 나타낸 것같이, 폴리실리콘막(4b 및 5b)과 제2의 배선층(5a)를 마스크로서 n 형의 불순물을 반도체기판(1)의 표면에 이온주입함으로써, n형의 한쌍의 소스/드레인영역(6)을 형성한다.Next, as shown in FIG. 9, n-type impurities are ion-implanted on the surface of the semiconductor substrate 1 by using the polysilicon films 4b and 5b and the second wiring layer 5a as a mask, thereby providing an n-type A pair of source / drain regions 6 are formed.

이 다음, 열처리를 행함으로써, 소스/드레인영역(6)내의 불순물을 전기적으로 활성화시킴과 동시에, 제1의 배선층(5a)으로 부터 반도체기판(1)의 주표면쪽으로 인을 확산시킨다.Subsequently, heat treatment is performed to electrically activate impurities in the source / drain regions 6 and to diffuse phosphorus from the first wiring layer 5a toward the main surface of the semiconductor substrate 1.

이것에 의해, 한쪽의 소스/드레인영역(6)과 연속하도록 n 형의 불순물확산층(7)을 형성할 수가 있다.As a result, the n-type impurity diffusion layer 7 can be formed to be continuous with one source / drain region 6.

이렇게 하여, 본 실시예의 반도체장치가 완성된다.In this way, the semiconductor device of this embodiment is completed.

또, 제2도~제9도에 나타낸 제조프로세스의 변형예로서, 제4도의 플루오르화수소산용액에 의한 웨트에칭을 행하지 않고, 콘택홀(100)내의 실리콘산화막(3)을 이방성의 드라이에칭에 의해서 제거해도 좋다.As a modification of the manufacturing process shown in FIGS. 2 to 9, the silicon oxide film 3 in the contact hole 100 is subjected to anisotropic dry etching without performing wet etching with the hydrofluoric acid solution of FIG. May be removed.

이와 같이 한 경우에는, 플루오르화수소산용액에 의한 웨트에칭에 기인하는 제1의 배선층(4a)의 이물질등의 문제가 발생하지 않는다.In this case, problems such as foreign matters in the first wiring layer 4a due to wet etching by the hydrofluoric acid solution do not occur.

그러므로, 이물질등에 기인하는 제1의 배선층(4a)과 제2의 배선층(5a)과의 접촉저항의 상승을 방지할 수 있다.Therefore, it is possible to prevent an increase in contact resistance between the first wiring layer 4a and the second wiring layer 5a due to foreign matters.

또한, 상기 실시예에서는 제1및 제2의 배선층(4a 및 4b)의 2층의 배선구조에 관해서 설명하였지만, 3층이상의 배선구조라도 같은 효과가 얻어진다.In the above embodiment, the wiring structure of the two layers of the first and second wiring layers 4a and 4b has been described, but the same effect can be obtained even with the wiring structure of three or more layers.

예를 들면, 적층배선의 저항을 저하시키기 위해서, 3번째의 WSi의 배선층을 형성하는 경우도 같은 효과를 얻을 수 있다.For example, the same effect can be obtained also when forming the 3rd WSi wiring layer in order to reduce the resistance of laminated wiring.

상기 발명을 상세히 설명했지만, 상기 설명은 모든 관점에 예시적인 것이지 한정적인것은 아니다.While the invention has been described in detail, the description is illustrative in all respects and not restrictive.

다양한 변경 및 변화는 본 발명의 범위를 벗어나지 않고 고안될 수 있다.Various modifications and variations can be devised without departing from the scope of the present invention.

Claims (11)

주표면을 갖는 반도체기판과, 상기 반도체기판의 주표면상에 형성된 소자분리절연막과, 상기 반도체기판의 주표면과 상기 소자분리절연막의 표면과 접촉하도록 형성된 도전층을 구비하는 반도체장치에 있어서, 적어도 상기 소자분리절연막과 상기 반도체기판과의 경계점근방에 있어서의 상기 소자분리절연막의 상표면이 제거되어 있고, 상기 도전층은 상기 경계점근방에 위치하는 상기 반도체기판과 상기 소자분리절연막과 접촉하도록 형성되어 있는 반도체장치.A semiconductor device having a semiconductor substrate having a main surface, an element isolation insulating film formed on the main surface of the semiconductor substrate, and a conductive layer formed to be in contact with the main surface of the semiconductor substrate and the surface of the element isolation insulating film. The label surface of the device isolation insulating film in the vicinity of the boundary point between the device isolation insulating film and the semiconductor substrate is removed, and the conductive layer is formed in contact with the semiconductor substrate and the device isolation insulating film located near the boundary point. Semiconductor device. 제1항에 있어서, 상기 반도체기판의 주표면과 상기 소자분리절연막과의 경계근방은 오목한 모양으로 형성되어 있는 반도체장치.The semiconductor device according to claim 1, wherein the vicinity of the boundary between the main surface of the semiconductor substrate and the element isolation insulating film is formed in a concave shape. 제1항에 있어서, 적어도 상기 도전층이 접촉하는 상기 반도체기판의 주표면에는 제1도전형의 불순물영역이 형성되어 있는 반도체장치.The semiconductor device according to claim 1, wherein an impurity region of a first conductivity type is formed on at least a main surface of the semiconductor substrate to which the conductive layer is in contact. 제1항에 있어서, 상기 도전층은 상기 소자분리절연막의 상표면상에 형성된 제1의 배선층과, 상기 제1의 배선층과, 상기 소자분리절연막과, 상기 반도체기판과 접촉하도록 형성된 제2의 배선층을 포함한 반도체장치.2. The semiconductor device of claim 1, wherein the conductive layer comprises a first wiring layer formed on a trademark surface of the device isolation insulating film, the first wiring layer, the device isolation insulating film, and a second wiring layer formed to contact the semiconductor substrate. Semiconductor device. 제4항에 있어서, 상기 제1의 배선층의 측면아래에 위치하는 상기 소자분리절연막의 상표면의 영역에, 단차가 형성되어 있는 반도체장치.The semiconductor device according to claim 4, wherein a step is formed in a region of a trademark surface of the element isolation insulating film which is located under the side surface of the first wiring layer. 제3항에 있어서, 상기 반도체기판의 주표면에 채널영역을 규정하도록 간격을 사이에 두고 형성된 한쌍의 제1도전형의 소스/ 드레인영역과, 상기 채널영역상에 게이트절연막을 개재하여 형성된 게이트전극을 더 구비하고, 상기 한쪽의 소스/드레인영역은 상기 제1도전형의 불순물영역과 연속하도록 형성되어 있는 반도체장치.4. The gate electrode according to claim 3, wherein a pair of first conductive type source / drain regions are formed on the main surface of the semiconductor substrate with intervals to define a channel region, and a gate electrode is formed on the channel region with a gate insulating film interposed therebetween. And the one source / drain region is formed so as to be continuous with the impurity region of the first conductivity type. 제6항에 있어서, 상기 도전층은 상기 소자분리절연감의 상표면상에 형성된 제1의 배선층과, 상기 제1의 배선층과, 상기 소자분리절연막과, 상기 불순물영역과 접촉하도록 형성된 제2의 배선층을 포함하고, 상기 게이트전극은 상층및 하층을 포함하고, 상기 제1의 배선층과 상기 게이트전극의 하층은 동일의 층으로부터 형성되어 있고, 상기 제2의 배선층과 상기 게이트전극의 상층은 동일의 층으로부터 형성되어 있는 반도체장치.7. The second wiring layer according to claim 6, wherein the conductive layer is formed so as to be in contact with the first wiring layer, the first wiring layer, the device isolation insulating film, and the impurity region. Wherein the gate electrode includes an upper layer and a lower layer, wherein the first wiring layer and the lower layer of the gate electrode are formed from the same layer, and the second wiring layer and the upper layer of the gate electrode are the same layer. A semiconductor device formed from the. 반도체기판의 주표면에 소자분리절연막을 형성하는 공정과, 상기 반도체기판의 주표면과 상기 소자분리절연막의 상표면상에 산화막을 형성하고, 그 위에 제1의 배선층을 순차 형성하는 공정과, 상기 제1의 배선층상에 레지스트패턴을 형성한 후, 상기 레지스트패턴을 마스크로소 상기 제1의 배선층을 에칭함으로써 콘택홀을 형성하는 공정과, 상기 레지스트패턴을 제거한 후, 상기 콘택홀내에 위치하는 상기 산화막을 플루오르화수소산용액을 사용하여 웨트에칭함으로써 제거하는 공정과, 상기 제1의 배선층의 상표면과, 상기 콘택홀내에 위치하는 상기 소자분리절연막의 상표면을 이방성의 드라이에칭을 사용하여 에칭하는 공정과, 상기 이방성의 드라이에칭의 후에, 상기 반도체기판의 주표면과, 상기 소자분리절연막의 상표면과, 상기 제1의 배선층의 상표면과 접촉하는 제2의 배선층을 형성하는 공정을 구비하는 반도체방치의 제조방법.Forming an isolation film on a major surface of the semiconductor substrate, forming an oxide film on the principal surface of the semiconductor substrate and the trademark surface of the isolation film, and sequentially forming a first wiring layer thereon; Forming a contact hole by forming a resist pattern on the wiring layer of 1 and then etching the first wiring layer using the resist pattern as a mask; and removing the resist pattern and then placing the oxide film in the contact hole. Is removed by wet etching using a hydrofluoric acid solution, and the brand surface of the first wiring layer and the brand surface of the element isolation insulating film located in the contact hole are etched using anisotropic dry etching. And, after the anisotropic dry etching, the main surface of the semiconductor substrate, the trademark surface of the element isolation insulating film, and the first wiring layer. A method for manufacturing a semiconductor device comprising the step of forming a second wiring layer in contact with the trademark surface of the film. 제8항에 있어서, 상기 이방성의 드라이에칭에 의한 상기 소자분리절연막의 에칭은 상기 소자분리절연막의 상표면과 상기 반도체기판의 상표면관의 경계점근방에 오목부가 형성되도록 행해지는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 8, wherein etching of the device isolation insulating film by the anisotropic dry etching is performed such that a recess is formed near a boundary point between the trademark surface of the device isolation insulating film and the trademark surface tube of the semiconductor substrate. 반도체기판의 주표면상에 소자분리절연막을 형성하는 공정과, 상기 반도체기판의 주표면상과 상기 소자분리절연막의 상표면상에 제1의 층을 형성하는 공정과, 상기 제1의 층상에 레지스트패턴을 형성한 후, 상기 레지스트패턴을 마스크로서 에칭함으로써 상기 반도체기판및 상기 소자분리절연막에 달하는 콘택홀을 형성하는 공정과, 상기 레지스트패턴을 제거한 후, 상기 콘택홀내에 위치하는 상기 소자분리절연막의 상표면을 이방성의 드라이에칭을 사용하여 에칭하는 공정과, 상기 콘택홀에 위치하는 상기 반도체기판의 주표면과 상기 소자분리절연막의 상표면과 접촉하도록 배선층을 형성하는 공정을 구비하는 반도체장치의 제조방법.Forming a device isolation insulating film on the major surface of the semiconductor substrate, forming a first layer on the major surface of the semiconductor substrate and the brand surface of the device isolation insulating film, and forming a resist pattern on the first layer And forming a contact hole reaching the semiconductor substrate and the device isolation insulating film by etching the resist pattern as a mask, and removing the resist pattern and then forming an image of the device isolation insulating film located in the contact hole. Etching the surface using anisotropic dry etching; and forming a wiring layer in contact with the major surface of the semiconductor substrate and the brand surface of the device isolation insulating film located in the contact hole. . 제10항에 있어서, 상기 이방성의 드라이에칭에 의한 소자분리절연막의 에칭은 상기 소자분리절연막의 상표면과, 상기 반도체기판의 주표면과의 경계점근방에 오목부가 형성되도록 행해지는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 10, wherein the etching of the device isolation insulating film by the anisotropic dry etching is performed such that a recess is formed near the boundary point between the trademark surface of the device isolation insulating film and the main surface of the semiconductor substrate. .
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