KR100202190B1 - 블록 셀렉션 회로 - Google Patents

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Abstract

본 발명에 따른 양방향성 글로벌 비트라인 구조의 디램에 맞는 블럭 셀랙션 회로는 블럭선택신호(S)를 입력받아 입력신호(S)의 반전된 신호와 서로 다른 두개의 전압레벨(Vpp, Vss)을 출력하는 레벨쉬프터부와, 상기 입력신호(S)의 반전된 신호와 이퀄라이즈 신호 발생부 구동신호(EQ_EN)를 입력받아 이퀄라이즈 펄스신호(EQ)를 발생시키는 이퀄라이즈 신호 발생부와, 상기의 서로 다른 두개의 전압레벨(Vpp, Vss) 및 이퀄라이즈 펄스신호(EQ)를 입력받아 서로 다른 두개의 전압레벨(Vpp, Vss)을 로컬 비트라인 스위치(LSW) 선택신호 및 글로벌 비트라인 스위치(GSW) 선택신호를 출력하는 신호전달부와 상기 이퀄라이즈 펄스신호(EQ)를 입력받아 상기 로컬 비트라인 스위치(LSW) 선택신호 및 글로벌 비트라인 스위치(GSW) 선택신호 사이에 연결되어 로컬 비트라인 스위치(LSW) 선택신호 및 글로벌 비트라인 스위치(GSW)선택신호의 출력을 이퀄라이즈하는 이퀄라이저부로 구성되어 글로벌 비트라인 스위치(GSW)선택신호 및 로컬 비트라인 스위치(LSW)선택신호를 Vss 레벨 또는 Vpp 레벨로 출력 할 수 있어 양방향성 글로벌 비트라인 구조의 디램에 사용될 수 있으며 블럭 셀렉션 동작을 하여 출력이 Vss 레벨에서 Vpp 레벨로 천이하거나, Vpp 레벨에서 Vss 레벨로 천이할때 이퀄라이져를 사용하므로 소비전력을 줄일 수 있다.

Description

블럭 셀렉션 회로
제1도는 종래의 블럭 셀렉션 회로도.
제2도는 제1도의 블럭 셀렉션 회로의 전압파형도.
제3도는 본 발명이 사용되는 양방향성 글로벌 비트라인을 갖는 디램의 부분 회로도.
제4도는 본 발명에 따른 블럭 셀렉션 회로도.
제5도는 제4도의 블럭 셀렉션 회로의 전압파형도.
* 도면의 주요부분에 대한 부호의 설명
10, 40 : 레벨쉬프터부 20 : 드라이버부
30 : 블럭 셀렉션 스위치 어레이 50 : 이퀄라이즈 신호 발생부
60 : 신호전달부 70 : 이퀄라이저부
본 발명은 블럭 셀렉션 회로에 관한 것으로서, 특히 양방향성 글로벌 비트라인 구조의 디램에서 센스앰프 어레이와 셀 어레이를 연결하는 글로벌 비트라인과 로컬비트라인을 선택하는 신호를 출력하는 블럭 셀렉션 회로에 관한 것이다.
일반적으로, 레벨쉬프터가 메모리소자의 셀을 선택하기 위한 워드라인 드라이버나 블럭 셀렉션회로에 사용된다. 메모리 소자의 셀은 일반적으로 사용되는 구동전압(Vcc) 보다 높은 내부 승압전압(Vpp)으로 구동되는 부분이 있다. 상기에서 워드라인을 구동하는 신호는 외부에서 입력되는 어드레스에 의해 구동전압(Vcc) 레벨로 발생되어 프리-디코더(pre-decoder)에 의해 여러번 디코딩된 후 워드라인을 구동시키기 전까지 외부의 승압회로에 의해 내부 승압전압(Vpp)으로 전압이 증가되어야 한다. 상기 승압회로를 안정적으로 동작시키려면 승압회로를 제어하는 신호도 역시 승압되어야 하므로 메모리소자의 많은 부분이 이러한 승압회로를 사용하여야 한다.
그러나, 내부 승압전압(Vpp)은 메모리소자 내부의 승압회로에 의해 전원전압단으로 부터 공급되는 전하를 축적하여 발생되므로 구동전압(Vcc) 처럼 많은 전력을 공급하는 것이 어렵다. 그러므로, 내부 승압전압(Vpp)을 가능한한 적게 사용하는 것이 바람직하다.
따라서, 메모리 셀을 선택할때만 일반적으로 사용되는 구동전압(Vcc)보다 높은 내부 승압전압(Vpp)을 출력하여 내부 승압전압(Vpp)을 가능한한 적게 사용하는 것이 바람직하다.
제1도는 종래의 블럭 셀렉션 회로도이다.
종래의 블럭 셀렉션 회로는 공통 센스 엠프구조를 가진 메모리에 연결된 두 셀 어레이중 하나를 선택하기 위한 회로로 제1인버터(INV1)와 제1, 제2 및 제3앤모스트랜지스터(NT1)(NT2)(NT3)와 제1, 제2 및 제3피모스트랜지스터 (PT1 ) (PT2) (PT3)를 포함한다.
입력신호(S2)에 대하여 입력신호(S1)은 전단의 블럭선택신호고, 입력신호(S3)는 다음단의 블럭선택신호이다.
상기회로는 레벨쉬프터부(10)와 드라이버부(20)로 구성되는데, 레벨쉬프터부(10)는 제1피모스트랜지스터(PT1)와 제2피모스트랜지스터(PT2)의 소오스는 내부 승압전압(Vpp)에 연결되고 제1피모스트랜지스터(PT1)의 드레인은 제1앤모스트랜지스터(NT1)의 드레인과 공통으로 연결되고 제1앤모스트랜지스터(NT1)의 소오스는 접지에 접속된다.
상기에서 제2피모스트랜지스터(PT2)의 드레인은 제2앤모스트랜지스터(NT2)의 드레인과 공통으로 연결되고 제2앤모스트랜지스터(NT2)의 소오스는 접지에 접속된다.
또한 상기 제1피모스트랜지스터(PT1)의 게이트는 제2피모스트랜지스터(PT2)와 제2앤스트랜지스터(NT2)의 공통 드레인에 연결되고, 제2피모스트랜지스터(PT2)의 게이트는 제1피모스트랜지스터(PT1)와 제1앤모스트랜지스터(NT1)의 공통 드레인에 연결된다. 상기 제1앤모스트랜지스터(NT1)의 게이트는 제2입력(S2)와 직접 연결되고, 제2앤모스트랜지스터(NT2)의 게이트는 제1인버터(INV1)를 개재시켜 연결된다.
드라이버부(20)은 내부 승압전압(Vpp)에 제3피모스트랜지스터(PT3)의 소오스가 연결되고 제3피모스트랜지스터(PT3)의 드레인은 제3앤모스트랜지스터(NT3)의 드레인과 공통으로 연결되어 출력단(TG)로 인가되고, 제3앤모스트랜지스터(NT1)의 소오스에는 제1입력(S1)과 제3입력(S3)이 인가된다.
또한 제3피모스 및 앤모스트랜지스터(PT3)(NT3)의 게이트는 제2피모스 및 앤모스트랜지스터(PT2)(VT2)의 공통 드레인이 연결된다.
제2도는 제1도의 블럭 셀렉션 회로의 전압파형도이다.
제2도의 (a)에서 시간 T(1)이전에에 RASb신호가 인엑티브 상태에 있을때 입력 S1, S2, S3가 디스에이블상태인 Vcc 레벨에 있으므로, 제1앤모스트랜지스터(NT1)는 턴-온되어 노드 N1은 Vss 레벨이 되고, 제2앤모스트랜지스터(NT2)는 제1인버터(INV1)의 반전된 전압으로 인하여 턴-오프된다. 노드 N1의 Vss 레벨은 제2피모스트랜지스터(PT2)를 턴-온시키므로 노드 N2는 Vpp 레벨이 되어 제1피모스트랜지스터(PT1)를 턴-오프시킨다. 상기 노드 N2의 Vpp 레벨은 제3앤모스트랜지스터(NT3)를 턴-온시켜 출력단(TG)로 입력 S1 또는 S3의 Vcc 레벨이 출력된다.
시간 T(1)T(2) 구간에서 입력(S2)에 인에이블신호인 Vss 레벨을 인가하면 제1앤모스트랜지스터(NT1)는 턴-오프되고 제2앤모스트랜지스터(NT2)는 제1인버터(INV1)의 반전된 전압으로 턴-온시켜 약간의 딜레이타임을 가진후 노드 N2는 Vss 레벨이 된다. 상기 노드 N2의 Vss 레벨은 제1피모스트랜지스터 PT1를 턴-온시켜 노드 N1은 Vpp 레벨이 되어 제2피모스트랜지스터(PT2)를 턴-오프시키어 노드 N2는 Vss이 유지된다.
상기 노드 N2의 Vss 레벨은 제3피모스트랜지스터(PT3)를 턴-온 시켜 출력단(TG)로 Vpp 레벨이 출력된다.
시간 T(2)T(3)에서는 종전의 출력을 유지하다가 다시 시간 T(3)이후에 입력 S2가 디스에이블 상태인 Vcc 레벨이 입력되면 약간의 딜레이 타임을 가진후 시간 T(1) 이전과 같이 출력단(TG)로 Vcc 레벨이 출력된다.
제2도의 (b)는 블럭이 선택되지 않았을 경우의 전압파형도이다.
입력 S2 는 디스 에이블상태인 Vcc 레벨을 유지하므로 시간구간에 관계없이 제1앤모스트랜지스터(NTI)이 턴-온 되어 노드 N1은 Vss 레벨이 되고, 제2앤모스트랜지스터(NT2)는 제1인버터(INV1)의 반전된 전압으로 인하여 턴-오프된다. 노드 N1의 Vss 레벨은 제2피모스트랜지스터(PT2)를 턴-온시키므로 노드 N2는 Vpp 레벨이되어 제1피모스트랜지스터(PT1)를 턴-오프시킨다. 상기 노드 N2의 Vpp 레벨은 제3피모스트랜지스터(PT3)를 턴-오프시키고 제3앤모스트랜지스터(NT3)는 턴-온시켜 입력 S1 및 S3의 레벨이 출력단(TG)로 출력된다.
그러므로 시간 T(1)T(2)에서 입력 S1 및 S2가 Vss 레벨로 입력되면 약간의 딜레이타임을 가진후 출력단(TG)로 Vss 레벨이 출력된다.
이후 시간 T(3)까지는 상기의 상태를 유지하다가 입력 S1 및 S2가 Vcc레벨로 입력되면 약간의 딜레이타임을 가진후 출력단(TG)로 Vcc 레벨이 출력된다.
그러나, 종래의 블럭 셀렉션 회로는 드라이버부의 앤모스트랜지스터의 소오스에 다른 블럭을 선택하는 입력신호가 연결되므로 신호의 부하가 크고 Vpp 레벨에서 Vss 레벨로 천이하거나, Vss 레벨에서 Vpp 레벨로 천이하는 회로가 필요한 양방향성 글로벌 비트라인 구조의 디램에는 이용 할 수 없는 문제점을 가진다.
따라서 본 발명의 목적은 양방향성 글로벌 비트라인 구조의 디램에 맞는 블럭 셀랙션 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 양방향성 글로벌 비트라인구조의 디램에 맞는 블럭 셀랙션 회로는 블럭선택신호(S)를 입력받아 입력신호(S)의 반전된 신호와 서로 다른 두개의 전압레벨(Vpp, Vss)을 출력하는 레벨쉬프터부와, 상기 입력신호(S)의 반전된 신호와 이퀄라이즈 신호 발생부 구동신호(EQ_EN)를 입력받아 이퀄라이즈 펄스신호(EQ)를 발생시키는 이퀄라이즈 신호 발생부와, 상기의 서로 다른 두개의 전압레벨(Vpp, Vss) 및 이퀄라이즈 펄스신호(EQ)를 입력받아 서로 다른 두개의 전압레벨(Vpp, Vss)을 로컬 비트라인 스위치(LSW) 선택신호 및 글로벌 비트라인 스위치(GSW)선택신호를 출력하는 신호전달부(60)와 상기 이퀄라이즈 펄스신호(EQ)를 입력받아 상기 로컬 비트라인 스위치(LSW) 선택신호 및 글로벌 비트라인 스위치(GSW) 선택신호 사이에 연결되어 로컬 비트라인 스위치(LSW) 선택신호 및 글로벌 비트라인 스위치(GSW) 선택신호의 출력을 이퀄라이즈하는 이퀄라이저부를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제3도는 본 발명이 사용되는 양방향성 글로벌 비트라인을 갖는 디램회로의 부분 회로도이다.
블럭 셀렉션 스위치 어레이(30)는 모두 6개의 트랜지스터가 스위치로 사용되도록 연결되는데 트랜지스터 T3의 일측은 우측 상단의 글로벌 비트라인(/GBU)과 글로벌 비프라인(/GBU) 및 (/GBD) 사이에 게재된 트랜지스터 T6의 일측에 연결되며, 트랜지스터 T4의 일측은 우측 하단의 글로벌 비트라인(/GBD)과 글로벌 비프라인(/GBU) 및 (/GBD) 사이에 게재된 트랜지스터 T6의 반대측에 연결된다. 트랜지스터 T1의 일측은 좌측 상단의 글로벌 비트라인(GBU)과 글로벌 비프라인(GBU) 및 (GBD) 사이에 게재된 트랜지스터 T5의 일측에 연결되며, 트랜지스터 T2의 일측은 좌측 하단의 글로벌 비트라인(GBD)과 글로벌 비프라인(GBU) 및 (GBD) 사이에 게재된 트랜지스터 T5의 반대측에 연결된다.
로컬비트라인 스위치(LSW)라인의 상단에는 트랜지스터 T1과 T2의 게이트에 연결되고, 로컬비트라인 스위치(LSW)라인의 하단에는 트랜지스터 T3과 T4의 게이트에 연결된다.
글롤벌 비트라인 스위치(GSW)의 라인에는 트랜지스터 T5과 T6의 게이트가 연결된다.
트랜지스터 T1과 T2의 다른측은 다수의 셀 블럭이 게제된 후 프리차지회로인 직렬 연결된 트랜지스터 T7 및 T8 의 양측이 개재되어 로컬 비트라인 LB0 와 LB1에 각각 연결된다.
트랜지스터 T3과 T4의 다른측은 다수의 셀 블럭이 게제된 후 프리차지회로인 직렬 연결된 트랜지스터 T9 및 T10 의 양측이 개재되어 로컬 비트라인 LB2 와 LB3에 각각 연결된다.
상기의 설명된 디램 회로는 다수개가 연속적으로 연결된후 상단측과 하단측의 클로벌 비트라인은 각각 센스 증폭기에 연결되는 구조를 가지는 것이 양방향성 글로벌 비트라인을 갖는 디램의 구조이다.
상기의 로컬비트라인 스위치(LSW) 및 글롤벌 비트라인 스위치(GSW)를 선택하여 선택된 셀의 정보를 센스앰프를 통해 출력하기 위한 본 발명의 블럭 셀렉션 회로를 도면을 참조하여 상세히 설명한다.
제4도는 본 발명에 따른 블럭 셀렉션 회로도이다.
본 발명의 블럭 셀렉션 회로는 레벨쉬프터부(40)와 이퀄라이즈 신호 발생부(50)와 신호전달부(60) 및 이퀄라이저부(70)를 포함한다.
상기 레벨쉬프터부(40)는 제1레벨쉬프터(41)와 제2레벨쉬프터(42)를 가진다.
제1레벨쉬프터(41)는 제11피모스트랜지스터(PT11)와 제12피모스트랜지스터(PT12)의 소오스는 내부 승압전압(Vpp)에 연결되고 제11피모스트랜지스터(PT11)의 드레인은 제11앤모스트랜지스터(NT11)의 드레인과 공통으로 연결되고 제11앤모스트랜지스터(NT1)의 소오스는 접지에 접속된다.
상기에서 제12피모스트랜지스터(PT12)의 드레인은 제12앤모스트랜지스터(NT12)의 드레인과 공통으로 연결되고 제12앤모스트랜지스터(NT12)의 소오스는 접지에 접속된다.
또한 상기 제12피모스트랜지스터(PT12)의 게이트는 제11피모스트랜지스터(PT11)와 제11앤모스트랜지스터(NT11)의 공통 드레인에 연결되고, 제11피모스트랜지스터(PT11)의 게이트는 제12피모스트랜지스터(PT12)와 제12앤모스트랜지스터(NT12)의 공통 드레인 노드 N3 과 연결되며, 노드 N3은 출력노드로 사용된다.
제2레벨쉬프터(42)는 제13피모스트랜지스터(PT13)와 제14피모스트랜지스터(PT14)의 소오스는 내부 승압전압(Vpp)에 연결되고 제13피모스트랜지스터(PT13)의 드레인은 제13앤모스트랜지스터(NT13)의 드레인과 공통으로 연결되고 제13앤모스트랜지스터(NT13)의 소오스는 접지에 접속된다.
상기에서 제14피모스트랜지스터(PT14)의 드레인은 제14앤모스트랜지스터(NT14)의 드레인과 공통으로 연결되고 제2앤모스트랜지스터(NT2)의 소오스는 접지에 접속된다.
또한 상기 제14피모스트랜지스터(PT14)의 게이트는 제13피모스트랜지스터(PT13)와 제13앤모스트랜지스터(NT13)의 공통 드레인에 연결되고, 제13피모스트랜지스터(PT13)의 게이트는 제14피모스트랜지스터(PT14)와 제14앤모스트랜지스터(NT14)의 공통 드레인 노드 N5에 연결되고, 노드 N5는 출력노드로 사용된다.
블럭선택신호(S)는 상기의 제1레벨쉬프터의 제11앤모스트랜지스터(NT11) 및 제2레벨쉬프터의 제14앤모스트랜지스터(NT14)의 게이트에 인가되고, 또한 제11인버터를 게재하여 제1레벨쉬프터의 제12앤모스트랜지스터(NT11) 및 제2레벨쉬프터의 제13앤모스트랜지스터(NT13)의 게이트에 인가 될 뿐만 아니라 이퀄라이즈 신호발생부(50)에도 입력된다.
이퀄라이즈 신호 발생부(50)는 제15피모스트랜지스터(PT15)와 제15앤모스트랜지스터(NT15) 및 제16피모스트랜지스터(PT16)가 내부 승압전압(Vpp)과 접지사이에 직렬로 연결된다. 상기 제15피모스트랜지스터(PT15)의 게이트는 접지되며 소오스에 게이트가 연결되어 다이오드 구조를 가지며, 제15앤모스트랜지스터(NT15)의 게이트에는 이퀄라이즈 신호 발생부 구동신호(EQ_EN)가 인가되며, 제16피모스트랜지스터(PT16)의 게이트에는 상기 레벨쉬프터부(40)의 제11인버터(INV11)의 출력이 인가된다.
또한 제15피모스트랜지스터(PT15)와 제15앤모스트랜지스터(NT15)의 연결 노드N6은 제12인버터를 지나 이퀄라이즈 펄스신호(EQ)로 출력된다.
신호전달부(60)은 제1 및 제2신호전달부(61)(62)가진다.
제1신호전달부(61)는 제16피모스트랜지스터(PT16)와 제17피모스트랜지스터(PT17)와 제17앤모스트랜지스터(NT17) 및 제18앤모스트랜지스터(NT18)가 내부승압전압(Vpp)와 접지(Vss)사이에 연결된다.
제16피모스트랜지스터(PT16)는 게이트에는 이퀄라이즈 펄스신호(EQ)가 인가되는 다이오드 구조를 갖는다.
제17피모스트랜지스터(PT17)와 제17앤모스트랜지스터(NT17)의 게이트에는 노드 N3 이 인가되고 제17피모스트랜지스터(PT17)는 내부승압전압(Vpp) 쪽으로 드레인단자가 하나더 연결된 다이오드 구조를 가지며 제17피모스 및 앤모스트랜지스터(PT17)(NT17)의 공통 드레인은 로컬 비트라인스위치 ( LSW)선택신호를 출력 한다.
제18앤모스트랜지스터(NT18)의 게이트에는 이퀄라이즈 펄스신호(EQ)가 제13인버터(INT13)을 게재하여 인가된다.
제2신호전달부(62)는 제18피모스트랜지스터(PT18)와 제19피모스트랜지스터(PT19)와 제19앤모스트랜지스터(NT19) 및 제20앤모스트랜지스터(NT20)가 내부승압전압(Vpp)와 접지(Vss)사이에 연결된다.
제18피모스트랜지스터(PT18)는 게이트에는 이퀄라이즈 펄스신호(EQ)가 인가되는 다이오드 구조를 갖는다.
제19피모스트랜지스터(PT19)와 제19앤모스트랜지스터(NT19)의 게이트에는 노드 N5 가 인가되고 제19피모스트랜지스터(PT19)는 내부승압전압(Vpp)쪽으로 드레인단자가 하나더 연결된 다이오드 구조를 가지며 제19피모스 및 앤모스트랜지스터(PT19)(NT19)의 공통 드레인은 글로벌 비트라인 스위치(GSW)선택신호를 출력한다.
제20앤모스트랜지스터(NT20)의 게이트에는 이퀄라이즈 펄스신호(EQ)가 제14인버터(INV14)을 게재하여 인가된다.
이퀄라이저부(70)는 이퀄라이즈 펄스신호(EQ)가 게이트에 인가되고 양쪽 단이 소오스와 드레인이 각각 로컬 비트라인 스위치(LSW)선택신호와 글로벌 비트라인 스위치(GSW)선택신호의 출력이 연결된 구조를 가진 제21앤모스트랜지스터 (NT21)로 구성된다.
제5도는 제4도의 블럭 셀렉션 회로의 전압파형도이다.
시간 T(1)이전의 초기상태에서 레벨쉬프터부(40)에 블럭선택신호(S)가 Vcc 레벨로 입력되면 제11앤모스트랜지스터(NT11)와 제14앤모스트랜지스터(NT14)가 턴-온 되어 노드N2와 노드N5는 Vss 레벨이 되고, 제11인버터(INV11)를 지나 Vss 레벨로 반전되어 제12앤모스트랜지스터(NT12)와 제13앤모스트랜지스터(NT13)는 턴-오프 된다. 상기 노드N2와 노드N5의 Vss 레벨이 제12피모스트랜지스터(PT12) 와 제13피모스트랜지스터(PT13)를 턴-온 시켜 노드 N3과 노드 N4는 Vpp 레벨을 갖게 된다.
이퀄라이즈 신호 발생부(50)는 제15피모스트랜지스터(PT15)가 항상 온 상태를 가지므로 이퀄라이즈 신호 발생부 구동신호(EQ_EN)가 Vss 레벨로 입력되므로 제11인버터(INV11)의 출력레벨에 관계없이 이퀄라이즈 펄스신호(EQ)는 Vss 레벨을 출력한다.
신호 전달부(60)에는 상기 노드 N3의 Vpp 레벨에 의하여 제17앤모스트랜지스터(NT17)가 턴-온 되고, 이퀄라이즈 펄스신호(EQ)의 Vss 레벨이 제13인버터를 지난후 Vcc 레벨이 되어 제17앤모스트랜지스터(NT17)를 턴-온 시키므로 로컬 비트라인 스위치(LSW)선택신호는 Vss 레벨을 출력한다.
또한 상기 노드 N5의 Vss 레벨에 의하여 제19피모스트랜지스터(PT19)가 턴-온 되고, 이퀄라이즈 펄스신호(EQ)의 Vss 레벨이 제18피모스트랜지스터(PT18)를 턴-온 시키므로 글로벌 비트라인 스위치(GSW)선택신호는 Vpp 레벨을 출력한다.
이때 이퀄라이즈 펄스신호(EQ)가 Vss 레벨이므로 이퀄라이져부(70)은 동작되지 않는다.
이퀄라이즈 신호 발생부 구동신호(EQ_EN)는 RASb 신호가 인에이블 된후 인에이블되는 신호로서 T(eq_en)이라는 펄스폭을 가지며 T(eq) + T(a) 만큼의 주기폭을 갖는다.
시간 T(1)T(2)에서는 다른 모든 부분은 초기상태와 같은 출력상태를 유지하지만 이퀄라이즈 신호 발생부 구동신호(EQ_EN)는 RASb 신호가 인에이블 된후 딜레이타임을 가진후 인에이블(Vcc)되어 제15앤모스트랜지스터(NT15)를 턴-온 시켜 이퀄라이즈 펄스신호(EQ)을 준비한다.
시간 T(2)T(3)에서 레벨쉬프터부(40)에 블럭선택신호(S)가 Vss 레벨로 천이되어 제11인버터(INV11)를 지난 Vcc 레벨로 반전된 신호(/S)가 제12앤모스트랜지스터(NT12)와 제13앤모스트랜지스터(NT13)는 턴-온 되어 노드N3와 노드N4는 Vss 레벨이 된다. 상기 노드N3와 노드N4의 Vss 레벨이 제12피모스트랜지스터(PT12) 와 제13피모스트랜지스터(PT13)를 턴-온시켜 노드 N2과 노드 N5는 Vpp 레벨을 갖게 된다.
이퀄라이즈 신호 발생부(50)는 제15피모스트랜지스터(PT15)가 항상 온 상태를 가지고 이퀄라이즈 신호 발생부 구동신호(EQ_EN)신호가 Vcc 레벨이 유지되며, 제11인버터(INV11)의 출력이 Vcc 레벨은 제16앤모스트랜지스터(NY16)을 턴-온 시켜 노드N6을 Vss 레벨로 만들어 제12인버터(INV12)를 지나 Vpp 레벨의 이퀄라이즈 펄스신호(EQ)를 출력한다.
신호 전달부(60)에는 상기 노드 N3의 Vss 레벨에 의하여 제17피모스트랜지스터(PT17)가 턴-온 되고, 이퀄라이즈 펄스신호(EQ)의 Vpp 레벨이 제16피모스트랜지스터(PT16)를 턴-온 시킨다.
또한 상기 노드 N5의 Vpp 레벨에 의하여 제19앤모스트랜지스터(NT19)가 턴-온 되고, 이퀄라이즈 펄스신호(EQ)의 Vpp 레벨은 제16피모스트랜지스터(PT16)과 제18피모스트랜지스터(PT18)를 턴-오프 시키고, 제13인버터(INV13)를 지난 Vss 레벨은 제18앤모스트랜지스터(NT18)를 턴-온시키고 제14인버터(INV14)를 지난 Vss 레벨은 제20앤모스트랜지스터(NT20)를 턴-온 시킨다. 그래서 노드 N3과 노드 N5를 로컬 비트라인 스위치(LSW)와 글로벌 비트라인 스위치(GSW)를 분리된다.
이퀄라이즈 펄스신호(EQ)가 VPP레벨이 이퀄라이져부(70)의 제21앤모스트랜지스터(NT21)를 턴-온 시켜 양쪽의 출력이 중간레벨을 가지도록 이퀄라이징 한다.
시간 T(3)T(4)에서는 이퀄라이즈 신호 발생부 구동신호(EQ_EN)가 디스에이블(Vss)되어 제15앤모스트랜지스터(NT15)를 턴-오프 시켜 이퀄라이즈 펄스신호(EQ)는 다시 Vss 레벨을 출력하므로 제16피모스트랜지스터(PT16)과 제18피모스트랜지스터(PT18)를 턴-온 시키고, 제13인버터(INV13)를 지난 Vpp 레벨은 제18앤모스트랜지스터(NT18)를 턴-오프 시키고 제14인버터(INV14)를 지난 Vpp 레벨은 제20앤모스트랜지스터(NT20)를 턴-오프 시켜 노드 N3과 노드 N4를 로컬 비트라인 스위치(LSW)와 글로벌 비트라인 스위치(GSW)가 다시 연결된다.
이퀄라이져부(70)의 제21앤모스트랜지스터(NT21)가 턴-오프 되어 이퀄라징을 중단하고 로컬 비트라인 스위치(LSW)선택신호는 Vpp레벨을 글로벌비트라인 스위치(GSW)선택신호는 Vss 레벨로 서로 반전되어 블럭셀랙션이 일어난다.
시간 T(4)T(5)에서도 시간 T(2)T(3)에서와 마찬가지로 다른 모든 부분은 시간 T(3)T(4)와 같은 출력상태를 유지하지만 이퀄라이즈 신호 발생부 구동신호(EQ_EN)는 RASb 신호가 디스에이블 된후 딜레이타임을 가진후 인에이블(Vcc)되어 제15앤모스트랜지스터(NT15)를 턴-온 시켜 이퀄라이즈 펄스신호(EQ)을 준비한다.
시간 T(5)T(6)에서도 시간 T(2)T(3) 이퀄라이즈 신호 발생부(50)는 다시 Vpp 레벨의 이퀄라이즈 펄스신호(EQ)를 출력되면 노드 N3과 노드 N5를 로컬 비트라인 스위치(LSW)와 글로벌 비트라인 스위치(CSW)를 분리된다.
이퀄라이즈 펄스신호(EQ)가 Vpp 레벨이 이퀄라이져부(70)의 제21앤모스트랜지스터(NT21)를 턴-온 시켜 양쪽의 출력이 중간레벨을 가지도록 이퀄라이징 한다.
이후 T(6)이후에 레벨쉬프터부(40)에 블럭선택신호(S)가 Vcc 레벨로 천이되면 제11앤모스트랜지스터(NT11)와 제14앤모스트랜지스터(NT14)가 턴-온 되어 노드N2와 노드N5는 Vss 레벨이 되고, 제11인버터(INV11)를 지나 Vss 레벨로 반전되어 제12앤모스트랜지스터(NT12)와 제13앤모스트랜지스터(NT13)는 턴-오프 된다. 상기 노드N2와 노드N5의 Vss 레벨이 제12피모스트랜지스터(PT12) 와 제13피모스트랜지스터(PT13)를 턴-온 시켜 노드 N3과 노드 N4는 Vpp 레벨을 갖게 된다.
이퀄라이즈 신호 발생부(50)는 이퀄라이즈 신호 발생부 구동신호(EQ_EN)가 Vss 레벨로 입력되므로 제11인버터(INV11)의 출력레벨에 관계없이 이퀄라이즈 펄스신호(EQ)는 Vss 레벨을 출력한다.
신호 전달부(60)에는 상기 노드 N3의 Vpp 레벨에 의하여 제17앤모스트랜지스터(NT17)가 턴-온 되고, 이퀄라이즈 펄스신호(EQ)의 Vss 레벨이 제13인버터를 지난후 Vcc 레벨이 되어 제17앤모스트랜지스터(NT17)를 턴-온 시키므로 로컬 비트라인 스위치(LSW)선택신호는 Vss 레벨로 변하여 출력한다.
또한 상기 노드 N5의 Vss 레벨에 의하여 제19피모스트랜지스터(PT19)가 턴-온 되고, 이퀄라이즈 펄스신호(EQ)의 Vss 레벨이 제18피모스트랜지스터(PT18)를 턴-온 시키므로 글로벌 비트라인 스위치(GSW)선택신호는 Vpp 레벨로 변하여 출력한다.
따라서 본 발명의 블럭 셀렉션회로는 글로벌 비트라인 스위치(GSW)선택 신호 및 로컬 비트라인 스위치(LSW)선택신호를 Vss 레벨 또는 Vpp 레벨로 출력 할 수 있어 양방향성 글로벌 비트라인 구조의 디램에 사용될 수 있으며 블럭 셀렉션 동작을 하여 출력이 Vss 레벨에서 Vpp 레벨로 천이하거나, Vpp 레벨에서 Vss 레벨로 천이할때 이퀄라이져를 사용하므로 소비전력을 줄일 수 있는 잇점을 갖는다.

Claims (9)

  1. 블럭선택신호(S)를 입력받아 입력신호(S)의 반전된 신호와 서로 다른 두개의 전압레벨(Vpp, Vss)을 출력하는 레벨쉬프터부와, 상기 입력신호(S)의 반전된 신호와 이퀄라이즈 신호 발생부 구동신호(EQ_EN)를 입력받아 이퀄라이즈 펄스신호(EQ)를 발생시키는 이퀄라이즈 신호 발생부와, 상기 서로 다른 두개의 전압레벨(Vpp, Vss) 및 이퀄라이즈 펄스신호(EQ)를 입력받아 서로 다른 두개의 전압레벨(Vpp, Vss)을 로컬 비트라인 스위치(LSW) 선택신호 및 글로벌 비트라인 스위치(GSW) 선택신호를 출력하는 신호 전달부(60)와, 상기 이퀄라이즈 펄스신호(EQ)를 입력받아 상기 로컬 비트라인 스위치(LSW) 선택신호 및 글로벌 비트라인 스위치(GSW)선택신호 출력의 전압레벨이 천이할 때 중간전압레벨을 가지도록 이퀄라이징하는 이퀄라이저부를 포함하여 구성된 것을 특징으로 하는 양방향성 글로벌 비트라인 구조의 디램에 맞는 블럭 셀랙션 회로.
  2. 제1항에 있어서, 상기 레벨쉬프터부는, 상기 블록선택신호(S)가 제1 및 제2레벨쉬프터와 제1인버터에 인가되며, 상기 제1인버터의 출력은 제1 및 제2레벨쉬프터와 이퀄라이즈 신호 발생부로 입력되며, 상기 제1레벨쉬프터와 상기 제2레벨쉬프터의 출력 레벨은 상반되는 Vpp 또는 Vss을 출력하는 것을 특징으로 하는 블럭 셀렉션 회로.
  3. 제2항에 있어서, 상기 제1레벨쉬프터는, 제1피모스트랜지스터와 제2피모스트랜지스터의 소오스는 내부 승압전압(Vpp)에 연결되고, 상기 제1피모스트랜지스터의 드레인은 상기 제1앤모스트랜지스터의 드레인과 공통으로 연결되고 상기 제1앤모스트랜지스터의 소오스는 접지에 연결되고, 상기 제2피모스트랜지스터의 드레인은 제2앤모스트랜지스터의 드레인과 공통으로 연결되고 상기 제2앤모스트랜지스터의 소오스는 접지에 연결되며, 상기 제2피모스트랜지스터의 게이트는 상기 제1피모스트랜지스터와 상기 제1앤모스트랜지스터의 공통 드레인에 연결되고, 상기 제1피모스트랜지스터의 게이트는 상기 제2피모스트랜지스터와 상기 제2앤모스트랜지스터의 공통 드레인과 연결되며, 상기 블럭선택신호(S)는 상기 제1앤모스트랜지스터의 게이트에 인가되고, 상기 제1인버터의 출력은 상기 제2앤모스트랜지스터의 게이트에 인가되며, 상기 제2피모스트랜지스터와 상기 제2앤모스트랜지스터의 공통 드레인은 신호전달부로 출력되도록 구성된 것을 특징으로 하는 블럭 셀렉션회로.
  4. 제2항에 있어서, 상기 제2레벨쉬프터는, 상기 제3피모스트랜지스터와 상기 제4피모스트랜지스터의 소오스는 내부 승압전압(Vpp)에 연결되고, 상기 제3피모스트랜지스터의 드레인은 상기 제3앤모스트랜지스터의 드레인과 공통으로 연결되고 상기 제3앤모스트랜지스터의 소오스는 접지에 접속되며, 상기 제4피모스트랜지스터의 드레인은 상기 제4앤모스트랜지스터의 드레인과 공통으로 연결되고 상기 제4앤모스트랜지스터의 소오스는 접지에 접속되고, 상기 제4피모스트랜지스터의 게이트는 상기 제3피모스트랜지스터와 상기 제3앤모스트랜지스터의 공통 드레인에 연결되고, 상기 제3피모스트랜지스터의 게이트는 상기 제4피모스트랜지스터와 상기 제4앤모스트랜지스터의 공통 드레인에 연결되고, 상기 블럭선택신호(S)는 상기 제4앤모스트랜지스터의 게이트에 인가되고, 상기 제1인버터의 출력은 상기 제3앤모스트랜지스터의 게이트에 인가되며, 상기 제4피모스트랜지스터와 상기 제4앤모스트랜지스터의 공통 드레인은 신호전달부로 출력되도록 구성된 것을 특징으로 하는 블럭 셀렉션회로.
  5. 제1항에 있어서, 상기 이퀄라즈 신호발생부는, 제5피모스트랜지스터와 제5앤모스트랜지스터 및 제6피모스트랜지스터가 내부 승압전압(Vpp)과 접지사이에 직렬로 연결되며, 상기 제5피모스트랜지스터의 게이트는 접지되며, 상기 제5앤모스트랜지스터의 게이트에는 이퀄라이즈 신호 발생부 구동신호(EQ_EN)가 인가되며, 상기 제6피모스트랜지스터의 게이트에는 상기 레벨쉬프터부의 제1인버터의 출력이 인가되며, 상기 제5피모스트랜지스터와 상기 제5앤모스트랜지스터의 공통단자는 제2인버터에 입력되며, 상기 제2인버터는 이퀄라이즈 펄스신호(EQ)를 출력하도록 구성된 것이 특징인 블럭 셀렉션 회로.
  6. 제1항에 있어서, 상기 신호전달부는, 상기 제1레벨쉬프터의 출력과 이퀄라이즈 펄스신호(EQ)를 입력받아 로컬 비트라인 스위치(LSW)선택신호를 출력하는 제1신호전달부와, 상기 제2레벨쉬프터의 출력과 이퀄라이즈 펄스신호(EQ)를 입력받아 글로벌 비트라인 스위치(GSW)선택신호를 출력하는 제2신호전달부로 구성된 것을 특징으로 하는 블럭 셀렉션 회로.
  7. 제6항에 있어서, 상기 제1신호전달부는, 상기 제6피모스트랜지스터와 제7피모스트랜지스터와 제7앤모스트랜지스터 및 제8앤모스트랜지스터가 내부승압전압(Vpp)와 접지(Vss)사이에 직렬로 연결되고, 제6피모스트랜지스터는 다이오드 구조를 가지고 게이트에 이퀄라이즈펄스신호(EQ)가 인가되며, 내부승압전압(Vpp) 쪽으로 드레인단자가 하나더 연결된 다이오드 구조를 가진 제7피모스트랜지스터와 제7앤모스트랜지스터의 게이트에는 제1레벨쉬프터의 출력이 인가되고, 제8앤모스트랜지스터의 게이트에는 이퀄라이즈 펄스신호(EQ)가 제3인버터을 게재하여 인가되며, 제7피모스트랜지스터 및 제7앤모스트랜지스터의 공통 드레인은 로컬비트라인 스위치(LSW)선택신호를 출력하도록 구성된 것을 특징으로 블럭 셀렉션 회로.
  8. 제6항에 있어서, 상기 제2신호전달부는, 제8피모스트랜지스터와 제9피모스트랜지스터와 제9앤모스트랜지스터 및 제10앤모스트랜지스터가 내부승압전압(Vpp)와 접지(Vss)사이에 연결되고, 상기 제8피모스트랜지스터는 게이트에는 이퀄라이즈 펄스신호(EQ)가 인가되며, 상기 제9피모스트랜지스터와 제9앤모스트랜지스터의 게이트에는 제2레벨쉬프터부의 출력이 인가되고, 제10앤모스트랜지스터의 게이트에는 이퀄라이즈 펄스신호(EQ)가 제4인버터을 게재하여 인가되며, 제9피모스트랜지스터와 제9앤모스트랜지스터의 공통 드레인은 글로벌 비트라인 스위치(GSW)선택신호를 출력하도록 구성된 것을 특징으로 하는 블럭 셀랙션 회로.
  9. 제1항에 있어서, 상기 이퀄라이저부는 이퀄라이즈 펄스신호(EQ)가 게이트에 인가되고 소오스와 드레인이 각각 로컬 비트라인 스위치(LSW)선택신호와 글로벌 비트라인 스위치(GSW)선택신호의 출력에 연결된 구조를 가진 제11 앤모스트랜지스터로 구성된 것을 특징으로 하는 블럭 셀랙션 회로.
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