KR100198677B1 - 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치 - Google Patents
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Abstract
본 발명은 이미지 센서에 관한 것으로, 특히 칼라 필터의 배열을 달리 하여 소자의 특성을 향상시킨 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치에 관한 것이다.
상기와 같은 본 발명은 각각의 칼라 필터층의 수직, 수평 방향으로 규칙적으로 배열되는 각각의 화소에 대응하여 구성되는 시안(CY), 마젠타(MG), 옐로우(YE), 그린(G)의 칼라 필터층들로 이루어진 보색 칼라 필터 어레이(Complementary Color Filter Aray)의 각각의 칼라 필터층들을 배열함에 있어서, 수직으로 이웃하는 두개의 화소를 하나의 단위로하여 [CY+G] 과(MG+YE)의 칼라 필터층이 동일한 라인에 위치되지 않도록하고, (G+YE) 와(MG+CY)의 칼라 필터층이 동일한 라인에 위치되지 않도록 각각의 칼라 필터층들을 배열한것이다.
Description
본 발명은 이미지 센서에 관한 것으로, 특히 칼라 필터의 배열을 달리 하여 소자의 특성을 향상시킨 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치에 관한 것이다.
일반적으로 가시 광선대를 파장별로 크게 나누면 R, G, B로 등분된다. CCD를 이용한 이미지 센서에 사용되는 칼라 필터는 특정 파장대의 빛만 선택적으로 통과시키는 유기 물질이다. 처음에는 R, G, B 필터를 규칙적으로 배열시키는 방법으로 칼라 필터를 구성하였으나, 최근에는 시안(Cyan), 마젠타(Magenta), 옐로우(Yellow) 및 그린(Green)의 보색 칼라 필터(Complementary Color Filler)어레이를 채택하여 광감도를 향상시켰다.
시안 필터는 블루와 그린을, 마젠타 필터는 블루와 레드를, 옐로우 필터는 그린과 레드를 각각 투과시키기 때문에 휘도 세기가 좋아지는 잇점이 있다.
이하, 첨부된 도면을 참고하여 종래기술의 이미지 센서에 관하여 설명하면 다음과 같다.
제1도은 종래기술의 이미지 센서의 칼라 필터의 구성도이다. 그리고 제2a도는 종래 기술의 색 분리 회로의 구성도이고, 제2b도는 제2a도의 스위칭부의 구성도이다.
종래 기술에서의 보색 칼라 필터는 제1도에서와 같이, 상좌측에서 시계 방향으로 시안(CY), 옐로우(YE), 마젠타(MG), 옐로우, 그린(G), 마젠타, 시안, 그린의 칼라 필터가 하나의 단위가되어 8개의 한단위의 수광소자위에 구성된다.
상기와 같은 구성으로 전체 촬상 소자의 상측에 칼라 필터가 규칙적으로 배열된다.
상기와 같은 구성으로 칼라 필터층을 갖는 CCD영상소자에서 출력되는 색 신호는 다음의 구성을 갖는 색신호 분리 회로에 의하여 처리되어 색신호를 변조 및 합성하는 블럭으로 출력되게 된다.
종래 기술의 색신호 분리 회로는 제2도(a)에서와 같이, CCD영상소자(1)에서 출력되는 색신호를 크게 구분한 G+CY(이하 rs1), MG+CY(rs2), G+YE(bs1), MG+CY(bs2)의 신호를 두번 샘플 앤드 홀드(Sample Hold)하고 그 차이를 신호 출력으로 하여 노이즈를 줄이는 DSH(2)와, 상기 DSH(2)에서 출력되는 CDS(Correlated Double Sampling)신호를 디지탈 변환하는 ADC(3)와, 상기 ADC(3)의 출력 신호를 라인 단위로 출력하는 라인 메모리(4)와, 라인 정보를 식별하는 ID신호와 시스템 클럭(clk)에 의해 상기 ADC(3)와 라인 메모리(4)의 출력 신호를 시분할 방식으로 다중화(Multiplexing)하여 제1, 2 신호를 출력하는 스위칭부(5)와, 상기 스위칭부(5)의 제1, 2 신호의 합과 제1, 2 신호의 차를 입력으로 하여 R, G, B의 색신호를 출력하는 매트릭스 회로부(6)로 구성된다.
상기와 같은 종래 기술의 색 분리 회로에서의 스위칭부(5)의 구성은 제2도(b)에서와 같이, 0H 신호를 입력으로 하여 시스템 클럭(clk)에 동기되어 데이타를 저장하는 제1레지스터(7)와, 1H 신호를 입력으로 하여 시스템 클럭(clk)에 동기되어 데이타를 저장하는 제2레지스터(8)와, 시스템 클럭(clk)을 2분주하는 F/F(9)와, 시스템 클럭(clk)과 동일하게 시작하는 제1클럭 신호(상기 F/F(9)에서 출력되는 클럭 신호)의 RE(Rising Edge)를 기준 클럭으로 하여 상기 제1레지스터(7)의 출력을 격차로 저장하는 제3레지스터(10)와, 상기 제2레지스터(8)의 출력을 격차로 저장하는 제4레지스터(11)와, 시스템 클럭(clk)과 반대 극성을 갖는 제2클럭 신호(상기 F/F(9)에서 출력되어 인버터를 거친 클럭 신호)의 RE를 기준으로 상기 제1레지스터(7)의 출력을 격차로 저장하는 제5레지스터(12)와, 상기 제2레지스터(8)의 출력을 격차로 저장하는 제6레지스터(13)와, ID 클럭 신호와 제2클럭 신호(상기 F/F(9)에서 출력되어 인버터를 거친 클럭 신호)를 배타적 논리합(Exclusive OR)한 신호가 Low 레벨일때는 제3레지스터(10)의 데이타를 출력하고 High 레벨일때는 제4레지스터(11)의 데이타를 출력하는 제1MUX(14)와, ID 클럭 신호와 제2클럭 신호(인버터를 거치지 않은 상기 F/F(9)의 출력 신호)를 배타적 논리합한 신호가 Low 레벨일 때는 제5레지스터(12)의 데이타를 출력하고 High 레벨일때는 제6레지스터(13)의 데이타를 출력하는 제2MUX(15)로 구성된다.
상기와 같은 색분리 회로를 갖는 종래 기술의 이미지 센서의 동작은 다음과 같다.
칼라 필터의 출력은 rs1과 rs2가 순차적으로 나와 한라인을 이루고 또 bs2와 bs1이 순차적으로 출력되어 한라인을 이룬다.
이는 필드 트랜스퍼 모드 시스템(Field Transfer Mode System)에서 Odd필드 일때는 rs1, rs2로 이루어진 라인(이하, R 라인)이 먼저 출력되고 그후에 bs2, bs1으로 이루어진 라인(이하, B 라인)이 순서대로 출력된다.
그리고 Even필드 일때는 그 순서가 바뀌어 B 라인이 먼저 출력되고 R 라인이 나중에 출력된다. 상기와 같이 출력되는 신호는 DSH(2)회로를 거쳐서 선형적인 출력형태로 변환되고 상기 DSH(2)에서 출력되는 CDS신호는 ADC(3)를 거쳐서 디지탈 신호가 된다. 이 디지탈 신호는 라인 메모리(4)로 입력됨과 동시에 스위칭부(5)로 입력되어 진다.
스위칭부(5)에서는 0H 신호가 제1레지스터(7)로 입력되어지고 라인 메모리(4)를 거친 1H 신호는 제2레지스터(8)에 입력되어진다. 그리고 시스템 클럭(clk)과 동일하게 시작하는 제1클럭 신호(상기 F/F(9)에서 출력되는 클럭 신호)의 RE(Rising Edge)를 기준 클럭으로 하여 구동되는 제3레지스터(10)는 0H 신호가 R 라인인 경우에는 rs1만 샘플링되어지고 0H 신호가 B 라인인 경우에는 bs2만 샘플링되어진다.
그리고 제4레지스터(11)는 0H 신호가 R 라인인 경우에는 bs2가 샘플링되고 0H신호가 B 라인인 경우에는 rs1이 샘플링된다.
그리고 시스템 클럭(clk)과 반대 극성을 갖는 제2클럭 신호(상기 F/F(9)에서 출력되어 인버터를 거친 클럭 신호)에 의해 구동되는 제5레지스터(12)는 0H 신호가 R 라인인 경우에는 rs2만 샘플링되고 0H 신호가 B 라인인 경우에는 bs1만 샘플링되어진다.
그리고 제6레지스터(13)는 0H 신호가 R 라인인 경우에는 bs1이 샘플링되고 0H신호가 B 라인인 경우에는 rs2가 샘플링된다. 이때, ID 신호는 0H 신호가 R 라인일때 항상 Low레벨을 유지하고 0H 신호가 B 라인일때 항상 High 레벨을 유지한다.
그리고 제1MUX(14)의 선택 단자에 입력되는 신호는 제2클럭 신호와 ID 신호가 배타적 논리합된 신호이므로 0H 신호가 R 라인일때는 제2클럭 신호와 반대 위상 관계에 있고 0H 신호가 B 라인일때는 제2클럭 신호와 같은 위상 관계에 있다 그러므로 0H 신호가 R 라인일때는 제1MUX(14)의 출력은 제4레지스터(11)의 출력인 bs2와 제3레지스터(10)의 출력인 rs1이 교대로 출력된다.
그리고 제2MUX(15)에 입력되는 선택 신호는 0H 신호가 R 라인일때는 제1클럭신호와 반대 위상이고 0H 신호가 B 라인일때는 제1클럭 신호와 같은 위상이 된다.
그러므로 0H 신호가 R 라인일때 제2MUX(15)의 출력은 제6레지스터(13)의 출력인 bs1과 제5레지스터(12)의 출력인 rs2가 교대로 출력된다. 즉, 0H 신호가 R라인일 경우에는 제1MUX(14)의 출력은 bs2와 rs1이 교대로 출력되고 제2MVX(15)의 출력은 bs1과 rs2가 교대로 출력된다. 그리고 0H 신호가 B 라인일 경우에는 제1MUX(14)의 출력은 rs1과 bs2가 교대로 출력되고 제2MUX(15)의 출력은 rs1와 bs1이 교대로 출력된다. 이때, 상기의 제1, 2 MUX(14)(15)의 출력값을 합하면 0H 신호가 R 라인일 경우 bs2+bs1와 rs1+rs2이 교대로 출력된다.(여기서 상기의 두신호는 MG+CY+YE+G이다. 이하, Y) 그리고 0H 신호가 B 라인일 경우에는 순서가 반대로 되고 두 신호는 Y로 같은 신호가 된다.
그리고 제1, 2 MUX(14)(15)의 출력값의 차를 구하면 0H 신호가 R 라인일 경우 bs2-bs1(이하, CR)과 rs1-rs2(이하, -CR)이 얻어진다. 0H 신호가 B 라인일 경우 순서가 반대로 시작된다 스위칭부(5)에서 출력되는 상기의 출력 신호(Y, CR/CB)는 매트릭스 회로부(6)로 입력되어 다음의 수식 연산을 거치게 된다.
R= CR - b(Y)
B= CB- r(G)
G= Y - a(CR + CB)
상기의 수식과 같은 연산을 거쳐 R, G, B의 3원색 분리를 구현할 수 있다. 이때, a, b, r은 변수이다.
상기와 같은 종래 기술에 따른 이미지 센서 및 그의 신호처리 과정에는 다음과 같은 문제점이 있다.
CR/CB가 교대로 출력되는 신호를 얻기위하여 스위칭부에서 픽셀별로 출력되는 rs1, rs2 신호 또는 bs2와 bs1 신호를 다중화하여 rs1과 bs1으로 이루어진 신호와 rs2, bs2로 이루어진 신호를 재 분리하여야 하는 문제점이 있다.
즉, 종래 기술의 보색 칼라 필터는 rs1과 rs2 또는 bs2와 bs1이 같은 라인으로 구성되어 있어 이를 재 분리하여야 하므로 색처리 회로의 구성이 복잡해지는 문제점이 있다.
본 발명은 상기와 같은 종래 기술의 이미지 센서 및 그의 신호처리 과정에서의 문제점을 해결하기 위한 것으로, rs1과 rs2를 별개의 라인으로 분리하고, 또한 bs2와 bs1을 별개의 라인으로 분리하여 칼라 필터를 구성하여 신호의 재 분리과정을 하지 않고 색신호를 처리할 수 있는 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치를 제공하는데 그 목적이 있다.
제1도은 종래 기술의 이미지 센서의 칼라 필터의 구성도.
제2a도는 종래 기술의 색 분리 회로의 구성도.
제2b도는 제2a도의 스위칭부의 구성도.
제3a도와 3b도는 본 발명의 제1실시예에 따른 이미지 센서의 칼라 필터 및 색 분리회로의 구성도.
제4a도와 4b도는 본 발명의 제2실시예에 따른 이미지 센서의 칼라 필터 및 색 분리회로의 구성도.
제5a도와 5b도는 본 발명의 제3실시예에 따른 이미지 센서의 칼라 필터 및 색 분리회로의 구성도.
제6a도와 6b도는 본 발명의 제4실시예에 따른 이미지 센서의 칼라 필터 및 색 분리회로의 구성도.
제7a도와 7b도는 본 발명의 제5실시예에 따른 이미지 센서의 칼라 필터 및 색 분리회로의 구성도.
제8a도와 8b도는 본 발명의 제6실시예에 따른 이미지 센서의 칼라 필터 및 색 분리회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명
30 : CCD 영상소자 31 : DSH
32 : ADC 33 : 라인 메모리
34 : 스위칭부 35 : 제1MUX
36 : 제2MUX 37 : 수평 레지스터
38 : 매트릭스 회로부 39 : EX-OR 게이트
40 : EX-NOR 게이트
상기의 목적을 달성하기 위한 본 발명의 이미지 센서의 칼라 필터 배열 방법은 수직, 수평 방향으로 규칙적으로 배열되는 각각의 화소에 대응하여 구성되는 시안(CY), 마젠타(MG), 옐로우(YE), 그린(G)의 칼라 필터층들로 이루어진 보색 칼라 필터 어레이(Complementary Color Filter Array)의 각각의 칼라 필터층들을 수직으로 이웃하는 두개의 화소를 하나의 단위로하여(CY+G)과 (MG+YE)의 칼라 필터층이 동일한 라인에 위치되지 않도록하고, (G+YE)와 (MG+CY)의 칼라 필터층이 동일한 라인에 위치되지 않도록 각각의 칼라 필터층들을 배열하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치에 관하여 상세히 설명하면 다음과 같다.
본 발명은 이미지 센서의 수광부에 구성되는 칼라필터층을 다음과 같이 구성한 것이다.
즉, 수직, 수평 방향으로 규칙적으로 배열되는 각각의 화소에 대응하여 구성되는 시안(CY), 마젠타(MG), 옐로우(YE), 그린(G)의 칼라 필터층들로 이루어진 보색 칼라 필터 어레이(Complementary Color Filter Array)의 각각의 칼라 필터층들을 수직으로 이웃하는 두개의 화소를 하나의 단위로하여(CY+G )과 (MG+YE)의 칼라 필터층이 동일한 라인에 위치되지 않도록하고, (G+YE)와 (MG+CY)의 칼라 필터층이 동일한 라인에 위치되지 않도록 각각의 칼라 필터층들을 배열한것이다.
칼라 필터 어레이를 상기와 같이 구성한 이유는 R/B, G의 신호를 출력시키기 위한 그 전단계의 색신호 처리 회로에서의 다중화 처리가 픽셀 단위가 아닌 라인 단위 또는 필드 단위로 이루어지도록 하기 위한 것이다.
상기와 같은 칼라 필터 어레이를 갖는 본 발명의 이미지 센서의 색신호 처리 회로의 구성은 다음과 같다.
먼저, 수직으로 이웃하는 두개의 화소를 하나의 단위로하여(CY+G) 과(MG+YE)의 칼라 필터층이 동일한 라인에 위치되지 않고, (G+YE) 와(MG+CY)의 칼라 필터층이 동일한 라인에 위치되지 않도록 각각의 칼라 필터층들이 배열되어진 보색 칼라 필터 어레이를 수광부에 구비한 CCD영상소자(30)와, 상기 CCD영상소자(30)에서 출력되는 색신호를 두번 샘플 앤드 홀드(Sample Hold)하고 그 차이를 신호 출력으로하여 노이즈를 줄이는 DSH(31)와, 상기 DSH(31)에서 출력되는 CDS(Correlated Double Sampling)신호를 디지탈 변환하는 ADC(32)와, 상기 ADC(32)의 출력 신호를 라인 단위로 출력하는 라인 메모리(33)와, 상기 ADC(32)의 출력 신호(0H)와 라인 메모리(33)의 출력 신호(1H)를 입력으로 하여 픽셀 단위의 재분리과정 없이 라인단위 또는 필드 단위로 다중화처리하여 제1, 2 신호를 출력하는 스위칭부(34)와, 상기 스위칭부(34)의 제1, 2 신호의 합과 제1, 2 신호의 차를 입력으로 하여 R, G, B의 색신호를 출력하는 매트릭스 회로부(38)를 포함하여 구성된다.
제3a도와 제3b도는 본 발명의 제1실시예에 따른 이미지 센서의 칼라 필터 및 색 분리 회로의 구성도이다.
본 발명의 제1실시예에 따른 칼라 필터 어레이의 각각의 칼라 필터층의 배열은 제3a도에서와 같이, 하나의 라인에는 G+CY, G+YE, G+CY, G+YE,........의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 MG+CY, MG+YE, MG+CY, MG+YE,.....의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록 한 것이다.
그리고 상기와 같은 본 발명의 제1실시예에 따른 칼라 필터 어레이를 갖는 이미지 센서의 색신호 처리를 하기위한 색신호 처리 장치의 스위칭부(34)는 제3b도에서와 같이, 라인정보(ID)와 필드정보(FLD)를 배타적 논리합하여 출력하는 EX-OR게이트(39)와, 상기 EX-OR게이트(39)의 출력신호에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제1MUX(35)와, 상기 NOR게이트(39)의 출력신호에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제2MUX(36)와, 상기 제1MUX(35)의 출력신호를 시스템 클럭(clk)을 기준으로 1 클럭 지연 출력하는 수평 레지스터(37)를 포함하여 구성된다.
상기와 같은 본 발명의 제1실시예에 따른 색신호 처리 장치의 신호 처리 과정은 다음과 같다.
칼라 필터 어레이의 구성이 rs1(G+CY)와 rs2(MG+YE)가 동일 라인에 구성되지 않고, bs1(G+YE)와 bs2(MG+CY)가 동일 라인에 구성되지 않고 bs2와 rs2가 한라인을 이루고(이하, S2 라인) rs1과 bs1이 한라인을 이룬다.(이하, S1 라인)
CCD영상소자(30)에서 상기의 두 라인의 신호가 교대로 출력되는데 필드 트랜스퍼모드에서 Odd 필드이 경우 S2 라인이 먼저 출력되고 이후에 S1 라인이 출력된다.
Even 필드인 경우에도 S2 라인이 먼저 출력되고 그 이후에 S1 라인이 출력된다.
그리고 이때, 라인 식별 정보인 ID 신호는 Odd 필드인 경우 S2 라인일때 Low 레벨을 S1 라인일때 High 레벨을 유지한다.
Even 필드인 경우에는 S2 라인일때 High 레벨을 유지하고 S1 라인일때 Low 레벨을 유지한다.
그러므로 ID 신호와 FLD 신호를 배타적 논리합하면 그 출력은 항상 S2 라인일때 High 레벨을 S1 라인일때 Low 레벨을 유지하게 된다.
상기의 배타적 논리합된 신호를 상기의 제1, 2 MUX(35)(36)의 선택 단자로 사용하면 0H가 S1 라인일때 제1MUX(35)의 출력은 1H의 S2 라인의 신호를 선택하여 출력한다.
이때, 제2MUX(36)는 0H의 S1 라인의 신호를 선택하여 S1 라인이 출력한다.
그리고 0H가 S2 라인일때 제1MUX(35)는 0H의 S2 라인을 선택 출력하고 제2MUX(36)는 1H는 S1 라인을 선택 출력한다.
즉, 제1MUX(35)의 출력은항상 S2 라인을 선택 출력하게 되고 제2MUS(36)는 항상 S1 라인을 선택 출력하게 된다.
이때, S1 라인과 S2 라인은 그 순서가 각각 rs1, bs1 그리고 bs2, rs2가 반복하여 출력되므로 제1, 2 MUX(35)(36)의 출력을 그대로 매트릭스 회로부(38)의 전단에 구성되는 가산기와 감산기의 입력으로 사용하면 가산기의 경우는 rs1과 bs2가 합하여지고 bs1과 rs2가 합하여 진다.
또 감산기의 경우는 bs2 - rs1, rs2 - bs1의 신호가 얻어진다.
그러므로 수평 레지스터(37)를 사용하여 제1MUX(35)의 출력을 1 클럭 지연시켜 가산기와 감산기의 입력으로 사용하면 가산기의 출력은 Y의 신호를 얻을 수 있다.
그리고 감산기에서는 CR(rs2 - rs1)신호와 CB(bs2 - bs1)신호를 얻을 수 있다.
상기의 두 신호를 매트릭스 회로부(38)에 입력하여 R = CR - b(Y), B = CB-r(G), G = Y - a(CR + CB)의 연산을 거치면 3원색 분리를 구현할 수 있다.
이때, a, b, r은 변수이다.
그리고 본 발명의 제2실시예에 따른 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치에 관하여 설명하면 다음과 같다.
제4a도와 제4b도는 본 발명의 제2실시예에 따른 이미지 센서의 칼라 필터 및 색 분리 회로의 구성도이다.
본 발명의 제2실시예에 따른 이미지 센서의 칼라 필터의 배열은 제4a도에서와 같이, 하나의 라인에는 CY+G, YE+G, CY+G, YE+G,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 CY+MG, YE+MG, CY+MG, YE+MG,......의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록 한 것이다.
그리고 상기와 같은 본 발명의 제2실시예에 따른 칼라 필터 어레이를 갖는 이미지 센서의 색신호 처리를 하기위한 색신호 처리 장치의 스위칭부(34)는 제4b도에서와 같이, 라인정보(ID)에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제1MUX(35)와, 라인정보(ID)에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제1MUX(36)와, 상기 제2MUX(36)의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터(37)를 포함하여 구성된다.
상기와 같은 본 발명의 제2실시예에 따른 색신호 처리 장치의 신호 처리 과정은 다음과 같다.
라인 식별 정보인 ID 신호가 Low 레벨일때 제1MUX(35)는 1H 라인의 데이타를 출력하고 제2MUX(36)는 0H 라인의 데이타를 출력한다
그리고 ID 신호가 High 레벨일때 제1MUX(35)는 0H 라인의 데이타를 출력하고 제2MUX(36)는 1H 라인의 데이타를 출력한다.
즉, 제1MUX(35)는 bs2와 rs2가 교대로 출력되고(S2 라인) 제2M7X(36)는 rs1과 bs1이 교대로 출력된다.(S1 라인)
그리고 상기 제2MUX(36)의 출력 신호는 수평 레지스터(37)에서 1 클럭 지연되어 출력되고 그 출력을 제1MUX(35)의 출력과 합하면 Y 신호가 출력되고 차를 구하면 CR/CB의 신호가 교대로 출력된다.
상기의 두 신호를 매트릭스 회로부(38)에 입력하여 R = CR - b(Y), B =(CB - r(G), G = Y - a(CR + CB)의 연산을 거치면 3원색 분리를 구현할 수 있다.
그리고 본 발명의 제3실시예에 따른 이미지 센서의 칼라 필터 배열 방법 및 그에따른 색신호 처리 장치에 관하여 설명하면 다음과 같다.
제5a도와 제5b도는 본 발명의 제3실시예에 따른 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색 분리 회로의 구성도이다.
본 발명의 제3실시예에 따른 이미지 센서의 칼라 필터의 배열은 제5a도에서와 같이, 하나의 라인에는 YE+G, CY+G, YE+G, CY+G,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 YE+MG, CY+MG, YE+MG, CY+MG,......의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록 한 것이다.
그리고 상기와 같은 본 발명의 제3실시예에 따른 칼라 필터 어레이를 갖는 이미지 센서의 색신호 처리를 하기위한 색신호 처리 장치의 스위칭부(34)는 제5b도에서와 같이, 라인정보(ID)에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제1MUX(35)와, 라인정보(ID)에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제2MUX(36)와, 상기 제1MUX(36)의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터(37)를 포함하여 구성된다. 상기와 같은 본 발명의 제3실시예에 따른 색신호 처리 장치의 신호 처리 과정은 다음과 같다.
라인 식별 정보인 ID 신호가 Low 레벨일때 제1MUX(35)는 1H 라인의 데이타를 출력하고 제2MUX(36)는 0H 라인의 데이타를 출력한다.
그리고 High 레벨일때 제1MUX(35)는 0H 라인의 데이타를 출력하고 제2MUX(36)는 1H 라인의 데이타를 출력한다.
즉, 제1MUX(35)는 rs2와 bs2가 교대로 출력되고(S2 라인) 제2MUX(36)는 bs1과 rs1이 교대로 출력된다.(S1 라인)
그리고 상기 제1MUX(35)의 출력 신호는 수평 레지스터(37)에서 1 클럭 지연되어 출력되고 그 출력을 제2MUX(36)의 출력과 합하면 Y 신호가 출력되고 차를 구하면 CR/CB의 신호가 교대로 출력된다.
그리고 본 발명의 제4실시예에 따른 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치에 관하여 설명하면 다음과 같다.
제6a도와 제6b도는 본 발명의 제4실시예에 따른 이미지 센서의 칼라 필터 및 색 분리 회로의 구성도이다.
본 발명의 제4실시예에 따른 이미지 센서의 칼라 필터의 배열은 제6a도에서와 같이, 하나의 라인에는 MG+CY, MG+YE, MG+CY, MG+YE,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 G+CY, G+YE, G+CY, G+YE,......의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록한 것이다.
그리고 상기와 같은 본 발명의 제4실시예에 따른 칼라 필터 어레이를 갖는 이미지 센서의 색신호 처리를 하기위한 색신호 처리 장치의 스위칭부(34)는 라인정보(ID)와 필드정보(FLD)를 배타적 부정 논리합하여 출력하는 EX-NOR게이트(40)와, 상기 EX-NOR 게이트(40)의 출력신호에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제1MUX(35)와, 상기 EX-NOR게이트(40)의 출력신호에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제2MUX(36)와, 상기 제2MUX(36)의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터(37)를 포함하여 구성된다.
상기와 같은 본 발명의 제4실시예에 따른 색신호 처리 장치의 신호 처리 과정은 다음과 같다.
ID 신호와 필드 식별 정보인 FLD 신호가 EX-NOR 게이트(40)에 의해 배타적 부정 논리합되어진 신호가 Low 레벨일때 제1MUB((35)는 1H 라인의 데이타를 출력하고 제2MUX(36)는 0H 라인의 데이타를 출력한다.
그리고 상기의 EX-NOR 게이트(40)의 신호가 High 레벨일때 제1MUX(35)는 0H라인의 데이타를 출력하고 제2MUX(36)는 1H 라인의 데이타를 출력한다.
즉, 제1MUX(35)는 bs2와 rs2가 교대로 출력되고(S2 라인) 제2MUX(36)는 rs1과 bs1이 교대로 출력된다.(S1 라인)
그리고 상기의 제2MUX(36)의 출력 신호는 수평 레지스터(37)에서 1 클럭 지연되어 출력되고 그 출력을 제1MUX(35)의 출력과 합하면 Y 신호가 출력되고 차를 구하면 CR/CB의 신호가 교대로 출력된다.
상기의 두 신호를 매트릭스 회로부(38)에 입력하여 R = CR - b(Y), B = CB-r(G), G = Y - a(CR + CB)의 연산을 거치면 3원색을 분리할 수 있다.
그리고 본 발명의 제5실시예에 따른 이미지 센서의 칼라 필터 배열 방법 및 그에따른 색신호 처리 장치에 관하여 설명하면 다음과 같다.
제7a도와 제7b도는 본 발명의 제5실시예에 따른 이미지 센서의 칼라 필터 및 색 분리 회로의 구성도이다.
본 발명의 제5실시예에 따른 이미지 센서의 칼라 필터의 배열은 제7a도에서와 같이, 하나의 라인에는 CY+MG, YE+MG, CY+MG, YE+MG,...의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 CY+G, YE+G, CY+G, YE+G,....의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록한 것이다.
그리고 상기와 같은 본 발명의 제5실시예에 따른 칼라 필터 어레이를 갖는 이미지 센서의 색신호 처리를 하기위한 색신호 처리 장치의 스위칭부(34)는 라인정보(ID)에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(32)의 출력신호(1H)를 선택적으로 출력하는 제1MUX(35)와, 라인정보(ID)에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제2MUX(36)와, 상기 제2MUX(36)의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출격하는 수평 레지스터(37)를 포함하여 구성된다.
상기와 같은 본 발명의 제5실시예에 따른 색신호 처리 장치의 신호 처리 과정은 다음과 같다.
ID 신호가 High 레벨일때 제1MUX(35)는 1H 라인의 데이타를 출력하고 제2MUX(36)는 0H 라인의 데이타를 출력한다.
그리고 상기의 ID 신호가 Low 레벨일때 제1MUX(35)는 0H 라인의 데이타를 출력하고 제2MUX(36)는 1H 라인의 데이타를 출력한다.
즉, 제1MUX(35)는 bs2와 rs2가 교대로 출력되고(S2 라인) 제2MUX(36)는 rs1과 bs1이 교대로 출력된다.(S1 라인)
그리고 상기의 제2MUX(36)의 출력 신호는 수평 레지스터(37)에서 1 클럭 지연되어 출력되고 그 출력을 제1MUX(35)의 출력과 합하면 Y 신호가 출력되고 차를 구하면 CR/CB의 신호가 교대로 출력된다.
상기의 두 신호를 매트릭스 회로부(38)에 입력하여 R = CR - b(Y), B = CB - r(G), G = Y - a(CR. CB)의 연산을 거치면 3원색을 분리할 수 있다.
그리고 본 발명의 제6실시예에 따른 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치에 관하여 설명하면 다음과 같다
제8a도와 제8b도는 본 발명의 제6실시예에 따른 이미지 센서의 칼라 필터 및 식 분리 회로의 구성도이다.
본 발명의 제6실시예에 따른 이미지 센서의 칼라 필터의 배열은 제8a도에서와 같이, 하나의 라인에는 MG+YE, MG+CY, MG+YE, MG+CY,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 G+YE, G+CY, G+YE, G+CY,......의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록한 것이다.
그리고 상기와 같은 본 발명의 제6실시예에 따른 칼라 필터 어레이를 갖는 이미지 센서의 색신호 처리를 하기위한 색신호 처리 장치의 스위칭부(34)는 라인정보(ID)와 필드정보(FLD)를 배타적 부정 논리합하여 출력하는 EX-NOR게이트(40)와, 상기 EX-NOR게이트(40)의 출력신호에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1브)를 선택적으로 출력하는 제1MUX(35)와, 상기 EX-NOR게이트(40)의 출력신호에 의해 ADC(32)의 출력신호(0H)와 라인 메모리(33)의 출력신호(1H)를 선택적으로 출력하는 제2MUX(36)와, 상기 제1MUX(36)의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터(37)를 포함하여 구성된다.
상기와 같은 본 발명의 제6실시예에 따른 색신호 처리 장치의 신호 처리 과정은 다음과 같다.
ID 신호와 필드 식별 정보인 FLD 신호가 EX-NOR 게이트(40)에 의해 배타적 부정 논리합되어진 신호가 Low 레벨일때 제1MUX(35)는 1H 라인의 데이타를 출력하고 제2MUX(36)는 0H 라인의 데이타를 출력한다.
그리고 상기의 EX-NOR 게이트(40)의 신호가 High 레벨일때 제1MUX(35)는 0H 라인의 데이타를 출력하고 제2MUX(36)는 1H 라인의 데이타를 출력한다.
즉, 제1MUX(35)는 rs2와 bs2가 교대로 출력되고(S2 라인) 제2MUX(36)는 bs1과 rs1이 교대로 출력된다.(S1 라인)
그리고 상기의 제1MUX(35)의 출력 신호는 수평 레지스터(37)에서 1 클럭 지연되어 출력되고 그 출력을 제1MUX(35)의 출력과 합하면 Y 신호가 출력되고 차를 구하면 CR/CB의 신호가 교대로 출력된다.
상기의 두 신호를 매트릭스 회로부(38)에 입력하여 R = CR - b(Y), B = CB - r(G), G = Y - a(CR + CB)의 연산을 거치면 3원색을 분리할 수 있다.
상기와 같은 본 발명의 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치는 G+CY와 MG+YE가 라인 단위로 출력되고 G+YE와 MG+CY가 라인 단위로 분리되어 출력되도록 칼라 필터층을 배열하여 신호의 재분리 없이 라인 단위 또는 필드 단위로 색신호를 처리할 수 있도록하여 색신호 처리 회로를 단순화하는 효과가 있다.
Claims (20)
- 수직, 수평 방향으로 규칙적으로 배열되는 각각의 화소에 대응하여 구성되는 시안(CY), 마젠타(MG), 옐로우(YE), 그린(G)의 칼라 필터층들로 이루어진 보색 칼라 필터 어레이(Complementary Color Filter Array)의 각각의 칼라 필터층들을 배열함에 있어서, 수직으로 이웃하는 두개의 화소를 하나의 단위로하여(CY+G) 과(MG+YE)의 칼라 필터층이 동일한 라인에 위치되지 않도록하고, (G+YE) 와(MG+CY)의 칼라 필터층이 동일한 라인에 위치되지 않도록 각각의 칼라 필터층들을 배열하는 것을 특징으로 하는 이미지 센서의 칼라 필터 배열 방법.
- 제1항에 있어서, 하나의 라인에는 G+CY, G+YE, G+CY, G+YE,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 MG+CY, MG+YE, MG+CY, MG+YE,......의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록하는 것을 특징으로 하는 이미지 센서의 칼라 필터 배열 방법.
- 제1항에 있어서, 하나의 라인에는 CY+G, YE+G, CY+G, YE+G,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 CY+MG, YE+MG, CY+MG, YE+MG,......의 순서대로 랄라 필터층을 배열하여 그들이 반복되도록하는 것을 특징으로 하는 이미지 센서의 칼라 필터 배열 방법.
- 제1항에 있어서, 하나의 라인에는 YE+G, CY+G, YE+G, CY+G,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 YE+MG, CY+MG, YE+MG, CY+MG,......의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록하는 것을 특징으로 하는 이미지 센서의 칼라 필터 배열 방법.
- 제1항에 있어서, 하나의 라인에는 MG+CY, MG+YE, MG+CY, MG+YE,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이운하는 다른 라인에는 G+CY, G+YE, G+CY, G+YE,......의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록하는 것을 특징으로 하는 이미지 센서의 칼라 필터 배열 방법.
- 제1항에 있어서, 하나의 라인에는 CY+MG, YE+MG, CY+MG, YE+MG,....의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 CY+G, YE+G, CY+G, YE+G,....의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록하는 것을 특징으로 하는 이미지 센서의 칼라 필터 배열 방법.
- 제1항에 있어서, 하나의 라인에는 MG+YE, MG+CY. MG+YE, MG+CY,......의 순서대로 칼라 필터층을 배열하고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 G+YE, G+CY, G+YE, G+CY,......의 순서대로 칼라 필터층을 배열하여 그들이 반복되도록하는 것을 특징으로 하는 이미지 센서의 칼라 필터 배열 방법.
- 수직으로 이웃하는 두개의 화소를 하나의 단위로 하여 [CY+G] 과 [MG+YE]의 칼라 필터층이 동일한 라인에 위히되지 않고, [G+YE]와 [MG+CY]의 칼라 필터층이 동일한 라인에 위치되지 않도록 각각의 칼라 필터층들이 배열되어진 보색 칼라 필터 어레이를 수광부에 구비한 CCD영상소자와, 상기 CCD영상소자에서 출력되는 색신호를 두번 샘플 앤드 홀드(Sample Hold)하고 그 차이를 신호 출력으로하여 노이즈를 줄이는 DSH와, 상기 DSH에서 출력되는 CDS(Correlated Double Sampling)신호를 디지탈 변환하는 ADC와, 상기 ADC의 출력 신호를 라인 단위로 출력하는 라인 메모리와, 상기 ADC의 출력 신호(0H)와 라인 메모리의 출력 신호(1H)를 입력으로 하여 픽셀단위의 재분리과정 없이 라인 단위 또는 필드 단위로 다중화처리하여 제1,2 신호를 출력하는 스위칭부와, 상기 스위칭부의 제 1, 2 신호의 합과 제1, 2 신호의 차를 입력으로 하여 R, G, B의 색신호를 출력하는 매트릭스 회로부를 포함하여 구성되는 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항에 있어서, CCD영상소자의 칼라 필터 어레이는 하나의 라인에는 G+CY, G+YE, G+CY, G+YE,......의 순서대로 칼라 필터층이 배열되고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 MG+CY, MG+YE, MG+CY, MG+YE,.....의 순서대로 칼라 필터층이 배열되어 그들이 반복된 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항 또는 제9항에 있어서, 스위칭부는 라인정보(ID)와 필드정보(FLD)를 배타적 논리합하여 출력하는 EX-OR게이트와, 상기 EX-OR게이트의 출력신호에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력 신호(1H)를 선택적으로 출력하는 제1MUX와, 상기 EX-OR게이트의 출력신호에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제2MUX와, 상기 제1MUX의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터를 포함하여 구성되는 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항에 있어서, CCB영상소자의 칼라 필터 어레이는 하나의 라인에는 CY+G, YE+G, CY+G, YE+G,......의 순서대로 칼라 필터층이 배열되고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 CY+MG, YE+MG, CY+MG, YE+MG,......의 순서대로 칼라 필터층이 배열되어 그들이 반복된 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항 또는 제11항에 있어서, 스위칭부는 라인정보(ID)에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제1MUX와, 라인정보(ID)에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제2MUX와, 상기 제2MUX의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터를 포함하여 구성되는 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항에 있어서, CCD영상소자의 하나의 라인에는 YE+G, CY+G, YE+G, CY+G,......의 순서대로 칼라 필터층이 배열되고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 YE+MG, CY+MG, YE+MG, CY+MG,......의 순서대로 칼라 필터층이 배열되어 그들이 반복된 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항 또는 제13항에 있어서, 스위칭부는 라인정보(ID)에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제1MUX와, 라인정보(ID)에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(IEI)를 선택적으로 출력하는 제2MUX와, 상기 제1MUX의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터를 포함하여 구성되는 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항에 있어서, CCD영상소자의 칼라 필터 어레이는 하나의 라인에는 MG+CY, MG+YE, MG+CY, MG+YE,......의 순서대로 칼라 필터층이 배열되고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 G+CY, G+YE, G+CY, G+YE,......의 순서대로 칼라 필터층이 배열되어 그들이 반복된 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항 또는 제15항에 있어서, 스위칭부는 라인정보(ID)와 필드정보(FLD)를 배타적 부정 논리합하여 출력하는 EX-NOR게이트와, 상기 EX-NOR게이트의 출력신호에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제1MUX와, 상기 EX-NOR게이트의 출력신호에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제2MUX와, 상기 제2MUX의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평레지스터를 포함하여 구성되는 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항에 있어서, CCD영상소자의 칼라 필터 어레이는 하나의 라인에는 CY+MG, YE+MG, CY+MG, YE+MG‥,...의 순서대로 칼라 필터층이 배열되고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 CY+G, YE+G, CY+G, YE+G,....의 순서대로 칼라 필터층이 배열되어 그들이 반복된 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항 또는 제17항에 있어서, 스위칭부는 라인정보(ID)에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제1MUX와, 라인정보(ID)에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(IH)를 선택적으로 출력하는 제2MUX와, 상기 제2MUX의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터를 포함하여 구성되는 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항에 있어서, CCD영상소자의 칼라 필터 어레이는 하나의 라인에는 MG+YE, MG+CY, MG+YE, MG+CY,......의 순서대로 칼라 필터층을 배열되고, 상기의 라인에 수직으로 이웃하는 다른 라인에는 G+YE, G+CY, G+YE, G+CY,......의 순서대로 칼라 필터층을 배열되어 그들이 반복된 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
- 제8항 또는 제19항에 있어서, 스위칭부는 라인정보(ID)와 필드정보(FLD)를 배타적 부정 논리합하여 출력하는 EX-NOR게이트와, 상기 EX-NOR게이트의 출력신호에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제1MUX와, 상기 EX-NOR게이트의 출력신호에 의해 ADC의 출력신호(0H)와 라인 메모리의 출력신호(1H)를 선택적으로 출력하는 제2MUX와, 상기 제1MUX의 출력신호를 시스템 클럭을 기준으로 1 클럭 지연 출력하는 수평 레지스터를 포함하여 구성되는 것을 특징으로 하는 이미지 센서의 색신호 처리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029210A KR100198677B1 (ko) | 1996-07-19 | 1996-07-19 | 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960029210A KR100198677B1 (ko) | 1996-07-19 | 1996-07-19 | 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100198677B1 true KR100198677B1 (ko) | 1999-06-15 |
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ID=19466784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960029210A KR100198677B1 (ko) | 1996-07-19 | 1996-07-19 | 이미지 센서의 칼라 필터 배열 방법 및 그에 따른 색신호 처리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100198677B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101534547B1 (ko) * | 2008-11-24 | 2015-07-08 | 삼성전자주식회사 | 이미지 센서 및 이를 포함하는 시스템 |
-
1996
- 1996-07-19 KR KR1019960029210A patent/KR100198677B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101534547B1 (ko) * | 2008-11-24 | 2015-07-08 | 삼성전자주식회사 | 이미지 센서 및 이를 포함하는 시스템 |
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