KR100195964B1 - 클럭 오류 판별 회로 - Google Patents

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Abstract

본 발명은 디지탈 위상 동기 루프 시스템(Digital Phase-Locked Loop System)에서 주파수 임계값을 임의로 설정하여 외부로 부터 입력되는 클럭의 오류 판별에 정확성을 기하도록한 클럭 오류 판별회로에 관한 것이다.
이러한 본 발명은 기준발진 클럭을 소정레벨로 분주하여 기준클럭을 생성하는 기준클럭 생성수단과, 상기 기준클럭 생성수단에서 얻어진 기준클럭에 따라 모니터링 입력클럭을 계수하여 그 결과 신호를 각각 출력하는 최고 및 최저 임계값 설정수단과, 상기 최고 및 최저 임계값 설정수단에서 각각 출력된 신호에 따라 클럭 오류를 판별하고 그 결과 신호를 출력하는 클럭오류 판별수단으로 구성된다.

Description

클럭 오류 판별 회로
제1도는 종래의 클럭 오류 판별 회로도.
제2도는 본 발명의 클럭 오류 판별 회로 블럭 구성도.
제3도는 제2도의 기준클럭 생성부 상세구성도.
제4도는 제2도의 최고 임계값 설정부의 상세 구성도.
제5도는 제2도의 최저 임계값 설정부의 상세 구성도.
제6도는 제2도의 클럭 오류 판별부의 상세 구성도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 기준 클럭 생성부 101 : 최고 임계값 설정부
102 : 최저 임계값 설정부 103 : 클럭오류 판별부
본 발명은 디지탈 위상 동기 루프 시스템(Digital Phase-Locked Loop System)에 대한 것으로, 특히 주파수 임계값을 임의로 설정하여 외부로 부터 입력되는 클럭의 오류 판별에 정확성을 기하도록 한 클럭 오류 판별 회로에 관한 것이다.
종래의 클럭 오류 판별 회로는 첨부된 도면 제1도에 도시된 바와 같이, 외부로 부터 입력되는 모니터링 클럭(64KHZ)을 내부의 기준클럭(3MHZ)에 동기시켜 출력하는 제1D플립플롭(1)과, 상기 제1D플립플롭(1)의 출력신호를 상기 기준클럭(3MHZ)에 동기시켜 출력하는 제2D플립플롭(2)과, 상기 제1D플립플롭(1)의 출력신호와 반전된 상기 제2D플립플롭(2)의 출력신호와를 논리곱하여 그 결과 신호를 리세트 신호로 출력하는 앤드 게이트(3)와, 상기 앤드게이트(3)의 출력 신호에 따라 세트 또는 리세트 되고, 입력 데이타(5V)를 내부의 기준클럭(8KHZ)에 동기시켜 출력하는 제3D플립플롭(4)과, 상기 앤드게이트(3)의 출력 신호에 따라 세트 또는 리세트 되고, 상기 제3D플립플롭(4)의 출력신호를 상기 기준클럭(8KHZ)에 동기시켜 클럭오류 판별값으로 출력하는 제4D플립플롭(5)으로 구성되어 있었다.
이와 같이 구성된 종래 클럭오류 판별회로의 동작을 상세히 설명하면 다음과 같다.
먼저, 모니터링 해야할 64KHZ클럭을 제2D플립플롭(1)의 내부의 3MHZ기준클럭으로 동기시켜 출력한다.
상기한 제1D플립플롭(1)의 출력 신호를 제2D플립플롭(2)은 상기한 3MHZ기준클럭으로 재 동기화 시켜 출력시키게 되며, 상기 제2D플립플롭(2)의 반전 출력신호와 상기한 제1D플립플롭(1)의 출력신호와를 앤드게이트(3)는 논리곱하여 그 결과신호를 리세트 신호(RST)로 출력시킨다.
이렇게 함으로써 모니터링 클럭(64KHZ)은 3MHZ기준클럭에 동기되어 3MHZ기준 클럭의 1사이클(Cycle)만큼의 펄스가 앤드게이트(3)에서 리세트 신호로 출력되어 제3및 제4D플립플롭(4)(5)의 리세트 단자(RST)에 입력되어 진다.
한편, 제3D플립플롭(4)은 입력데이타(5V)를 내부 기준클럭인 8KH로 동기시켜 출력하게 되며, 아울러 제4D플립플롭(5)도 상기한 제3D플립플롭(4)의 출력신호를 전술한 8KHZ로 동기시켜 그 결과 신호를 클럭오류 판별 신호로 출력시키게 된다.
이때, 상기한 제3D플립플롭(4)은 입력 데이타가 하이(5V)이므로 리세트 단자(RST) 로우이면 출력은 항상 하이상태를 유지하게 되며, 이에 따라 제4D플립플롭(5)도 전술한 제3D플립플롭(4)과 동일한 동작을 하여 하이신호의 출력을 유지하게 된다.
즉, 모니터링 해야할 64KHZ클럭이 정상적으로 입력된다면 상기한 앤드게이트(3)의 출력신호에 의해 제3, 제4플립플롭(4)(5)은 64KHZ를 주기로 리세트가 되어 최종적으로 제4D플립플롭(5)은 로우신호를 클럭 오류 판별값으로 출력시키게 되므로 정상적인 64KHZ클럭 입력시에는 로우상태를 유지하게 된다.
그러나 이러한 종래의 클럭 오류 판별 회로는 모니터링 해야할 64KHZ클럭 대신 8KHZ의 배수인 16KHZ이상의 클럭이 입력되면 64KHZ클럭 입력과 동일하게 동작되어 입력 클럭의 정확한 오류를 검출하는데 문제점이 있었다.
즉, 64KHZ±α라는 임계값을 설정할 수 없다는 문제점이 있었다.
따라서 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 주파수 임계값을 임의로 설정하여 외부로 부터 입력되는 클럭의 오류 판별에 정확성을 기하도록 클럭 오류 판별회로를 제공함에 있다.
이러한 본 발명의 목적을 달성하기 위한 수단은 기준발진 클럭을 소정레벨로 분주하여 기준클럭을 생성하는 기준클럭 생성수단과, 상기 기준클럭 생성수단에서 얻어진 기준클럭에 따라 모니터링 입력클럭을 계수하여 그 결과 신호를 각각 출력하는 최고 및 최저 임계값 설정수단과, 상기 최고 및 최저 임계값 설정수단에서 각각 출력된 신호에 따라 클럭 오류를 판별하고 그 결과 신호를 출력하는 클럭오류 판별수단으로 구성된다.
이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
제2도는 본 발명의 클럭 오류 판별회로 블럭 구성도로서, 도시된 바와 같이 기준발진 클럭(2.048MHZ)을 2048분주하여 기준클럭(1KHZ)을 생성하는 기준클럭 생성부(100)와, 상기 기준클럭 생성부(100)에서 얻어진 기준클럭에 따라 모니터링 입력클럭(64KHZ)을 계수하여 그 결과 신호를 각각 출력하는 최고 및 최저 임계값 설정부(101)(102)에서 각각 출력된 신호에 따라 클럭 오류를 판별하고 그 결과 신호를 출력하는 클럭오류 판별부(103)로 구성되었다.
상기에서 기준클럭 생성부(100)는 제3도에 도시된 바와 같이, 기준 발진클럭(2,048MHZ)을 순차 래치시키는 제1 내지 제3D플립플롭(100a~100c)과, 상기 제3D플립플롭(100c)의 출력신호를 계수하는 제1카운터(100d)와, 상기 제1카운터(100d)의 출력 신호를 계수하는 제 2카운터(100e)와, 상기 제2카운터(100)의 출력신호를 상기 기준발진 클럭(2.048MHZ)에 동기시켜 출력하는 제4D플립플롭(100f)과, 상기 제4D플립플롭(100f)의 출력신호를 상기 기준 발진 클럭(2.048MHZ)에 동기시켜 출력하는 제5D플립플롭(100g)과, 상기 제5D플립플롭(100g)의 출력신호와 상기 제4D플립플롭(100f)의 출력 신호와를 논리곱하여 그 결과 신호를 출력하는 앤드게이트(100h)와, 상기 앤드게이트(100h)의 출력 신호를 상기 기준발진 클럭(2.048MHZ)에 동기시켜 트리거 신호를 발생하는 제6D플립플롭(100i)으로 구성되었다.
아울러 최고 임계값 설정부(101)는 상기 기준클럭 발생부(100)에서 얻어진 트리거 신호를 인버터 게이트(101a)를 통해 입력받고 클럭(64KHZ)을 계수하여 그 결과 신호를 출력하는 제1, 제2카운터(101b)(101c)와, 상기 제1카운터(101b)의 제2 내지 제4번째 출력비트(bit1~bit3)와 상기 제2카운터(101c)의 제1번째 출력비트(bit4)를 논리합하여 결과 신호를 출력하는 제1오아게이트(101d)와, 상기 제1오아게이트(101d)의 출력신호와 상기 제2카운터(101b)의 제3번째 비트(bit6)와를 논리곱하고 그 결과 신호를 출력하는 앤드게이트(101e)의 제4번째 출력비트(bit7)와를 논리합하여 그 결과 신호를 최종적인 계수값으로 출력하는 제2오아게이트(101f)로 구성되었다.
아울러 최저 임계값 설정부(102)는 상기 기준클럭 발생부(100)에서 얻어진 트리거 신호를 인버터 게이트(102a)를 통해 입력 받고 입력클럭(64KHZ)을 계수하여 그 결과 신호를 출력하는 제1, 제2카운터(102b)(102c)와, 상기 제1카운터(102b)의 제3, 제4번째 출력신호의 반전 신호와 상기 제2카운터(102c)의 제1, 제2번째 출력신호의 반전 신호와를 논리곱하여 그 결과 신호를 출력하는 제1앤드게이트(102d)와, 상게 제1앤드게이트(102b)의 출력신호의 반전 신호와 상기 제2카운터(102c)의 제3, 제4번째 출력 신호의 반전신호와를 논리곱하여 그 결과 신호를 최종 계수값으로 출력하는 제2앤드게이트(102e)로 구성되었다.
또한, 클럭오류 판별부(103)는 상기 최고, 최저 임계값 설정부(101)(102)에서 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하는 오아게이트(103a)와, 상기 오아게이트(103a)의 출력신호를 상기 기준클럭생성부(100)에서 출력된 1KHZ클럭에 동기시켜 클럭오류 판별값으로 출력하는 D플립플롭(103b)으로 구성되었다.
이와 같이 구성된 본 발명의 클럭 오류 감지회로의 작용, 효과를 설명하면 다음과 같다.
먼저, 제2도에 도시된 바와 같이 기준클럭 생성부(100)는 내부 발진기로 부터 얻어진 2.048MHZ클럭을 2048분주하여 기준클럭으로 출력시킨다.
즉, 기준클럭 생성부(100)는 제3도에 도시된 바와 같이 상기한 2.048MHZ클럭을 제1 내지 제3D플립플롭(100a~100e)로 계수를 한다.
계수된 신호를 제4D플립플롭(100f)에서 상기한 2.048MHZ클럭에 동기시켜 출력하게 되며, 그 출력 데이타를 제5D플립플롭(100g)은 다시한번 상기한 2.048MHZ클럭으로 동기시켜 출력시키게 된다.
앤드게이트(100h)는 제5플립플롭(100g)의 출력신호와 상기한 제4플립플롭(100f)의 신호와를 논리곱하여 그 결과 신호를 1KHZ 기준 클럭으로 출력시킴과 아울러 제5D플립플롭(100i)의 데이타로 입력시키게 된다.
이에 따라 제6D플립플롭(100i)는 상기 입력되는 데이타를 전술한 2.048MHZ클럭에 동기시켜 기준클럭으로 트리거 신호(Trig)를 생성하여 최고, 최저 임계값 설정부(101)(102)에 각각 입력시키게 된다.
전술한 바와 같이 기준클럭 생성부(100)내의 각 회로를 통해 입력클럭(2.048MHZ)을 2048배로 분주시키게 되면 출력되는 1KHZ클럭의 하이 신호의 지속은 488ns가 되며, 이것이 바로 트리거 신호로 상기한 최고, 최저 임계값 설정부(101)(102)에 기준 타이밍(Ims)으로 공급된다.
이에 따라 최고 임계값 설정부(101)는 클럭 단자(CK)로 입력되는 모니터링 해야 할 64KHZ클럭을 제1, 제2카운터(101b)(101c)로 업 카운트 하여 2진값이 66이상이 되면 제4도에 도시된 논리회로(100d-101f)의 조합에 의해서 하이신호를 출력하게 되는 것이다.
이때, 제1, 제2카운터(101b)(101c)의 2진값, 즉 최하위 비트(LSB)에서 최상위 비트(MSB)까지의 값을 모두 0000 0000으로 초기화 시켜주는 주기는 전술한 기준클럭 생성부(100)에서 생성된 트리거 신호(1KHZ)에 의해 1ms주기로 반복되도록 한다.
아울러 최저 임계값 설정부(102)는 클럭단자(CK)로 입력되는 모니터링 해야할 64KHZ클럭을 제1, 제2카운터(102b)(102c)의 조합에 의해 그 출력이 하이가 된다.
단, 제1, 제2카운터(102b)(102c)의 2진값은 1111 1111로 초기화 시켜주는 주기는 전술한 최고 임계값 설정부(101)와 마찬가지로 상기한 기준클럭 생성부(100)에서 생성된 1KHZ클럭이 트리거 신호에 의해 1ms를 주기로 반복되도록 한다.
한편, 전술한 최고, 최저 임계값 설정부(101)(102)에서 각각 출력된 신호는 클럭 오류 판별부(103)에 입력되며, 이에 따라 클럭오류 판별부(103)는 입력되는 두신호를 논리연산하여 그 결과신호를 클럭오류 판별값으로 출력한다.
즉, 클럭 오류 판별부(103)는 제6도에 도시된 바와 같이 상기 최고, 최저 임계값 설정부(101)(102)에서 각각 출력된 신호를 오아게이트(103a)로 논리합한다.
그 결과신호는 D플립플롭(103b)의 데이타로 입력되며, D플립플롭(103b)은 전술한 기준 클럭 생성부(100)로 부터 얻어진 1KHZ클럭에 상기 입력되는 데이타를 동기시켜 클럭오류 판별값으로 출력시키게 된다.
이렇게 함으로써 전술한 최고 및 최저 임계값 설정부(101)(102)의 출력중 어느 한 출력이라도 하이가 되면 최종출력은 하이로 클럭오류를 선언하게 되는 것이다.
이상에서 상세히 설명한 바와 같이 본 발명은 최고 및 최저 임계값을 임의 설정 가능하기에 입력 클럭의 변화에도 빠르고 정확하면서도 안정되게 입력 클럭의 오류를 검출할 수 있는 효과가 있다.

Claims (5)

  1. 기준발진 클럭을 소정레벨로 분주하여 기준클럭을 생성하는 기준클럭 생성수단과, 상기 기준클럭 생성수단에서 얻어진 기준클럭에 따라 모니터링 입력클럭을 계수하여 그 결과 신호를 각각 출력하는 최고 및 최저 임계값 설정수단과, 상기 최고 및 최저 임계값 설정수단에서 각각 출력된 신호에 따라 클럭 오류를 판별하고 그 결과 신호를 출력하는 클럭오류 판별수단으로 구성된 것을 특징으로 하는 클럭 오류 판별회로.
  2. 제1항에 있어서, 상기 기준클럭 생성수단은 기준 발진클럭(2.048MHZ)을 순차 래치시키는 제1내지 제3D플립플롭(100a~100c)과, 상기 제3D플립플롭(100c)의 출력신호를 계수하는 제1카운터(100d)와, 상기 제1카운터(100d)의 출력 신호를 계수하는 제2카운터(100e)와, 상기 제2카운터(100)의 출력신호를 상기 기준발진 클럭(2.048MHZ)에 동기시켜 출력하는 제4D플립플롭(100f)과, 상기 제4D플립플롭(100f)의 출력신호를 상기 기준 발진 클럭(2.048MHZ)에 동기시켜 출력하는 제5D플립플롭(100g)과, 상기 제5D플립플롭(100g)의 출력신호와 상기 제4D플립플롭(100f)의 출력 신호와를 논리곱하여 그 결과 신호를 출력하는 앤드게이트(100h)와, 상기 앤드게이트(100h)의 출력 신호를 상기 기준발진 클럭(2.048MHZ)에 동기시켜 트리거 신호로 발생하는 제6D플립플롭(100i)으로 구성된 것을 특징으로 하는 클럭오류 판별회로.
  3. 제1항에 있어서, 상기 최고 임계값 설정수단은 상기 기준클럭 발생수단에서 얻어진 트리거 신호를 인버터 게이트(101a)를 통해 입력받고 입력 클럭(64KHZ)을 계수하여 그 결과 신호를 출력하는 제1, 제2카운터(101b)(101c)와, 상기 제1카운터(101b)의 제2 내지 제4번째 출력비트(bit1~bit3)와 상기 제2카운터(101c)의 제1번째 출력비트(bit4)를 논리합하여 결과 신호를 출력하는 제1오아게이트(101d)와, 상기 제1오아게이트(101d)의 출력신호와 상기 제2카운터(101b)의 제3번째 비트(bit6)와를 논리곱하고 그 결과 신호를 출력하는 앤드게이트(101e)와, 상기 앤드게이트(101e)의 출력신호와 상기 제2카운터(101c)의 제4번째 출력비트(bit7)와를 논리합하여 그 결과 신호를 최종적인 계수값으로 출력하는 제2오아게이트(101f)로 구성된 것을 특징으로 하는 클럭오류 판별회로.
  4. 제1항에 있어서, 상기 최저 임계값 설정수단은 상기 기준클럭 발생수단에서 얻어진 트리거 신호를 인버터 게이트(102a)를 통해 입력 받고 입력클럭(64KHZ)을 계수하여 그 결과 신호를 출력하는 제1, 제2카운터(102b)(102c)와, 상기 제1카운터(102b)의 제3, 제4번째 출력비트의 반전 신호와 상기 제2카운터(102c)의 제1, 제2번째 출력비트의 반전 신호와를 논리곱하여 그 결과 신호를 출력하는 제1앤드게이트(102d)와, 상기 제1앤드게이트(102d)의 출력신호의 반전 신호와 상기 제2카운터(102c)의 제3, 제4번째 출력 비트의 반전신호와를 논리곱하여 그 결과 신호를 최종 계수값으로 출력하는 제2앤드게이트(102e)로 구성된 것을 특징으로 하는 클럭오류 판별회로.
  5. 제1항에 있어서, 상기 클럭오류 판별수단은 상기 최고, 최저 임계값 설정수단에서 각각 출력된 신호를 논리합하여 그 결과 신호를 출력하는 오아게이트(103a)와, 상기 오아게이트(103a)의 출력신호를 상기 기준클럭 생성수단에서 출력된 1KHZ클럭에 동기시켜 클럭오류 판별값으로 출력하는 D플립플롭(103b)으로 구성된 것을 특징으로 하는 클럭오류 판별회로.
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