KR100194979B1 - Determination of Operation Mode of Redundant Processor System - Google Patents
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Abstract
본 발명은 이중화 프로세서 시스템에 관한 것으로, 특히 이중화된 2개의 프로세서가 동시에 가동을 시작하는 경우 액티브/스탠바이(Active/Standby) 모드를 효율적으로 결정하도록 하는 이중화 프로세서 시스템의 동작모드 결정방법에 관한 것이다.The present invention relates to a redundant processor system, and more particularly, to a method of determining an operation mode of a redundant processor system to efficiently determine an active / standby mode when two redundant processors start to operate at the same time.
종래의 이중화 프로세서 시스템은 A, B측 프로세서의 중앙처리장치(CPUa, CPUb) 중에서 하나가 액티브 모드로 동작하고 다른 하나가 스탠바이 모드로 동작하는 중에 액티브 모드로 동작하는 중앙처리장치에 장애가 발생되어 스탠바이 모드에 있던 중앙처리장치를 액티브 모드로 전환하여 가동시키는 이중화 절체 동작을 수행하는 경우에는 중앙처리장치가 동작모드를 결정함에 있어 에러가 발생되지 않으나, A, B측 중앙처리장치가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되는 경우에는 모드제어 레지스터(SM1, SM2)의 모드비트가 0으로 기록되므로 모드제어 레지스터(RM1, RM2)의 모드비트가 0으로 기록됨에 기인하여 서로 상대편이 리세트 모드에 있는 것으로 인지하여 A, B측 중앙처리장치 모두가 액티브 모드로 작동하는 비정상적인 현상이 발생되어 시스템에 치명적인 에러를 유발하는 문제점이 있다.In the conventional dual processor system, one of the central processing units (CPUa and CPUb) of the A and B side processors is operated in the active mode and the other is operating in the standby mode. In the case of performing a redundant switching operation in which the central processing unit in the mode is switched to the active mode and performing the operation, no error occurs when the CPU determines the operation mode. When restarting at the same time or initial power is input by the command, the mode bits of the mode control registers SM1 and SM2 are recorded as 0. Therefore, the mode bits of the mode control registers RM1 and RM2 are recorded as 0. Recognizing that it is in reset mode, both A and B CPUs operate in active mode. Is a phenomenon is generated, there is a problem that causes a fatal error in the system.
본 발명은 이중화된 2개의 프로세서가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되는 경우에 액티브/스탠바이 모드를 효율적으로 결정하므로 2개의 프로세서가 동시에 액티브 모드로 가동하는 것을 방지할 수 있어 시스템의 에러를 방지하게 된다.The present invention efficiently determines the active / standby mode when two redundant processors are simultaneously reset, simultaneously restarted by a command, or input of initial power, thereby preventing two processors from operating in the active mode at the same time. This will prevent system errors.
Description
본 발명은 이중화 프로세서 시스템에 관한 것으로, 특히 이중화된 2개의 프로세서가 동시에 가동을 시작하는 경우 액티브/스탠바이(Active/Standby) 모드를 효율적으로 결정하도록 하는 이중화 프로세서 시스템의 동작모드 결정방법에 관한 것이다.The present invention relates to a redundant processor system, and more particularly, to a method of determining an operation mode of a redundant processor system to efficiently determine an active / standby mode when two redundant processors start to operate at the same time.
일반적으로 전자교환기 등과 같은 시스템에는 프로세서가 실장된 다수의 기능블럭들이 구비되는데, 해당 기능블럭의 프로세서는 동작 중단을 방지하기 위하여 동일한 프로세서를 2개씩 구비하여 이중화되어 있다. 이와 같이 이중화되어 있는 프로세서 중에서 하나는 액티브 모드로 동작하고 다른 하나는 스탠바이 모드로 동작하다가 액티브 모드로 동작하는 프로세서에 장애가 발생되는 경우 스탠바이 모드로 가동되던 프로세서가 액티브 모드로 전환되어 가동됨으로써 장애 발생시에도 데이타 처리 동작의 중단을 방지하도록 되어 있다.In general, a system such as an electronic exchange includes a plurality of functional blocks in which a processor is mounted, and the processor of the functional block is provided with two identical processors in order to prevent an operation interruption. When one of the redundant processors operates in the active mode and the other operates in the standby mode, and the processor operating in the active mode fails, the processor operating in the standby mode is switched to the active mode to operate. It is intended to prevent interruption of the data processing operation.
종래의 이중화 프로세서 시스템은 도1에 도시된 바와 같이 A측 프로세서와 B측 프로세서로 이루어지는데, A측 프로세서에는 중앙처리장치(CPUa), 모드제어 레지스터(RM1, SM1) 및 접속신호 발생회로(CONG1)가 구비되며, B측 프로세서에는 중앙처리장치(CPUb), 모드제어 레지스터(RM2, SM2) 및 접속신호 발생회로(CONG2)가 구비된다. A측 프로세서에 있어서, 모드제어 레지스터(RM1)는 B측 프로세서의 동작모드를 나타내는 2비트의 모드비트를 기록하여 중앙처리장치(CPUa)측에 알려주고, 모드제어 레지스터(SM1)는 중앙처리장치(CPUa)의 동작모드를 나타내는 2비트의 모드비트를 기록하여 B측 프로세서에게 알려주며, 접속신호 발생회로(CONG1)는 모드제어 레지스터(RM1, SM1)에 기록된 모드비트에 따라 이중화 채널의 접속을 제어하기 위한 접속신호를 출력한다. B측 프로세서에 있어서, 모드제어 레지스터(RM2)는 A측 프로세서의 동작모드를 나타내는 2비트의 모드비트를 기록하여 중앙처리장치(CPUb)측에 알려주고, 모드제어 레지스터(SM2)는 중앙처리장치(CPUb)의 동작모드를 나타내는 2비트의 모드비트를 기록하여 A측 프로세서에게 알려주며, 접속신호 발생회로(CONG2)는 모드제어 레지스터(RM2, SM2)에 기록된 모드비트에 따라 이중화 채널의 접속을 제어하기 위한 접속신호를 출력한다.The conventional dual processor system is composed of a processor A and a processor B as shown in FIG. 1, wherein the processor A has a central processing unit (CPUa), mode control registers (RM1, SM1) and a connection signal generating circuit (CONG1). The processor B includes a central processing unit CPUb, mode control registers RM2 and SM2, and a connection signal generation circuit CONG2. In the processor A, the mode control register RM1 records two bits of the mode bits indicating the operation mode of the processor B and informs the CPUa side, and the mode control register SM1 writes the central processing unit ( A 2-bit mode bit indicating the operation mode of CPUa is recorded and notified to the B side processor, and the connection signal generation circuit CONG1 controls the connection of the redundant channel in accordance with the mode bits recorded in the mode control registers RM1 and SM1. Outputs a connection signal for In the processor B, the mode control register RM2 records two bits of the mode bits indicating the operation mode of the processor A and informs the CPUb, and the mode control register SM2 stores the CPU. A 2-bit mode bit indicating the operation mode of CPUb is recorded and notified to the processor on the A side, and the connection signal generation circuit CONG2 controls the connection of the redundant channel in accordance with the mode bits recorded in the mode control registers RM2 and SM2. Outputs a connection signal for
한편, 중앙처리장치(CPUa, CPUb)는 모드제어 레지스터(RM1),(RM2)에 기록된 모드비트에 의거하여 상대편의 동작모드를 확인하고, 자신의 동작모드를 모드제어 레지스터(SM1),(SM2)에 기록하여 상대편에게 알려주는데, 모드제어 레지스터(RM1),(RM2)와 모드제어 레지스터(SM1),(SM2)에 기록되는 상태는 다음과 같다. 즉, 모드제어 레지스터(SM1),(SM2)에 기록되는 모드비트에 있어서, 자체의 중앙처리장치가 리세트 모드인 경우에는 모드비트가 0으로 기록되고, 자체의 중앙처리장치가 액티브 모드인 경우에는 모드비트가 1로 기록되며, 자체의 중앙처리장치가 스탠바이 모드인 경우에는 모드비트가 10으로 기록된다. 그리고, 모드제어 레지스터(RM1),(RM2)에 기록되는 모드비트에 있어서, 상대편 중앙처리장치가 리세트 모드인 경우에는 모드비트가 0으로 기록되고, 상대편 중앙처리장치가 액티브 모드인 경우에는 모드비트가 1로 기록되며, 상대편 중앙처리장치가 스탠바이 모드인 경우에는 모드비트가 10으로 기록된다.On the other hand, the central processing units CPUa and CPUb check the opposing operation mode on the basis of the mode bits recorded in the mode control registers RM1 and RM2, and set their own operation modes to the mode control registers SM1 and ( It writes to SM2) and informs the other side. The state recorded in the mode control registers RM1 and RM2 and the mode control registers SM1 and SM2 is as follows. That is, in the mode bits recorded in the mode control registers SM1 and SM2, when the central processing unit is in the reset mode, the mode bit is written as 0, and the central processing unit is in the active mode. The mode bit is recorded as 1, and if the central processing unit is in standby mode, the mode bit is recorded as 10. Then, in the mode bits recorded in the mode control registers RM1 and RM2, the mode bit is written as 0 when the opposing central processing unit is in the reset mode, and the mode when the opposing central processing unit is in the active mode. The bit is written as 1 and the mode bit is written as 10 when the opposing central processing unit is in standby mode.
또한, 접속신호 발생회로(CONG1),(CONG2)는 자신에게 접속된 모드제어 레지스터(RM1),(RM2)와 모드제어 레지스터(SM1),(SM2)에 기록된 모드비트에 따라 접속신호를 출력하는데, 모드제어 레지스터(RM1),(RM2)에 스탠바이모드를 나타내는 모드비트가 기록됨과 동시에 모드제어 레지스터(SM1),(SM2)에 액티브모드를 나타내는 모드비트가 기록된 경우와 모드제어 레지스터(RM1),(RM2)에 액티브모드를 나타내는 모드비트가 기록됨과 동시에 모드제어 레지스터(SM1),(SM2)에 스탠바이 모드를 나타내는 모드비트가 기록된 경우에는 하이레벨의 접속신호를 출력하고, 그외의 경우에는 로우레벨의 접속신호를 출력한다.In addition, the connection signal generating circuits CONG1 and CONG2 output the connection signals in accordance with the mode bits recorded in the mode control registers RM1 and RM2 and the mode control registers SM1 and SM2 connected thereto. The mode bits indicating the standby mode are written to the mode control registers RM1 and RM2, and the mode bits indicating the active mode are written to the mode control registers SM1 and SM2. If the mode bit indicating the active mode is written to the (RM2) and the mode bit indicating the standby mode is written to the mode control registers SM1 and SM2, a high level connection signal is output. Outputs a low level connection signal.
이상과 같이 구성된 종래의 이중화 프로세서 시스템에서 각 중앙처리장치(CPUa, CPUb)는 서로 상대편의 동작모드를 모드제어 레지스터(RM1, RM2)를 통해 확인하여 자신의 동작모드를 결정하는데, 예를들면 중앙처리장치(CPUa)가 재가동함에 따라 자신의 동작모드를 결정하기 위하여 모드제어 레지스터(RM1)를 통해 상대편 중앙처리장치(CPUb)의 모드비트를 확인하여 해당 모드비트가 0인 경우(상대편이 리세트모드인 경우) 또는 해당 모드비트가 11인 경우(상대편이 실장되지 않은 경우)에는 자신이 액티브 모드로 가동되어야 하므로 모드제어 레지스터(SM1)에 모드비트를 1로 기록한다. 이때, 중앙처리장치(CPUa)는 만약 모드제어 레지스터(RM1)의 모드비트가 1로 기록된 경우(상대편이 현재 액티브모드로 운영중인 경우)에는 모드제어 레지스터(SM1)에 모드비트를 1로 기록함으로써 자신이 스탠바이 모드에 있음을 표시한다. 이와 같은 방식으로 중앙처리장치(CPUa, CPUb)는 자신의 동작모드를 자신에게 소속된 모드제어 레지스터(SM1, SM2)에 기록하여 상대편에게 자신의 동작모드를 알려주고, 자신에게 소속된 모드제어 레지스터(RM1, RM2)를 통해 상대편의 동작모드를 확인한다. 한편, 접속신호 발생회로(CONG1, CONG2)는 A, B측 프로세서의 중앙처리장치(CPUa, CPUb)의 동작모드가 정상적으로 결정되는 순간에 이중화채널에 접속됨을 중앙처리장치(CPUa, CPUb)에게 알려주는 신호로서 사용되는데, A, B측 중앙처리장치(CPUa, CPUb)가 정상적으로 액티브/스탠바이 모드로 결정되면 하이레벨의 접속신호를 출력한다.In the conventional redundant processor system configured as described above, each of the CPUs CPUa and CPUb checks the operation modes of each other through the mode control registers RM1 and RM2 to determine its own operation mode. When the processing unit CPUa is restarted, in order to determine its own operation mode, the mode bit of the central processing unit CPUb is checked through the mode control register RM1, and the corresponding mode bit is 0 (the other side is reset). In case of mode) or when the corresponding mode bit is 11 (the other side is not mounted), the mode bit is written as 1 in the mode control register SM1 because it must be operated in the active mode. At this time, the CPU CPUa records the mode bit as 1 in the mode control register SM1 if the mode bit of the mode control register RM1 is recorded as 1 (the other side is currently operating in the active mode). To indicate that you are in standby mode. In this manner, the CPUs CPUa and CPUb record their operation modes in the mode control registers SM1 and SM2 belonging to them to inform the other party of their operation modes, and the mode control registers belonging to the CPUs. Check the opposing mode through RM1, RM2). On the other hand, the connection signal generating circuits CONG1 and CONG2 inform the central processing units CPUa and CPUb that they are connected to the redundant channel at the moment when the operation modes of the CPUs CPUa and CPUb of the A and B processors are normally determined. Is used as a signal. When the A and B side CPUs CPUa and CPUb are normally determined to be in an active / standby mode, a high level connection signal is output.
이상과 같은 종래의 이중화 프로세서 시스템은 A, B측 프로세서의 중앙처리장치(CPUa, CPUb) 중에서 하나가 액티브 모드로 동작하고 다른 하나가 스탠바이 모드로 동작하는 중에 액티브 모드로 동작하는 중앙처리장치에 장애가 발생되어 스탠바이 모드에 있던 중앙처리장치를 액티브 모드로 전환하여 가동시키는 이중화 절체 동작을 수행하는 경우에는 중앙처리장치가 동작모드를 결정함에 있어 에러가 발생되지 않으나, A, B측 중앙처리장치가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되는 경우에는 모드제어 레지스터(SM1, SM2)의 모드비트가 0으로 기록되므로 모드제어 레지스터(RM1, RM2)의 모드비트가 0으로 기록됨에 기인하여 서로 상대편이 리세트 모드에 있는 것으로 인지하여 A, B측 중앙처리장치 모두가 액티브 모드로 작동하는 비정상적인 현상이 발생되어 시스템에 치명적인 에러를 유발하는 문제점이 있다.The conventional redundant processor system described above has a failure in the central processing unit operating in the active mode while one of the central processing units (CPUa, CPUb) of the A and B side processors is operating in the active mode and the other is in the standby mode. In case of performing a redundant switching operation in which the central processing unit which has been generated and is in the standby mode is switched to the active mode, the central processing unit does not generate an error in determining the operation mode. When reset or restarted at the same time by the command or when the initial power is input, the mode bits of the mode control registers SM1 and SM2 are written as 0. Therefore, the mode bits of the mode control registers RM1 and RM2 are written as 0. Recognizing that each other is in reset mode, both A and B CPUs are in active mode. It is generated an abnormal phenomenon such that there is a problem that causes a fatal error in the system.
본 발명은 상술한 바와 같은 문제점을 해결하기 위하여 안출된 것으로, 이중화된 2개의 프로세서가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되는 경우에 액티브/스탠바이 모드를 효율적으로 결정함으로써 2개의 프로세서가 동시에 액티브 모드로 가동하는 것을 방지하여 시스템의 에러를 방지하도록 하는 이중화 프로세서 시스템의 동작모드 결정방법을 제공하는데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems. The present invention provides an effective method for determining two active / standby modes by efficiently resetting two redundant processors at the same time, restarting them simultaneously by a command, or inputting initial power. It is an object of the present invention to provide a method of determining an operation mode of a redundant processor system that prevents the processor from operating in the active mode at the same time to prevent an error of the system.
이와 같은 목적을 달성하기 위한 본 발명의 특징은, 이중화된 프로세서에 구비된 중앙처리장치의 동작을 결정하는 이중화 프로세서 시스템의 동작모드 결정방법에 있어서, A측, B측 프로세서의 중앙처리장치가 동시에 동작을 시작하여 상호 상대편의 모드비트를 판독하여, 상대편이 리세트 모드로 설정되어 있는지의 여부를 확인하는 제1과정과; 상기 제1과정에서 A측, B측 프로세서의 중앙처리장치가 상호 상대편의 리세트 모드를 확인하여 동시에 액티브 모드로 전환되는 제2과정과; 상기 제2과정이후 상기 A측 프로세서의 중앙처리장치에 제1 레벨의 이중화 실패신호를 인터럽트 신호로서 인가하여 상기 A측 프로세서의 중앙처리장치를 액티브 모드로 유지하고, 상기 B측 프로세서의 중앙처리장치에 제2 레벨의 이중화 실패신호를 인터럽트 신호로서 인가하여 상기 B측 프로세서의 중앙처리장치를 스탠바이 모드로 전환시키는 제3과정을 포함하는데 있다.A feature of the present invention for achieving the above object is, in the method of determining the operation mode of the redundant processor system for determining the operation of the central processing unit provided in the redundant processor, the central processing unit of the A side, B side processor at the same time A first step of starting an operation to read a mode bit of each other and confirming whether or not the other party is set to a reset mode; A second process in which the central processing units of the A-side and B-side processors identify the reset modes of the opposite sides and simultaneously switch to the active mode in the first process; After the second process, the central processing unit of the processor A is maintained in an active mode by applying a redundancy failure signal of a first level as an interrupt signal to the CPU of the processor A. And a third step of switching the central processing unit of the B-side processor into the standby mode by applying a redundancy failure signal of the second level as an interrupt signal.
이와 같은 본 발명에 의하면, 이중화된 2개의 프로세서가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되는 경우에 액티브/스탠바이 모드를 효율적으로 결정하므로 2개의 프로세서가 동시에 액티브 모드로 가동하는 것을 방지할 수 있어 시스템의 에러를 방지하도록 하게된다.According to the present invention, it is possible to efficiently operate the active / standby mode when two redundant processors are simultaneously reset, simultaneously restarted by a command, or initial power is input. It can prevent the system error.
도1은 종래 이중화 프로세서 시스템의 동작모드 결정방식을 설명하기 위한 도.1 is a view for explaining an operation mode determination method of a conventional redundant processor system.
도2는 본 발명에 따른 이중화 프로세서 시스템을 나타낸 도.2 illustrates a redundant processor system in accordance with the present invention.
도3은 도2에 도시된 이중화 프로세서 시스템의 동작모드 결정과정을 도시한 흐름도.3 is a flowchart illustrating an operation mode determination process of the redundant processor system shown in FIG.
도4는 도2에 도시된 이중화 프로세서 시스템의 동작모드 결정에 따른 타이밍도.4 is a timing diagram according to an operation mode determination of the redundant processor system shown in FIG.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
CPUa, CPUb : 중앙처리장치 RM1, SM1 : 모드제어 레지스터CPUa, CPUb: Central processing unit RM1, SM1: Mode control register
CONG1, CONG2 : 접속신호 발생회로 SB1, SB2 : 사이드 비트 입력회로CONG1, CONG2: Connection signal generating circuit SB1, SB2: Side bit input circuit
FD1, FD2 : 이중화 실패 감지회로 RM2, SM2 : 모드제어 레지스터FD1, FD2: Redundancy Failure Detection Circuit RM2, SM2: Mode Control Register
본 발명에 따른 이중화 프로세서 시스템은 도2에 도시된 바와 같이 A측 프로세서와 B측 프로세서로 이루어지는데, A측 프로세서에는 중앙처리장치(CPUa), 모드제어 레지스터(RM1, SM1), 접속신호 발생회로(CONG1), 사이드 비트 입력회로(SB1) 및 이중화 실패 감지회로(FD1)가 구비되며, B측 프로세서에는 중앙처리장치(CPUb), 모드제어 레지스터(RM2, SM2), 접속신호 발생회로(CONG2), 사이드 비트 입력회로(SB2) 및 이중화 실패 감지회로(FD2)가 구비된다. A측 프로세서에 있어서, 모드제어 레지스터(RM1)는 B측 프로세서의 동작모드를 나타내는 2비트의 모드비트를 기록하여 중앙처리장치(CPUa)측에 알려주고, 모드제어 레지스터(SM1)는 중앙처리장치(CPUa)의 동작모드를 나타내는 2비트의 모드비트를 기록하여 B측 프로세서에게 알려주고, 접속신호 발생회로(CONG1)는 모드제어 레지스터(RM1, SM1)에 기록된 모드비트에 따라 이중화 채널의 접속을 제어하기 위한 접속신호를 출력하고, 사이드 비트 입력회로(SB1)는 동작 시작시에 전원(Vcc)로 부터 인가되는 하이레벨의 사이드 비트를 이중화 실패 감지회로(FD1)측에 입력하고, 이중화 실패 감지회로(FD1)는 중앙처리장치(CPUa)에 인가되는 CPU클럭을 공급받아 동작하여 모드제어 레지스터(RM1, SM1)의 모드비트와 사이드 비트 입력회로(SB1)의 사이드 비트에 의거하여 중앙처리장치(CPUa, CPUb) 모두가 동시에 액티브 모드로 설정되는 순간 중앙처리장치(CPUa)에게 인터럽트를 걸어 해당 상황을 통보하여 중앙처리장치(CPUa)가 액티브 모드로 가동되게 한다. B측 프로세서에 있어서, 모드제어 레지스터(RM2)는 A측 프로세서의 동작모드를 나타내는 2비트의 모드비트를 기록하여 중앙처리장치(CPUb)측에 알려주고, 모드제어 레지스터(SM2)는 중앙처리장치(CPUb)의 동작모드를 나타내는 2비트의 모드비트를 기록하여 A측 프로세서에게 알려주고, 접속신호 발생회로(CONG2)는 모드제어 레지스터(RM2, SM2)에 기록된 모드비트에 따라 이중화 채널의 접속을 제어하기 위한 접속신호를 출력하고, 사이드 비트 입력회로(SB2)는 동작 시작시에 접지(GND)로부터 인가되는 로우레벨의 사이드 비트를 이중화 실패 감지회로(FD2)측에 입력하고, 이중화 실패 감지회로(FD2)는 중앙처리장치(CPUb)에 인가되는 CPU클럭을 공급받아 동작하여 모드제어 레지스터(RM2, SM2)의 모드비트와 사이드 비트 입력회로(SB2)의 사이드 비트에 의거하여 중앙처리장치(CPUa, CPUb) 모두가 동시에 액티브 모드로 설정되는 순간 중앙처리장치(CPUb)에게 인터럽트를 걸어 해당 상황을 통보하여 중앙처리장치(CPUb)가 스탠바이 모드로 가동되게 한다.The redundant processor system according to the present invention includes a processor A and a processor B as shown in FIG. 2, wherein the processor A has a central processing unit CPUa, mode control registers RM1 and SM1, and a connection signal generating circuit. (CONG1), side bit input circuit (SB1) and redundancy failure detection circuit (FD1) are provided, and the B side processor includes a central processing unit (CPUb), mode control registers (RM2, SM2), and a connection signal generation circuit (CONG2). And a side bit input circuit SB2 and a redundancy failure detection circuit FD2. In the processor A, the mode control register RM1 records two bits of the mode bits indicating the operation mode of the processor B and informs the CPUa side, and the mode control register SM1 writes the central processing unit ( A 2-bit mode bit indicating the operation mode of CPUa is recorded and notified to the B side processor, and the connection signal generation circuit CONG1 controls the connection of the redundant channel in accordance with the mode bits recorded in the mode control registers RM1 and SM1. The side bit input circuit SB1 inputs a high level side bit applied from the power supply Vcc to the duplication failure detection circuit FD1 at the start of operation, and the duplication failure detection circuit The FD1 operates by receiving a CPU clock applied to the central processing unit CPUa to perform central processing based on the mode bits of the mode control registers RM1 and SM1 and the side bits of the side bit input circuit SB1. Value (CPUa, CPUb) causes all at the same time hang an interrupt to the central processing unit (CPUa) moment is set to the active mode to notify the situation to operate the central processing unit (CPUa) the active mode. In the processor B, the mode control register RM2 records two bits of the mode bits indicating the operation mode of the processor A and informs the CPUb, and the mode control register SM2 stores the CPU. A 2-bit mode bit indicating the operation mode of CPUb is recorded and notified to the processor on the A side, and the connection signal generation circuit CONG2 controls the connection of the redundant channel in accordance with the mode bits recorded in the mode control registers RM2 and SM2. The side bit input circuit SB2 inputs a low level side bit applied from the ground GND to the redundancy failure detection circuit FD2 at the start of operation, and the redundancy failure detection circuit The FD2 is operated by receiving a CPU clock applied to the central processing unit (CPUb) to operate the central processing station based on the mode bits of the mode control registers RM2 and SM2 and the side bits of the side bit input circuit SB2. At the same time both of the CPUs CPUa and CPUb are set to the active mode, the CPUb is interrupted to notify the situation so that the CPUb operates in the standby mode.
한편, 중앙처리장치(CPUa, CPUb)는 모드제어 레지스터(RM1),(RM2)에 기록된 모드비트에 의거하여 상대편의 동작모드를 확인하고, 자신의 동작모드를 모드제어 레지스터(SM1),(SM2)에 기록하여 상대편에게 알려주는데, 모드제어 레지스터(RM1),(RM2)와 모드제어 레지스터(SM1),(SM2)에 기록되는 상태는 다음과 같다. 즉, 모드제어 레지스터(SM1),(SM2)에 기록되는 모드비트에 있어서, 자체의 중앙처리장치가 리세트 모드인 경우에는 모드비트가 0으로 기록되고, 자체의 중앙처리장치가 액티브 모드인 경우에는 모드비트가 1로 기록되며, 자체의 중앙처리장치가 스탠바이 모드인 경우에는 모드비트가 10으로 기록된다. 그리고, 모드제어 레지스터(RM1),(RM2)에 기록되는 모드비트에 있어서, 상대편 중앙처리장치가 리세트 모드인 경우에는 모드비트가 0으로 기록되고, 상대편 중앙처리장치가 액티브 모드인 경우에는 모드비트가 1로 기록되며, 상대편 중앙처리장치가 스탠바이 모드인 경우에는 모드비트가 10으로 기록된다.On the other hand, the central processing units CPUa and CPUb check the opposing operation mode on the basis of the mode bits recorded in the mode control registers RM1 and RM2, and set their own operation modes to the mode control registers SM1 and ( It writes to SM2) and informs the other side. The state recorded in the mode control registers RM1 and RM2 and the mode control registers SM1 and SM2 is as follows. That is, in the mode bits recorded in the mode control registers SM1 and SM2, when the central processing unit is in the reset mode, the mode bit is written as 0, and the central processing unit is in the active mode. The mode bit is recorded as 1, and if the central processing unit is in standby mode, the mode bit is recorded as 10. Then, in the mode bits recorded in the mode control registers RM1 and RM2, the mode bit is written as 0 when the opposing central processing unit is in the reset mode, and the mode when the opposing central processing unit is in the active mode. The bit is written as 1 and the mode bit is written as 10 when the opposing central processing unit is in standby mode.
또한, 접속신호 발생회로(CONG1),(CONG2)는 자신에게 접속된 모드제어 레지스터(RM1),(RM2)와 모드제어 레지스터(SM1),(SM2)에 기록된 모드비트에 따라 접속신호를 출력하는데, 모드제어 레지스터(RM1),(RM2)에 스탠바이모드를 나타내는 모드비트가 기록됨과 동시에 모드제어 레지스터(SM1),(SM2)에 액티브모드를 나타내는 모드비트가 기록된 경우와 모드제어 레지스터(RM1),(RM2)에 액티브모드를 나타내는 모드비트가 기록됨과 동시에 모드제어 레지스터(SM1),(SM2)에 스탠바이 모드를 나타내는 모드비트가 기록된 경우에는 하이레벨의 접속신호를 출력하고, 그외의 경우에는 로우레벨의 접속신호를 출력한다.In addition, the connection signal generating circuits CONG1 and CONG2 output the connection signals in accordance with the mode bits recorded in the mode control registers RM1 and RM2 and the mode control registers SM1 and SM2 connected thereto. The mode bits indicating the standby mode are written to the mode control registers RM1 and RM2, and the mode bits indicating the active mode are written to the mode control registers SM1 and SM2. If the mode bit indicating the active mode is written to the (RM2) and the mode bit indicating the standby mode is written to the mode control registers SM1 and SM2, a high level connection signal is output. Outputs a low level connection signal.
이상과 같이 구성되는 이중화 프로세서 시스템은 도3에 도시된 순서로 이중화 절체 동작을 수행한다.The redundant processor system configured as described above performs the redundant switching operation in the order shown in FIG.
A측 프로세서의 중앙처리장치(CPUa)는 비가동 상태에서(스텝 30), 동작 개시하면 초기화 동작을 수행하고(스텝 31), 자체 테스트 동작을 수행하여(스텝 32), 자체 테스트 결과 양호한 것으로 판단되면(스텝 33), 이중화 체크를 시작한다(스텝 34). 이때, 중앙처리장치(CPUa)는 모드제어 레지스터(RM1)의 모드비트에 의거하여 상대편 중앙처리장치(CPUb)의 동작모드를 판독하고(스텝 35), 모드제어 레지스터(RM1)의 모드비트가 1(액티브 모드)로 기록되어 있는 지의 여부를 확인하여(스텝 36), 해당 모드비트가 1로 기록되어 있으면 모드제어 레지스터(SM1)에 자신의 모드비트를 10으로 기록한후(스텝 37), 스탠바이 모드로 동작한다. 또한, 상기 스텝 36에서 해당 모드비트가 1로 기록되어 있지 않으면, 중앙처리장치(CPUa)는 해당 모드제어 레지스터(RM1)의 모드비트가 0 또는 11로 기록되어 있는지의 여부를 확인하여(스텝 38), 해당 모드비트가 0 또는 11로 기록되어 있으면 모드제어 레지스터(SM1)에 자신의 모드비트를 1으로 기록한후(스텝 39), 액티브 모드로 동작한다.The central processing unit CPUa of the A side processor performs an initialization operation (step 31) when the operation is started in a non-operation state (step 30), performs a self test operation (step 32), and judges that the self test result is good. When it is determined (step 33), the redundancy check is started (step 34). At this time, the central processing unit CPUa reads the operation mode of the opposing central processing unit CPUb based on the mode bits of the mode control register RM1 (step 35), and the mode bits of the mode control register RM1 are set to 1. (Step 36). If the corresponding mode bit is written as 1, write its mode bit to 10 in the mode control register SM1 (Step 37). It works. If the mode bit is not set to 1 in step 36, the CPU CPU checks whether or not the mode bit of the mode control register RM1 is written to 0 or 11 (step 38). If the corresponding mode bit is written as 0 or 11, the mode bit is written to the mode control register SM1 as 1 (step 39), and then operation is performed in the active mode.
그리고, B측 프로세서의 중앙처리장치(CPUb)는 비가동 상태에서(스텝 40), 동작 개시하면 초기화 동작을 수행하고(스텝 41), 자체 테스트 동작을 수행하여(스텝 42), 자체 테스트 결과 양호한 것으로 판단되면(스텝 43), 이중화 체크를 시작한다(스텝 44). 이때, 중앙처리장치(CPUb)는 모드제어 레지스터(RM2)의 모드비트에 의거하여 상대편 중앙처리장치(CPUa)의 동작모드를 판독하고(스텝 45), 모드제어 레지스터(RM2)의 모드비트가 1(액티브 모드)로 기록되어 있는 지의 여부를 확인하여(스텝 46), 해당 모드비트가 1로 기록되어 있으면 모드제어 레지스터(SM2)에 자신의 모드비트를 10으로 기록한후(스텝 47), 스탠바이 모드로 동작한다. 또한, 상기 스텝 46에서 해당 모드비트가 1로 기록되어 있지 않으면, 중앙처리장치(CPUb)는 해당 모드제어 레지스터(RM2)의 모드비트가 0 또는 11로 기록되어 있는지의 여부를 확인하여(스텝 48), 해당 모드비트가 0 또는 11로 기록되어 있으면 모드제어 레지스터(SM2)에 자신의 모드비트를 1으로 기록한후(스텝 49), 액티브 모드로 동작한다.Then, in the non-operation state (step 40), the central processing unit (CPUb) of the B side processor performs an initialization operation (step 41) when the operation is started (step 41), and performs a self test operation (step 42), so that the self test result is satisfactory. If it is determined (step 43), the redundancy check is started (step 44). At this time, the central processing unit CPUb reads the operation mode of the other central processing unit CPUa based on the mode bits of the mode control register RM2 (step 45), and the mode bits of the mode control register RM2 are set to one. Check whether or not the data is recorded in the (active mode) (step 46). If the corresponding mode bit is recorded as 1 (1), write its mode bit to 10 in the mode control register SM2 (step 47). It works. If the mode bit is not set to 1 in step 46, the CPU CPU checks whether or not the mode bit of the mode control register RM2 is set to 0 or 11 (step 48). If the mode bit is written as 0 or 11, the mode bit is written to the mode control register SM2 as 1 (step 49), and then the operation mode is activated.
한편, A, B측 중앙처리장치(CPUa, CPUb)가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되어 모드제어 레지스터(SM1, SM2)의 모드비트가 0으로 기록되어 있는 경우에, 모드제어 레지스터(RM1, RM2)의 모드비트가 0으로 기록됨에 기인하여 서로 상대편이 리세트 모드에 있는 것으로 인지하여 A, B측 중앙처리장치(CPUa, CPUb) 모두가 상기 스텝 39, 49에서 모드제어 레지스터(SM1, SM2)에 모드비트를 1로 기록하게 되면, A측의 이중화 실패 감지회로(FD1)가 사이드 비트 입력회로(SB1)로부터 하이레벨신호를 입력받아 중앙처리장치(CPUa)에게 하이레벨의 이중화 실패신호를 출력하여 인터럽트를 걸어 해당 상황을 보고함으로써 중앙처리장치(CPUa)는 액티브 모드로 동작하고, B측의 이중화 실패 감지회로(FD2)가 사이드 비트 입력회로(SB2)로부터 로우레벨신호를 입력받아 중앙처리장치(CPUb)에게 로우레벨의 이중화 실패신호를 출력하여 인터럽트를 걸어 이중화 실패를 보고함으로써 중앙처리장치(CPUb)는 모드제어 레지스터(SM2)에 모드비트를 10으로 기록한후(스텝 50) 스탠바이 모드로 동작한다.On the other hand, when the A and B side CPUs (CPUa and CPUb) are reset at the same time or restarted at the same time by a command or the initial power is input and the mode bits of the mode control registers SM1 and SM2 are recorded as 0, Due to the fact that the mode bits of the mode control registers RM1 and RM2 are written to 0, the other side recognizes that the other side is in the reset mode, so that both the A and B side CPUs CPUa and CPUb operate in the steps 39 and 49. When the mode bit is set to 1 in the control registers SM1 and SM2, the redundancy failure detection circuit FD1 on the A side receives a high level signal from the side bit input circuit SB1 and sends a high level signal to the central processing unit CPUa. By outputting the redundancy failure signal of the level and interrupting to report the situation, the CPU CPU operates in the active mode, and the redundancy failure detection circuit FD2 on the B side is low-level from the side bit input circuit SB2. After receiving the signal and outputting a low level redundancy failure signal to the CPU, interrupt is reported by the CPU, the CPU b writes the mode bit to 10 in the mode control register SM2 ( Step 50) Operate in standby mode.
즉, A, B측 중앙처리장치(CPUa, CPUb)가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되는 경우에는 모드제어 레지스터(SM1, SM2)의 모드비트가 0으로 기록되는데, 이와 같이 모드제어 레지스터(RM1, RM2)의 모드비트가 0으로 기록됨에 기인하여 서로 상대편이 리세트 모드에 있는 것으로 인지하여 A, B측 중앙처리장치(CPUa, CPUb) 모두가 모드제어 레지스터(SM1, SM2)에 모드비트를 1로 기록하게 되면, A측의 이중화 실패 감지회로(FD1)가 사이드 비트 입력회로(SB1)로부터 하이레벨신호를 입력받아 중앙처리장치(CPUa)에게 인터럽트를 걸어 해당 상황을 보고하여 중앙처리장치(CPUa)를 액티브 모드로 동작시키고, B측의 이중화 실패 감지회로(FD2)가 사이드 비트 입력회로(SB2)로부터 로우레벨신호를 입력받아 중앙처리장치(CPUb)에게 인터럽트를 걸어 이중화 실패를 보고하여 중앙처리장치(CPUb)를 스탠바이 모드로 동작시킨다.That is, when the A and B side CPUs CPUa and CPUb are reset at the same time, restarted at the same time by a command, or the initial power is input, the mode bits of the mode control registers SM1 and SM2 are written as 0. Similarly, because the mode bits of the mode control registers RM1 and RM2 are written to 0, the opposite sides of the mode control registers RM1 and RM2 are recognized in the reset mode. When the mode bit is written as 1 in SM2), the redundancy failure detection circuit FD1 on the A side receives the high level signal from the side bit input circuit SB1 and interrupts the CPU A to indicate the situation. The CPU CPU is operated in the active mode, and the redundancy failure detection circuit FD2 on the B side receives the low level signal from the side bit input circuit SB2 and interrupts the CPU CPUb. Reporting redundancy fail to operate the central processing unit (CPUb) to the standby mode.
이상과 같이 A, B측 중앙처리장치(CPUa, CPUb)가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되는 경우의 이중화 절체 동작을 도4에 의거하여 설명하면 다음과 같다.As described above, the redundant switching operation in the case where the A and B side CPUs CPUa and CPUb are reset at the same time, restarted at the same time by the command, or the initial power is input will be described with reference to FIG.
A측, B측 프로세서의 중앙처리장치(CPUa),(CPUb)가 동시에 동작을 시작하여 모드제어 레지스터(RM1),(RM2)에 기록된 상대편의 모드비트 0을 판독하여 모드제어 레지스터(SM1),(SM2)에 모드비트를 1(액티브 모드)로 기록하는 경우, A측의 이중화 실패 감지회로(FD1)가 사이드 비트 입력회로(SB1)로부터 하이레벨신호를 입력받아 중앙처리장치(CPUa)에게 하이레벨의 이중화 실패신호를 출력하여 인터럽트를 걸어 해당 상황을 보고하여 중앙처리장치(CPUa)를 액티브 모드로 동작시키고, B측의 이중화 실패 감지회로(FD2)가 사이드 비트 입력회로(SB2)로부터 로우레벨신호를 입력받아 중앙처리장치(CPUb)에게 로우레벨의 이중화 실패신호를 출력하여 인터럽트를 걸어 이중화 실패를 알려주어 중앙처리장치(CPUb)를 스탠바이 모드로 동작시킨다. 한편, 접속신호 발생회로(CONG1, CONG2)는 A, B측 프로세서의 중앙처리장치(CPUa, CPUb)의 동작모드가 비정상적으로 결정되어 있는 경우에는 로우레벨의 접속신호를 출력하나, A, B측 중앙처리장치(CPUa, CPUb)가 정상적으로 액티브/스탠바이 모드로 결정되면 하이레벨의 접속신호를 출력한다.The central processing units (CPUa) and (CPUb) of the A side and B side processors start to operate simultaneously, and read the mode bits 0 of the other side recorded in the mode control registers RM1 and RM2 to read the mode control register SM1. When the mode bit is written as 1 (active mode) in (SM2), the redundancy failure detection circuit FD1 on the A side receives a high level signal from the side bit input circuit SB1 and sends it to the CPUA. Outputs a high-level redundancy failure signal, interrupts, reports the corresponding situation, and operates CPUA in the active mode, and the redundancy failure detection circuit FD2 on the B side is pulled low from the side bit input circuit SB2. It receives the level signal and outputs a low level duplication failure signal to the CPU to interrupt the notification of duplication by operating the CPU in the standby mode. On the other hand, the connection signal generating circuits CONG1 and CONG2 output low-level connection signals when the operation modes of the central processing units CPUa and CPUb of the A and B side processors are abnormally determined. When the CPUs CPUa and CPUb are normally determined to be in an active / standby mode, a high level connection signal is output.
이상 설명한 바와 같이, 본 발명은 이중화된 2개의 프로세서가 동시에 리세트 되거나 명령에 의해 동시에 재가동 되거나 초기전원이 입력되는 경우에 액티브/스탠바이 모드를 효율적으로 결정하므로 2개의 프로세서가 동시에 액티브 모드로 가동하는 것을 방지할 수 있어 시스템의 에러를 방지하게 된다.As described above, the present invention efficiently determines the active / standby mode when two redundant processors are simultaneously reset, restarted simultaneously by a command, or initial power is input. It can prevent the system error.
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