KR100191784B1 - Semiconductor memory device having redundant checking circuit - Google Patents

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KR100191784B1 KR1019960033950A KR19960033950A KR100191784B1 KR 100191784 B1 KR100191784 B1 KR 100191784B1 KR 1019960033950 A KR1019960033950 A KR 1019960033950A KR 19960033950 A KR19960033950 A KR 19960033950A KR 100191784 B1 KR100191784 B1 KR 100191784B1
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윤종용
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Abstract

본 발명은 결함이 발생된 메모리셀을 실제로 퓨즈를 컷팅하여 리페어한 것과 동일하게 외부 입력신호에 의해 가상적으로 퓨즈를 컷팅하여 줌으로써, 결함이 발생된 메모리셀을 리던던시 메모리셀로 대체하기 위한 리페어전에 리던던시 메모리셀의 결함유무를 판독하여 리페어 이후의 불량발생을 사전에 방지하고, 정상 메모리셀과 동일하게 리던던시 메모리셀에 대한 검증이 가능하여 레이저 컷팅후의 리던던시 메모리셀의 테스트동작을 생략할 수 있는 리던던시 검증회로를 갖는 반도체 메모리장치로서, 열과 행의 매트릭 형태로 배열된 복수개의 메모리 셀을 갖는 정상 메모리 셀 어레이와 리던던시 메모리 셀 어레이를 구비한 메모리셀 어레이와, 외부로부터 인가되는 어드레스를 프리디코딩하여 프리디코딩신호를 출력하기 위한 프리디코더와, 프리 디코더로부터 인가되는 프리디코딩신호를 디코딩하여 정상 메모리 셀 어레이내의 해당하는 워드라인을 선택하기 위한 디코딩신호를 출력하는 메인 디코더와, 프리 디코더로부터 인가되는 프리디코딩신호를 디코딩하여 외부로부터 정상메모리셀 어레이내의 결함이 발생된 메모리셀의 어드레스신호가 인가된 경우에는 리던던시 메모리 셀어레이의 리페어된 워드라인 선택신호를 리던던시 메모리셀 어레이로 출력하여 해당 리페어된 메모리셀을 선택함과 동시에 메인 디코더로 출력하여 메인 디코더로부터 정상 메모리셀 어레이의 워드라인 선택신호가 출력되지 않도록 메인 디코더를 디스에이블시키는 리던던시 검증회로를 포함한다.The present invention virtually cuts a fuse by an external input signal in the same manner that a defective memory cell is actually repaired by cutting a fuse, thereby providing redundancy before replacing a defective memory cell with a redundant memory cell. Redundancy verification that reads the presence or absence of a memory cell to prevent defects after repairing in advance, and verifies the redundant memory cell in the same way as a normal memory cell, thereby eliminating the test operation of the redundant memory cell after laser cutting. A semiconductor memory device having a circuit, comprising: a normal memory cell array having a plurality of memory cells arranged in a matrix form of columns and rows, a memory cell array having a redundancy memory cell array, and a predecoding by precoding an address applied from the outside A predecoder for outputting a signal, The main decoder outputs a decoding signal for selecting a corresponding word line in the normal memory cell array by decoding the predecoding signal applied from the decoder, and the normal memory cell array from the outside by decoding the predecoding signal applied from the pre decoder. When the address signal of the defective memory cell is applied, the repaired word line selection signal of the redundant memory cell array is output to the redundant memory cell array to select the corresponding repaired memory cell and output to the main decoder at the same time. And a redundancy verification circuit for disabling the main decoder so that the word line selection signal of the normal memory cell array is not output from the decoder.

Description

리던던시 검증회로를 갖는 반도체 메모리장치(semiconductor memory device having redundancy verification circuit)Semiconductor memory device having redundancy verification circuit

본 발명은 결함이 발생된 메모리셀을 여분의 리던던시 메모리셀로 대체가 가능한 반도체 메모리장치에 있어서, 특히 결함이 발생된 메모리셀을 실제로 퓨즈를 컷팅하여 리페어한 것과 동일하게 외부 입력신호에 의해 가상적으로 퓨즈를 컷팅하여 줌으로써, 결함이 발생된 메모리셀을 리던던시 메모리셀로 대체하기 위한 리페어전에 리던던시 메모리셀의 결함유무를 판독하여 리페어이후의 불량발생을 사전에 방지하고, 정상 메모리셀과 동일하게 리던던시 메모리셀에 대한 검증이 가능하여 레이저 컷팅후의 리던던시 메모리셀의 테스트동작을 생략할 수 있는 리던던시 검증회로를 갖는 반도체 메모리장치에 관한 것이다.The present invention provides a semiconductor memory device in which a defective memory cell can be replaced with an extra redundancy memory cell. In particular, the defective memory cell is virtually repaired by an external input signal in the same manner as a repair of a defective memory cell by actually cutting a fuse. By cutting the fuse, the presence or absence of a redundancy memory cell is read before the replacement to replace the defective memory cell with the redundancy memory cell to prevent defects after the repair in advance, and the redundancy memory is the same as the normal memory cell. The present invention relates to a semiconductor memory device having a redundancy verification circuit capable of verifying a cell so that a test operation of a redundant memory cell after laser cutting can be omitted.

현재 반도체회로 설계기술과 공정기술의 발달로 기억소자(memory device)는 점점 더 소형화 및 고집적화되고 있으며, 제조공정상의 메모리셀의 결함은 반도체 메모리소자의 수율저하의 원인이 되고 있다. 이러한 메모리 셀의 결함에 따른 수율저하를 해결하기 위한 방법으로 복수개의 메모리셀들중 결함이 발생된 메모리셀을 여분의 리던던시 셀로 대체하여 수율을 향상시키는 방법이 있었다.BACKGROUND With the development of semiconductor circuit design technology and process technology, memory devices are becoming smaller and more integrated, and defects in memory cells in the manufacturing process are causing a decrease in yield of semiconductor memory devices. As a method for solving the yield drop due to the defect of the memory cell, there is a method of improving the yield by replacing the defective memory cell among the plurality of memory cells with an extra redundancy cell.

이와같이 결함이 발생된 메모리셀을 여분의 리던던시 셀로 대체하였을 경우, 결함이 발견된 메모리셀의 어드레스를 저장하여 이후 해당 어드레스가 선택될 경우 리던던시 셀이 선택되도록 하는 방법중에는 퓨즈 컷팅방법이 있다. 결함이 발생된 메모리셀의 어드레스를 퓨즈 컷팅하는 방법으로는 패키지 전의 웨이퍼상태에서 레이저를 이용하여 컷팅하는 방법 및 패키지후의 전기적 리페어 방법등이 있다.When a defective memory cell is replaced with an extra redundancy cell, a fuse cutting method is used to store an address of a memory cell in which a defect is found so that a redundancy cell is selected when a corresponding address is selected later. As a method of fuse cutting an address of a defective memory cell, there are a method of cutting using a laser in a wafer state before a package, an electric repair method after a package, and the like.

그러나, 결함이 발생된 메모리셀이 여분의 리던던시 메모리셀로 대체되어 리페어된 종래의 반도체 메모리장치에 있어서, 리던던시 메모리셀은 리페어되기 전까지는 결함유무를 알 수 없었다. 따라서, 결함이 발생된 메모리셀을 여분의 리던던시 메모리셀로 리페어하였더라도 리페어된 리던던시 메모리셀이 결함이 발생된 셀인 경우에는, 여전히 결함이 존재하게 되어 수율 향상이라는 본래의 목적에 부합하지 못하는 결과를 초래하게 되었다. 또한 결함이 발생된 메모리셀을 리던던시 셀로 대체하기 위한 리페어시간 및 리던던시 메모리셀의 테스트시간의 증가는 메모리장치의 가격 상승에 중요한 영향을 미치게 되었다.However, in a conventional semiconductor memory device in which a defective memory cell is replaced with an extra redundancy memory cell and repaired, the presence or absence of a defect is not known until the redundant memory cell is repaired. Therefore, even if a defective memory cell is repaired as an extra redundancy memory cell, if the repaired redundant memory cell is a defective cell, the defect still exists, resulting in a failure to meet the original purpose of improving yield. Was done. In addition, the increase in the repair time for replacing the defective memory cell with the redundancy cell and the test time of the redundancy memory cell have an important effect on the price increase of the memory device.

이에 따라, 외부입력신호에 의해 리던던시 메모리셀을 활성화시켜 독출 및 기입동작을 수행함으로써 리페어전에 미리 리던던시 메모리셀의 결함유무를 판독하는 동작과, 결함이 발생된 메모리셀을 결함이 없는 리던던시 메모리셀로 리페어한 다음 리페어된 리던던시 메모리셀의 결함유무를 검증하는 동작이 필요하게 되어, 반도체 메모리장치의 테스트 코스트가 높아지는 단점이 있었다.Accordingly, the redundancy memory cell is activated by an external input signal to perform read and write operations, thereby reading out the presence or absence of a defect of the redundancy memory cell before the repair, and converting the defective memory cell into a defectless redundancy memory cell. After repairing, an operation of verifying whether a repaired redundancy memory cell is defective is required, resulting in an increase in test cost of the semiconductor memory device.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 결함이 발생된 메모리셀을 실제로 리페어한 것처럼 외부 입력신호에 의해 가상적으로 퓨즈를 컷팅하여 줌으로써 리페어전에 리던던시 메모리셀의 결함유무를 판독하여 리페어이후의 불량발생을 사전에 방지하여 수율을 향상시킬 수 있는 리던던시 검증회로를 갖는 반도체 메모리장치를 제공하는 데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, and there is a defect in the redundancy memory cell before the repair by virtually cutting the fuse by an external input signal as if the defective memory cell is actually repaired. It is an object of the present invention to provide a semiconductor memory device having a redundancy verification circuit capable of improving the yield by preventing the occurrence of defects after repair in advance.

본 발명의 다른 목적은 리던던시 검증회로에 의해 정상 메모리셀과 동일하게 리던던시 메모리셀의 검증이 가능하여 리페어후의 리던던시 메모리셀의 결함유무를 판별하기 위한 테스트동작이 생략되어 테스트 단가를 감소시킬 수 있는 리던던시 검증회로를 갖는 반도체 메모리장치를 제공하는 데 그 목적이 있다.Another object of the present invention is to enable redundancy verification circuits to verify redundancy memory cells in the same way as normal memory cells, thereby eliminating a test operation for determining the presence or absence of redundancy memory cells after repair, thereby reducing test cost. It is an object of the present invention to provide a semiconductor memory device having a verification circuit.

도 1은 본 발명의 실시예에 따른 리던던시 검증회로를 구비한 반도체 메모리장치의 블럭도,1 is a block diagram of a semiconductor memory device having a redundancy verification circuit in accordance with an embodiment of the present invention;

도 2는 도 1의 리던던시 검증회로에 있어서, 리던던시 프리디코더의 상세도,2 is a detailed view of a redundancy predecoder in the redundancy verification circuit of FIG. 1;

도 3은 도 1의 리던던시 검증회로에 있어서, 리던던시 디코더의 블럭도,3 is a block diagram of a redundancy decoder in the redundancy verification circuit of FIG.

도 4의 도 3의 리던던시 디코더의 상세 회로도,Detailed circuit diagram of the redundancy decoder of FIG.

도 5는 본 발명의 리던던시 검증회로를 갖는 반도체 메모리장치의 동작타이밍도,5 is an operation timing diagram of a semiconductor memory device having a redundancy verification circuit of the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 메모리 셀 어레이100A : 정상 메모리 셀 어레이100: memory cell array 100A: normal memory cell array

100B : 리던던시 메모리셀 어레이200 : 프리 디코더100B: redundancy memory cell array 200: predecoder

300 : 리던던시 어드레스발생부400 : 리던던시 디코더300: redundancy address generator 400: redundancy decoder

310 - 340 : 제1 내지 제4리던던시 어드레스 발생수단310 to 340: first to fourth redundancy address generating means

400D : 출력부400A, 400B, 400C : 리던던시 디코딩부400D: output unit 400A, 400B, 400C: redundancy decoding unit

410 : 래치수단410a, 400b, 400c, 400d : 래치410: latch means 410a, 400b, 400c, 400d: latch

420 : 논리수단430 : 퓨징수단420: logic means 430: fusing means

430a, 430b, 430c, 430d : 퓨즈440 : 퓨즈옵션수단430a, 430b, 430c, 430d: Fuse 440: Fuse option means

440a, 440b, 440c, 440d : 옵션수단450 : 디코딩수단440a, 440b, 440c, 440d: optional means 450: decoding means

500 : 리던던시 검증회로600 : 메인 디코더500: redundancy verification circuit 600: main decoder

상기 목적을 달성하기 위하여 본 발명은 열과 행의 매트릭 형태로 배열된 복수개의 메모리 셀을 갖는 정상 메모리 셀 어레이와 상기 정상 메모리 셀 어레이의 메모리셀에 결함발생시 결함이 발생된 메모리셀의 리페어용으로 사용되는 리던던시 메모리 셀 어레이를 구비한 메모리셀 어레이를 구비하여, 결함이 발생된 정상 메모리셀을 여분의 리던던시 메모리셀로 리페어할 수 있는 반도체 메모리장치에 있어서, 외부로부터 인가되는 어드레스를 프리디코딩하여 프리디코딩신호를 출력하기 위한 프리디코더와, 프리 디코더로부터 인가되는 프리디코딩신호를 디코딩하여 메모리 셀 어레이중 정상 메모리 셀 어레이내의 해당하는 워드라인을 선택하기 위한 디코딩신호를 출력하는 메인 디코더와, 프리 디코더로부터 인가되는 프리디코딩신호를 디코딩하여 외부로부터 정상메모리셀 어레이내의 결함이 발생된 메모리셀의 어드레스신호가 인가된 경우에는 리던던시 메모리 셀어레이의 리페어된 워드라인 선택신호를 리던던시 메모리셀 어레이로 출력하여 해당 리페어된 메모리셀을 선택함과 동시에 메인 디코더로 출력하여 메인 디코더로부터 정상 메모리셀 어레이의 워드라인 선택신호가 출력되지 않도록 메인 디코더를 디스에이블시키는 리던던시 검증회로를 포함한다.In order to achieve the above object, the present invention is used for repairing a normal memory cell array having a plurality of memory cells arranged in a matrix form of columns and rows and a memory cell in which a defect occurs when a defect occurs in a memory cell of the normal memory cell array. A semiconductor memory device having a memory cell array having a redundant memory cell array, wherein the defective memory cell can be repaired as an extra redundancy memory cell, wherein the address is externally precoded and precoded. A predecoder for outputting a signal, a main decoder for decoding a predecoding signal applied from the predecoder, and outputting a decoding signal for selecting a corresponding word line in a normal memory cell array among the memory cell arrays, and applying from a predecoder To decode the predecoded signal When the address signal of the defective memory cell in the normal memory cell array is applied from the outside, the repaired word line selection signal of the redundant memory cell array is output to the redundant memory cell array to select the corresponding repaired memory cell. And a redundancy verification circuit which simultaneously outputs to the main decoder and disables the main decoder so that the word line selection signal of the normal memory cell array is not output from the main decoder.

본 발명의 리던던시 검증회로를 구비한 반도체 메모리장치에 있어서,In the semiconductor memory device provided with the redundancy verification circuit of the present invention,

본 발명의 반도체 메모리장치는 외부 입력신호에 의해 가상적으로 퓨즈를 컷팅하여 실제로 결함이 발생된 메모리셀을 리페어한 것과 동일한 효과를 얻을 수 있는 리던던시 검증회로를 구비함으로써, 한번의 테스트로서 리페어전에 리던던시 메모리셀의 결함유무를 판독하고, 리페어이후의 리던던시 메모리셀의 결함유무에 대한 검증이 가능하다. 따라서, 본 발명의 반도체 메모리장치는 리페어전에 리던던시 메모리셀의 결함유무를 판독하여 리페어를 수행함으로써 리페어이후의 불량발생을 사전에 방지하여 수율을 향상시킬 수 있을 뿐만 아니라 정상 메모리셀과 동일하게 리던던시 메모리셀의 결함유무에 대한 검증이 가능하여 리페어후의 테스트동작이 생략가능하므로 테스트단가를 감소시킬 수 있는 이점이 있다.The semiconductor memory device of the present invention has a redundancy verification circuit that can virtually cut a fuse by an external input signal and obtain the same effect as repairing a memory cell in which a defect has actually occurred, thereby providing a redundancy memory before repairing as a test. It is possible to read the presence or absence of a cell defect and to verify the presence or absence of a redundancy memory cell after repair. Therefore, the semiconductor memory device of the present invention reads the presence or absence of a redundancy memory cell before repairing and performs repair to prevent the occurrence of defects after the repair in advance, thereby improving the yield and the same redundancy memory as a normal memory cell. Since it is possible to verify whether a cell is defective, a test operation after repair can be omitted, thereby reducing the test cost.

실시예Example

본 발명의 신규한 반도체 메모리장치는 프리디코더(200)로부터 출력된 프리디코딩신호(RAi, RBi, RCi)를 입력하여 결함이 발생된 메모리셀의 어드레스신호인 경우에는, 리던던시 검증회로(500)는 도 4에 도시된 바와같이 리던던시 어드레스발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)에 의해 리던던시 디코더(400)로 결함이 발생된 메모리셀의 어드레스가 인가되어 퓨즈(431-434)중 그 어드레스에 해당하는 퓨즈를 가상적으로 컷팅시켜 준다. 이에 따라, 메모리 셀 어레이중 결함이 발생된 정상 메모리셀 어레이(100A) 대신에 리던던시 메모리셀 어레이(100B)의 리페어된 워드라인 선택신호(RWL)를 출력하여 리던던시 메모리셀을 선택한다. 따라서, 리페어전에 결함이 발생된 메모리셀의 퓨즈를 컷팅한 것과 동일하게 가상적으로 퓨즈를 컷팅시켜 줌으로써, 리페어전에 리던던시 메모리셀의 결함유무를 판독할 수 있을 뿐만 아니라 리페어후의 리던던시 메모리셀의 결함유무를 판별하기 위한 테스트동작이 생략된다.In the novel semiconductor memory device of the present invention, when the predecoding signals RAi, RBi, and RCi are output from the predecoder 200, and the address signals of the defective memory cells are generated, the redundancy verification circuit 500 As shown in FIG. 4, the address of a memory cell in which a defect is generated to the redundancy decoder 400 is applied by the redundancy address signals RR1 to RR4 applied from the redundancy address generating unit 300, and thus the fuses 431 to 434. The fuse corresponding to the address is virtually cut. Accordingly, the redundant word cell selection signal RWL of the redundancy memory cell array 100B is output instead of the normal memory cell array 100A in which the defect is generated in the memory cell array to select the redundancy memory cell. Therefore, by cutting the fuse virtually the same as cutting the fuse of the memory cell in which the defect occurred before the repair, it is possible not only to read the presence or absence of the redundancy memory cell before the repair, but also to determine the defect of the redundancy memory cell after the repair. The test operation for discriminating is omitted.

이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 리던던시 검증회로를 구비한 반도체 메모리장치의 블럭도를 도시한 것이다. 도 1을 참조하면, 본 발명의 반도체 메모리장치는 열과 행의 매트릭 형태로 배열된 복수개의 메모리 셀을 갖는 정상 메모리 셀 어레이(100A)와 상기 정상 메모리 셀 어레이의 메모리셀에 결함발생시 결함이 발생된 메모리셀의 리페어용으로 사용되는 리던던시 메모리 셀 어레이(100B)를 구비한 메모리셀 어레이(100)를 포함하고, 외부로부터 인가되는 어드레스를 프리디코딩하여 프리디코딩신호(RAi, RBi, RCi)를 출력하기 위한 프리디코더(200)와, 프리 디코더(200)로부터 인가되는 프리디코딩신호(RAi, RBi, RCI)를 디코딩하여 메모리 셀 어레이(100)중 정상 메모리 셀 어레이(100A)내의 해당하는 워드라인을 선택하기 위한 디코딩신호(NWL)를 출력하는 메인 디코더(600)를 포함한다.1 is a block diagram of a semiconductor memory device having a redundancy verification circuit in accordance with an embodiment of the present invention. Referring to FIG. 1, in the semiconductor memory device of the present invention, when a defect occurs in a normal memory cell array 100A having a plurality of memory cells arranged in a matrix form of columns and rows and a memory cell of the normal memory cell array A memory cell array 100 including a redundancy memory cell array 100B used for repairing memory cells, and predecoding an address applied from the outside to output predecoding signals RAi, RBi, and RCi. Predecoder 200 for decoding and predecoding signals RAI, RBi, and RCI applied from the predecoder 200 to decode the corresponding word lines in the normal memory cell array 100A from the memory cell array 100. And a main decoder 600 for outputting a decoded signal NWL.

또한, 본 발명의 반도체 메모리장치는 프리 디코더(200)로부터 인가되는 프리디코딩신호(RAi, RBi, RCi)를 디코딩하여 외부로부터 정상메모리셀 어레이(100A)내의 결함이 발생된 메모리셀의 어드레스신호가 인가된 경우에는 리던던시 메모리 셀어레이(100B)의 리페어된 워드라인 선택신호(RWL)를 리던던시 메모리셀 어레이(100B)로 출력하여 해당 리페어된 메모리셀을 선택함과 동시에 메인 디코더(600)로 출력하여 메인 디코더(600)로부터 정상 메모리셀 어레이(100A)의 워드라인 선택신호(NVM)가 출력되지 않도록 메인 디코더(600)를 디스에이블시키는 리던던시 검증회로(500)를 포함한다.In addition, the semiconductor memory device of the present invention decodes the predecoding signals RAi, RBi, and RCi applied from the predecoder 200 so that an address signal of a memory cell having a defect in the normal memory cell array 100A from outside is generated. If applied, the repaired word line selection signal RWL of the redundancy memory cell array 100B is output to the redundancy memory cell array 100B to select the corresponding repaired memory cell and output the same to the main decoder 600. The redundancy verification circuit 500 disables the main decoder 600 so that the word line selection signal NVM of the normal memory cell array 100A is not output from the main decoder 600.

도 1을 참조하면, 리던던시 검증회로(500)는 프리디코더(200)로부터 프리디코딩신호(RAi, RBi, RCi)를 입력하여 결함이 발생된 메모리셀의 어드레스신호가 인가된 경우에 리던던시 어드레스신호(RR1-RR4)를 발생하는 리던던시 어드레스발생부(300)와, 리던던시 어드레스발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)를 디코딩하여 결함이 발생된 메모리셀의 어드레스신호가 인가된 경우에 메인 디코더(600)를 디스에이블시키고 리던던시 메모리셀 어레이(100B)의 리페어된 워드라인을 선택하기 위한 리페어된 워드라인 선택신호(RWL)를 출력하는 리던던시 디코더(400)로 이루어졌다.Referring to FIG. 1, the redundancy verification circuit 500 inputs the predecoding signals RAi, RBi, and RCi from the predecoder 200 to apply a redundancy address signal when the address signal of the defective memory cell is applied. When the redundancy address generator 300 generating RR1-RR4 and the redundancy address signal RR1-RR4 applied from the redundancy address generator 300 are decoded and the address signal of the defective memory cell is applied. The redundancy decoder 400 disables the main decoder 600 and outputs a repaired word line selection signal RWL for selecting the repaired word line of the redundant memory cell array 100B.

상기한 바와같은 본 발명의 반도체 메모리장치는 정상모드(테스트모드가 아닌 경우)일 경우에는 리던던시 검증회로(500)의 리던던시 디코더(400)는 외부로부터 로우상태의 테스트신호(TEST)가 인가되어 리던던시 어드레스발생부(300)로부터의 출력신호(RR1-RR4)에 관계없이 하이상태의 리페어된 워드라인 선택신호(RWL)가 출력하며, 이 하이상태의 리페어된 워드라인선택신호(RWL)는 메인 디코더(600)의 동작에는 영향을 미치지 않는다.In the semiconductor memory device of the present invention as described above, in the normal mode (not the test mode), the redundancy decoder 400 of the redundancy verification circuit 500 receives redundancy by applying the test signal TEST in the low state from the outside. The repaired word line selection signal RWL in the high state is output regardless of the output signals RR1-RR4 from the address generator 300. The repaired word line selection signal RWL in the high state is the main decoder. It does not affect the operation of 600.

따라서, 외부로부터 인가되는 어드레스신호를 프리 디코더(200)를 통해 디코딩하고, 메인 디코더(600)가 프리 디코더(200)로부터 인가되는 프리디코딩신호(RAi, RBi, RCi)를 디코딩하여 정상 메모리 셀어레이(100B)의 워드라인 선택신호(NWL)를 출력하며, 이에 따라 정상 메모리셀 어레이(100B)의 해당되는 메모리셀을 선택하여 기입 또는 독출동작을 수행한다.Accordingly, the address signal applied from the outside is decoded through the predecoder 200, and the main decoder 600 decodes the predecoded signals RAi, RBi, and RCi applied from the predecoder 200, and thus the normal memory cell array. The word line selection signal NWL of 100B is output, and thus a corresponding memory cell of the normal memory cell array 100B is selected to perform a write or read operation.

이후 결함이 발생된 메모리셀 어드레스에 해당하는 퓨즈를 컷팅한 다음 해당어드레스가 인가되면 리던던시 메모리셀 어레이(100B)내의 리던던시 메모리셀을 선택하기 위한 신호(RWL)가 출력되어 리던던시 메모리셀을 선택하게 된다.Subsequently, after cutting the fuse corresponding to the defective memory cell address and applying the corresponding address, a signal RWL for selecting the redundant memory cell in the redundant memory cell array 100B is output to select the redundant memory cell. .

한편, 테스트모드시에는 리던던시 어드레스발생부(300)는 프리디코더(200)로부터 출력되는 프리디코딩신호(RAi, RBi, RCi)를 입력하여 결함이 발생된 메모리셀의 리던던시 어드레스신호(RR1-RR4)를 발생한다. 리던던시 어드레스발생부(300)로부터 출력되는 리던던시 어드레스신호(RR1-RR4)는 리던던시 디코더(400)에 인가되어 래치된다.Meanwhile, in the test mode, the redundancy address generator 300 inputs the predecoding signals RAi, RBi, and RCi output from the predecoder 200 to cause redundancy address signals RR1-RR4 of the defective memory cells. Occurs. The redundancy address signals RR1-RR4 output from the redundancy address generator 300 are applied to the redundancy decoder 400 and latched.

한편, 리던던시 디코더(400)에는 외부로부터 하이상태의 테스트신호(TEST)가 인가되어 리던던시 디코더(400)는 리던던시 어드레스발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)를 디코딩하고, 리던던시 어드레스발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)가 결함이 발생된 메모리 셀에 대한 어드레스신호인 경우, 메인 디코더(600)의 출력을 디스에이블시키고 리던던시 메모리 셀어레이(100B)로 리페어된 워드라인 선택신호(RWL)를 출력하여 리페어된 메모리셀을 선택하여 기입 및 독출동작을 수행하여 리던던시 메모리셀 어레이(100B)의 리던던시 메모리셀을 테스트하게 된다.On the other hand, the test decoder (TEST) of the high state is applied to the redundancy decoder 400 from the outside, the redundancy decoder 400 decodes the redundancy address signal (RR1-RR4) applied from the redundancy address generator 300, redundancy When the redundancy address signals RR1-RR4 applied from the address generator 300 are address signals for the defective memory cells, the output of the main decoder 600 is disabled and the redundancy memory cell array 100B is transmitted. The redundant memory cell array 100B is tested by outputting the repaired word line selection signal RWL to select the repaired memory cell to perform a write and read operation.

도 2는 도 1의 본 발명의 반도체 메모리장치의 리던던시 검증회로(500)에 있어서, 결함이 발생된 메모리셀에 대한 리던던시 어드레스신호(RR1-RR4)를 발생하는 리던던시 어드레스발생부(300)의 상세도를 도시한 것이다.FIG. 2 is a detailed view of a redundancy address generator 300 generating redundancy address signals RR1-RR4 for a defective memory cell in the redundancy verification circuit 500 of the semiconductor memory device of FIG. 1. The figure is shown.

도 2를 참조하면, 리던던시 어드레스발생부(300)는 프리디코더(200)를 통해 프리디코딩된 RAi 계열의 어드레스신호, RBi 계열의 어드레스신호, RCi 계열의 어드레스신호를 입력하여 결함이 발생된 메모리셀의 리던던시 어드레스신호(RRI-RR4)를 발생하기 위한 리던던시 어드레스발생수단(310- 340)을 포함한다.Referring to FIG. 2, the redundancy address generator 300 inputs an RAi series address signal, an RBi series address signal, and an RCi series address signal predecoded through the predecoder 200 to generate a defect. Redundancy address generating means (310-340) for generating a redundancy address signal (RRI-RR4).

각 리던던시 어드레스 발생수단(310-340)은 프리디코더(200)로부터 출력되는 RAi 계열의 어드레스신호, RBi 계열의 어드레스신호 및 RCi 계열의 어드레스신호를 입력하여 상기 입력신호가 모두 하이상태일 경우 결함이 발생된 메모리셀의 리페어된 메모리셀을 선택하기 위한 리던던시 어드레스신호(RRi)를 발생한다.Each of the redundancy address generating means 310 to 340 inputs an RAi-based address signal, an RBi-based address signal, and an RCi-based address signal output from the predecoder 200 so that a defect is generated when all of the input signals are high. The redundancy address signal RRi for selecting the repaired memory cell of the generated memory cell is generated.

즉, 제1리던던시 어드레스 발생수단(310)은 프리디코더(200)로부터 RAi 계열의 어드레스신호중 제1어드레스신호(RA0)와 RBi 계열의 어드레스신호중 제1어드레스신호(RB0)와 RCi 계열의 어드레스신호중 제1어드레스신호(RC0)를 입력하고, 상기 입력신호 RA0, RB0, RC0 가 모두 하이레벨일 때 해당 결함이 발생된 메모리셀의 리페어된 메모리셀을 선택하기 위한 제1리던던시 어드레스신호(RR1)를 발생하는 제1낸드 게이트(311)로 구성된다.In other words, the first redundancy address generating means 310 is the first address signal RA0 of the RAi series address signals from the predecoder 200 and the first address signal RB0 of the RBi series address signals and the first of the RCi series address signals. The first redundancy address signal RR1 for selecting the repaired memory cell of the memory cell in which the corresponding defect is generated when the first address signal RC0 is input and the input signals RA0, RB0, and RC0 are all at a high level. And a first NAND gate 311.

제2리던던시 어드레스발생수단(320)은 프리디코더(200)로부터 RAi 계열의 어드레스신호중 제2어드레스신호(RA1)와 RBi 계열의 어드레스신호중 제2어드레스신호(RB1)와 RCi 계열의 어드레스신호중 제2어드레스신호(RC1)를 입력하고, 상기 입력신호 RA1, RB1, RC1 가 모두 하이레벨일 때 해당 결함이 발생된 메모리셀의 리페어된 메모리셀을 선택하기 위한 제2리던던시 어드레스신호 RR2 를 발생하는 제2낸드 게이트(321)로 구성된다.The second redundancy address generating means 320 receives from the predecoder 200 the second address signal RA1 of the RAi series address signals and the second address signal RB1 of the RBi series address signals and the second address of the RCi series address signals. A second NAND for inputting a signal RC1 and generating a second redundancy address signal RR2 for selecting a repaired memory cell of a memory cell in which a corresponding fault occurs when the input signals RA1, RB1, and RC1 are all at a high level; It consists of a gate 321.

제3어드레스발생수단(330)은 프리디코더(200)로부터 RAi 계열의 어드레스신호중 제3어드레스신호(RA2)와 RBi 계열의 어드레스신호중 제3어드레스신호(RB2)와 RCi 계열의 어드레스신호중 제3어드레스신호(RC2)를 입력하고, 상기 입력신호 RA2, RB2, RC2 가 모두 하이레벨일 때 해당 결함이 발생된 메모리셀의 리페어된 메모리셀을 선택하기 위한 제3리던던시 어드레스신호 RR3 를 발생하는 제3낸드 게이트(331)로 구성된다.The third address generating means 330 receives the third address signal RA2 among the RAi series address signals from the predecoder 200 and the third address signal RB2 among the RBi series address signals and the third address signal among the RCi series address signals. A third NAND gate for inputting (RC2) and generating a third redundancy address signal RR3 for selecting a repaired memory cell of the memory cell in which the defect occurred when the input signals RA2, RB2, and RC2 are all at a high level; 331.

제4어드레스발생수단(340)은 프리디코더(200)로부터 RAi 계열의 어드레스신호중 제4어드레스신호(RA3)와 RBi 계열의 어드레스신호중 제4어드레스신호(RB3)와 RCi 계열의 어드레스신호중 제4어드레스신호(RC3)를 입력하고, 상기 입력신호 RA3, RB3, RC3 가 모두 하이레벨일 때 해당 결함이 발생된 메모리셀의 리페어된 메모리셀을 선택하기 위한 제4리던던시 어드레스신호 RR4 를 발생하는 제4낸드 게이트(341)로 구성된다.The fourth address generating means 340 receives the fourth address signal RA3 among the RAi series address signals from the predecoder 200 and the fourth address signal RB3 among the RBi series address signals and the fourth address signal among the RCi series address signals. A fourth NAND gate for inputting (RC3) and generating a fourth redundancy address signal RR4 for selecting a repaired memory cell of the memory cell in which the defect has occurred when the input signals RA3, RB3, and RC3 are all at a high level; 341.

상기한 바와같은 구성을 갖는 리던던시 어드레스발생부(300)는 프리디코더(200)로부터 인가되는 RAi 계열의 어드레스신호, RBi 계열의 어드레스신호 및 RCi 계열의 어드레스신호를 각 어드레스발생수단(310-340)의 낸드 게이트(311-341)의 3입력으로 입력하고, 각 낸드 게이트(311-341)중 모두 3 입력신호가 하이상태인 하나의 낸드 게이트만이 로우상태의 리던던시 어드레스신호 RRi 를 출력하여 결함이 발생된 메모리셀의 리페어된 메모리셀을 선택하게 된다.The redundancy address generator 300 having the above-described configuration is used to generate the RAi-based address signal, the RBi-based address signal, and the RCi-based address signal applied from the predecoder 200, respectively. Input to the three inputs of the NAND gates 311-341, and only one NAND gate in which all three input signals of the NAND gates 311-341 are high outputs the redundancy address signal RRi to cause a defect. The repaired memory cell of the generated memory cell is selected.

도 3은 도 1의 본 발명의 반도체 메모리장치의 리던던시 검증회로(500)에 있어서, 리던던시 디코더(400)의 블럭도를 도시한 것이다. 도 3을 참조하면, 본 발명의 리던던시 검증회로(500)에 있어서 리던던시 디코더(400)는, 외부로부터 테스트신호(TEST), 리던던시 프리디코더(300)로부터 리던던시 어드레스신호 RR1-RR4, 그리고 프리 디코더(200)로부터 RAi 계열의 어드레스신호를 입력하여 RAi 계열의 어드레스신호에 대한 디코딩동작을 수행하는 제1디코딩부(400A)와, 외부로부터 테스트신호(TEST), 어드레스발생회로(300)로부터 리던던시 어드레스신호 RR1-RR4, 그리고 프리 디코더(200)로부터 인가되는 RBi계열의 어드레스신호를 입력하여 RBi 계열의 어드레스신호에 대한 디코딩동작을 수행하는 제2디코딩부(400B)와, 외부로부터 테스트신호(TEST), 어드레스발생회로(300)로부터 리던던시 어드레스신호 RR1-RR4, 그리고 프리 디코더(200)로부터 RCi 계열의 어드레스신호를 입력하여 RCi 계열의 어드레스에 대한 디코딩동작을 수행하는 제3디코딩부(400C) 그리고, 상기 제1내지 제3디코딩부(400A, 400B, 400C)로부터 출력신호를 각각 입력하고 논리조합하여 리페어된 워드라인선택신호(RWL)를 출력하는 출력부(400D)로 이루어졌다.3 is a block diagram of the redundancy decoder 400 in the redundancy verification circuit 500 of the semiconductor memory device of FIG. 1. Referring to FIG. 3, in the redundancy verification circuit 500 of the present invention, the redundancy decoder 400 includes a test signal TEST from the outside, a redundancy address signal RR1-RR4 from the redundancy predecoder 300, and a predecoder ( A first decoding unit 400A which inputs an RAi series address signal from the 200 to perform decoding operation on the RAi series address signal, a test signal TEST from the outside, and a redundant address signal from the address generation circuit 300. A second decoding unit 400B which inputs the RR1-RR4 and an RBi series address signal applied from the predecoder 200 to perform decoding operations on the RBi series address signals, a test signal TEST from the outside, The redundancy address signals RR1-RR4 from the address generation circuit 300 and the RCi series address signals are input from the predecoder 200 to decode the RCi addresses. Outputs the repaired word line selection signal RWL by inputting and logically combining an output signal from the third decoding unit 400C and the first to third decoding units 400A, 400B, and 400C to perform a coding operation. It consisted of the output unit 400D.

각 디코딩부(400A, 400B, 400C)는 리던던시 어드레스발생부(300)로부터 인가되는 리던던시 어드레스신호 RRi 를 래치하기 위한 래치수단(410)과, 외부로부터 테스트신호(TEST)와 래치수단(410)으로부터 리던던시 어드레스신호 RRi 를 입력하여 퓨징수단(430)의 가상퓨징상태를 나타내는 신호를 발생하는 논리수단(420)과, 논리수단(420)에 연결된, 결함이 발생된 메모리셀의 어드레스의 리던던시용 퓨징수단(430)과, 퓨징수단(430)의 퓨징상태에 따른 신호 또는 논리수단(420)에 의한 퓨징수단(430)의 가상퓨징상태를 나타내는 신호를 유지시켜주는 퓨징옵션수단(440)과, 퓨징옵션수단(440)의 출력신호와 RAi, RBi, 또는 RCi 계열의 어드레스신호를 디코딩하는 디코딩수단(450)으로 이루어졌다.Each of the decoding units 400A, 400B, and 400C includes latch means 410 for latching the redundancy address signal RRi applied from the redundancy address generator 300, and from the test signal TEST and the latch means 410 from the outside. A logic means 420 for generating a signal indicating a virtual fusing state of the fusing means 430 by inputting the redundancy address signal RRi, and a redundancy fuse for an address of a defective memory cell connected to the logic means 420. Fusing option means 440 for holding a signal indicating the fusing means 430 and a signal according to the fusing state of the fusing means 430 or a virtual fusing state of the fusing means 430 by the logic means 420. And decoding means 450 for decoding the output signal of the fusing option means 440 and the address signal of the RAi, RBi, or RCi sequence.

또한, 리던던시 디코더(400)의 출력부(450)는 각 디코딩수단(400A, 400B, 400C)의 출력신호를 입력하고 논리조합하여 리페어된 워드라인 선택신호(RWL)를 출력한다.In addition, the output unit 450 of the redundancy decoder 400 inputs and logically combines the output signals of the decoding means 400A, 400B, and 400C to output the repaired word line selection signal RWL.

상기의 리던던시 디코더(400)는 리페어전 테스트모드시 즉, 퓨징수단(430)을 가상으로 퓨징시켜 리페어전의 리던던시 메모리셀 어레이(100B)의 메모리셀의 결함유뮤를 판별한다. 즉, 외부로부터 하이상태의 테스트신호(TEST)가 논리수단(420)에 인가됨과 동시에 래치수단(410)에 래치된 리던던시 어드레스발생부(300)로부터의 리던던시 어드레스신호 RR1-RR4 가 인가된다. 논리수단(420)은 리던던시 어드레스신호(RR1-RR4)에 따라 퓨징수단이 실제로 퓨징되지 않았음에도 퓨징수단이 퓨징된 것과 같은 상태를 나타내는 신호(퓨징수단의 가상적 퓨징상태를 나타내는 신호)를 퓨징옵션회로(440)에 인가하면, 퓨징옵션회로(440)는 퓨징수단의 가상적 퓨징상태를 나타내는 신호를 계속 유지한다.The redundancy decoder 400 virtually fuses the fusing means 430 in the pre-repair test mode to determine whether there is a defect in the memory cells of the redundancy memory cell array 100B before the repair. That is, the test signal TEST in the high state is externally applied to the logic means 420 and the redundancy address signals RR1-RR4 from the redundancy address generator 300 latched by the latch means 410 are applied. The logic means 420 generates a signal (signal representing a virtual fusing state of the fusing means) indicating that the fusing means is fused even though the fusing means is not actually fused according to the redundancy address signals RR1-RR4. When applied to the fusing option circuit 440, the fusing option circuit 440 keeps a signal indicating the virtual fusing state of the fusing means.

디코딩부(450)는 RAi 계열의 어드레스신호(RA0-RA3)와 퓨징옵션회로(440)의 퓨징옵션신호를 입력하여 RAi 계열의 어드레스신호에 대한 디코딩신호를 출력한다.The decoding unit 450 inputs the RAi-based address signals RA0-RA3 and the fusing option signal of the fusing option circuit 440 to output decoding signals for the RAi-based address signals.

이러한 동작을 제2디코딩부(400B) 및 제3디코딩부(400C)에서도 동일하게 수행하고, 출력부(400D)는 각 디코딩부(400A, 400B, 400C)의 출력신호(DA, DB, DC)를 입력하고 논리조합하여 리페어된 워드라인선택신호(RWL)를 출력한다.This operation is similarly performed in the second and third decoding units 400B and 400C, and the output unit 400D outputs the output signals DA, DB, and DC of the respective decoding units 400A, 400B, and 400C. Input and logical combination to output the repaired word line selection signal RWL.

도 4는 도 3에 도시된 리던던시 디코더(400)의 상세 회로도를 도시한 것이다. 각 디코딩수단(400A, 400B, 400C)은 서로 동일한 구성을 갖으며, 도 4에서는 제1디코딩수단(400A)에 대한 상세회로만을 도시한다.4 illustrates a detailed circuit diagram of the redundancy decoder 400 illustrated in FIG. 3. Each decoding means 400A, 400B, 400C has the same configuration, and FIG. 4 shows only a detailed circuit for the first decoding means 400A.

도 4를 참조하면, 퓨징수단(430)은 논리수단(420)과 퓨즈옵션수단(440)사이에 각각 연결된 리던던시용 퓨즈(431-434)로 구성된다. 래치수단(410)은 리던던시 어드레스 발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)를 각각 래치하기 위한 제1 내지 제4래치(410a-410d)로 구성된다. 상기 각 래치(410a-410d)는 각 리던던시 어드레스 발생수단(310-340)으로부터 각각 인가되는 리던던시 어드레스신호(RR1-RR4)를 입력하는 인버터(IN11)와, 인버터(IN11)의 출력을 유지시켜 주기 위한 인버터(IN12) 쌍으로 구성된다.Referring to FIG. 4, the fusing means 430 includes redundancy fuses 431-434 connected between the logic means 420 and the fuse option means 440, respectively. The latch means 410 includes first to fourth latches 410a to 410d for latching the redundancy address signals RR1 to RR4 applied from the redundancy address generator 300. Each of the latches 410a-410d maintains the inverter IN11 and the output of the inverter IN11 for inputting the redundancy address signals RR1-RR4 applied from the respective redundancy address generating means 310-340, respectively. It consists of a pair of inverters IN12.

논리수단(420)은 외부로부터 인가되는 테스트신호(TEST)와 래치수단(410)의 각 래치(41a-41d)에 래치된 리던던시 어드레스신호(RR1-RR4)를 입력하고, 테스트모드시 각 리던던시 어드레스신호(RR1-RR4)에 따라 퓨징수단(440)의 각 퓨즈(431-434)의 퓨징상태를 나태내는 신호를 각각 출력하는 낸드 게이트(421-424)로 각각 구성된다.The logic means 420 inputs the test signal TEST applied from the outside and the redundancy address signals RR1-RR4 latched to the latches 41a to 41d of the latch means 410, and each redundancy address in the test mode. Each of the NAND gates 421-424 respectively outputs a signal indicating a fusing state of each of the fuses 431-434 of the fusing means 440 according to the signals RR1-RR4.

퓨즈옵션수단(440)은 리페어전에는 퓨징수단(430)의 각 퓨즈(431-434)의 가상적 퓨징상태를 나타내는 신호를 유지하고 리페어후에는 퓨징수단(430)의 각 퓨즈(431-434)의 퓨징상태에 따른 신호를 유지하기 위한 제1 내지 제4옵션수단(440a-440d)으로 구성되는다. 각 제1내지 제4옵션수단(440a-440d)은 상기 퓨징수단(430)의 각 퓨즈(431-434)에 일단이 연결되고 타단이 접지된 저항(441)과, 각 퓨즈(431-434)의 타단에 연결되어 각 퓨즈(431-434)의 컷팅상태에 따른 각 노드(N31-N34)의 전위레벨을 반전시켜 주기위한 반전 게이트(442)와, 각 노드(N31-N34)의 전위레벨을 유지시켜 주기 위한 래치용 N형 모스 트랜지스터(443)로 구성된다.The fuse option means 440 maintains a signal indicating a virtual fusing state of each of the fuses 431-434 of the fusing means 430 before the repair, and each fuse 431-434 of the fusing means 430 after the repair. The first to fourth option means (440a to 440d) for maintaining a signal according to the fusing state of the. Each of the first to fourth option means 440a to 440d includes a resistor 441 having one end connected to each fuse 431-434 of the fusing means 430 and the other end grounded, and each fuse 431-434. The inversion gate 442 for inverting the potential level of each node N31-N34 according to the cutting state of each fuse 431-434, and the potential level of each node N31-N34. A latch N-type MOS transistor 443 is provided to hold the voltage.

디코딩수단(450)은 RAi 계열의 어드레스신호에 대한 디코딩신호를 출력하기 위한 수단으로서, RAi 계열의 어드레스신호(RA0-RA3)와 상기 퓨즈옵션수단(440)의 각 수단(440a-440d)의 출력신호를 각각 입력하여 논리낸드하는 낸드 게이트(451-454)와, 상기 낸드 게이트(451-454)의 출력을 입력하여 논리낸드하고, 논리낸드된 출력값을 RAi 계열의 어드레스신호에 대한 디코딩신호(DA)로서 출력하는 낸드 게이트(454)를 포함한다.The decoding means 450 is a means for outputting a decoding signal for the address signal of the RAi series, and outputs the address signals RA0-RA3 of the RAi series and the respective means 440a-440d of the fuse option means 440. NAND gates 451-454 for inputting and logically naming signals, and NAND gates 451-454 for inputting and outputting the outputs of the NAND gates 451-454. NAND gate 454 to be output as.

리던던시 디코더(400)의 회로도가 도시된 도 4와 동작타이밍도가 도시된 도 5를 참조하여 본 발명의 리던던시 검증동작을 설명하면 다음과 같다.The redundancy verification operation of the present invention will now be described with reference to FIG. 4 and the operation timing diagram of the redundancy decoder 400.

외부로부터 인가되는 테스트신호(TEST)는 테스트모드시에는 하이상태(전원전압(Vcc))로 인에이블되고 그 이외의 모드에서는 항상 로우레벨(0V)을 유지한다. 테스트모드 이외의 경우에는, 퓨징수단(430)의 각 퓨즈(431-434)의 노드(N31)는 항상 하이레벨을 유지한다. 즉 퓨즈가 컷팅되기 전 상태를 유지한다.The test signal TEST applied from the outside is enabled in the high state (power supply voltage Vcc) in the test mode, and always maintains the low level (0V) in other modes. In the case other than the test mode, the nodes N31 of the fuses 431-434 of the fusing means 430 always maintain the high level. That is, it remains before the fuse is cut.

따라서, 테스트모드 이외의 경우에는 외부로부터 프리디코더(200)에 인가되는 어드레스신호에 관계없이 각 리던던시 디코딩부(400A, 400B, 400C)로부터 출력되는 각 RAi, RBi, RCi 계열의 어드레스신호에 대한 디코딩신호(DA, DB, DC)는 하이레벨로 되고, 리던던시 디코더(400)는 외부로부터 로우상태의 테스트신호(TEST)에 의해 출력부(400D)의 낸드 게이트(461)를 통해 하이상태의 리페어된 셀 선택신호(RWL)를 출력한다.Therefore, in case of the test mode other than the test mode, decoding of each RAi, RBi, RCi series address signal output from each of the redundancy decoding units 400A, 400B, and 400C, regardless of the address signal applied to the predecoder 200 from the outside. The signals DA, DB, and DC are at a high level, and the redundancy decoder 400 is repaired in the high state through the NAND gate 461 of the output unit 400D by the test signal TEST in the low state from the outside. Outputs the cell select signal RWL.

그러므로, 리던던시 디코더(400)로부터 출력되는 리페어된 셀선택신호(RWL)는 디스에이블되어 리던던시 메모리 셀어레이(100B)의 리페어된 메모리셀은 선택되지 않고, 메인 디코더(500)가 프리디코더(200)로부터 인가되는 프리디코딩신호를 디코딩하여 정상 메모리셀 어레이(100A)의 해당하는 메모리셀을 선택하게 된다.Therefore, the repaired cell selection signal RWL output from the redundancy decoder 400 is disabled so that the repaired memory cell of the redundancy memory cell array 100B is not selected, and the main decoder 500 is the predecoder 200. The corresponding memory cell of the normal memory cell array 100A is selected by decoding the pre-decoding signal applied from the.

테스트모드에서는 도 5(A)와 같이 외부로부터 인가되는 테스트신호(TEST)는 하이상태로 인에이블되어 제1리던던시 디코딩부(400A)의 논리수단(420)의 각 낸드 게이트(421-424)의 일입력으로 인가된다. 한편, 리던던시 어드레스발생부(300)로부터 리던던시 어드레스신호(RR1-RR4)가 래치수단(410)의 각래치(410a-410d)의 각 낸드 게이트(421-424)의 타입력으로 인가된다.In the test mode, as illustrated in FIG. 5A, the test signal TEST applied from the outside is enabled in a high state, so that the NAND gates 421-424 of the logic means 420 of the first redundancy decoding unit 400A are enabled. It is applied as work input. On the other hand, the redundancy address signal RR1-RR4 is applied from the redundancy address generator 300 to the type force of each NAND gate 421-424 of each latch 410a-410d of the latch means 410.

이때, 리던던시 어드레스발생부(300)로부터 인가되는 어드레스신호(RR1-RR4)가 모두 하이상태일 경우, 즉 프리디코더(200)로부터 리던던시 어드레스발생부(300)로부터 결함이 없는 메모리셀에 대한 프리디코딩신호(RAi, RBi, RCi)가 인가되는 경우에는, 래치수단(410)의 각 래치(410a-410d)로부터 모두 로우상태의 신호가 낸드 게이트(421-424)의 타입력으로 인가된다.At this time, when the address signals RR1-RR4 applied from the redundancy address generator 300 are all high, that is, the predecoding for the memory cells without defects from the redundancy address generator 300 from the predecoder 200. When the signals RAI, RBi, RCi are applied, signals of the low state are applied to the NAND gates 421-424 by the type forces from the respective latches 410a-410d of the latch means 410.

따라서, 낸드 게이트(421-424)의 출력은 하이상태가 되고, 이에 따라 출력부(400D)의 낸드 게이트(461)를 통해 리페어된 셀 선택신호(RWL)는 로우상태로 디스에이블되고, 메인 디코더(600)는 프리 디코더(200)로부터 인가되는 프리디코딩신호(RAi, RBi, RCi)를 디코딩하여 정상 메모리셀 어레이의 메모리셀을 선택하게 된다.Therefore, the outputs of the NAND gates 421-424 become high, so that the cell select signal RWL repaired through the NAND gate 461 of the output unit 400D is disabled in the low state, and the main decoder 600 decodes the predecoding signals RAi, RBi, and RCi applied from the predecoder 200 to select memory cells of a normal memory cell array.

한편, 테스트모드의 동작을 설명한다. 프리 디코더(200)는 외부로부터 인가되는 어드레스신호를 프리디코딩하여 외부 어드레스신호에 대한 프리디코딩신호(RAi, RBi, RCi)를 출력한다. 이때, 프리디코더(200)로부터 출력되는 프리디코딩신호(RAi, RBi, RCi)는 리페어된 메모리셀에 대한 어드레스신호로서 프리디코딩신호중 RA0=1, RB0=1, RC0=1 이고 나머지는 0(로우레벨)이라 가정한다.On the other hand, the operation of the test mode will be described. The predecoder 200 predecodes an address signal applied from the outside and outputs predecoding signals RAi, RBi, and RCi with respect to the external address signal. At this time, the predecoding signals RAi, RBi, and RCi output from the predecoder 200 are address signals for the repaired memory cells, and RA0 = 1, RB0 = 1, and RC0 = 1 of the predecoding signals, and 0 (low). Level).

리던던시 어드레스발생부(300)는 프리디코더(200)로부터 인가되는 프리디코딩신호(RAi, RBi, RCi)를 입력하여 리던던시 어드레스신호(RR1-RR4)를 발생한다. 이때, 각 계열의 어드레스신호에 대한 프리디코딩신호(RAi, RBi, RCi)중 RA0, RB0, RC0 만이 1 이고 나머지는 0 이므로, 리던던시 어드레스발생부(300)는 제1어드레스발생수단(310)의 낸드 게이트(311)를 통해 로우상태의 제1리던던시 어드레스신호(RR1)를 발생하고 제2내지 제4어드레스 발생수단(320-340)의 낸드 게이트(321-341)를 통해 하이상태의 제2내지 제4리던던시 어드레스신호(RR2-RR4)를 발생한다.The redundancy address generator 300 inputs the predecoding signals RAi, RBi, and RCi applied from the predecoder 200 to generate the redundancy address signals RR1-RR4. At this time, since only RA0, RB0, and RC0 of the pre-decoding signals RAi, RBi, and RCi for the address signals of each series are 1 and the remainder are 0, the redundancy address generating unit 300 is the first address generating unit 310. The first redundancy address signal RR1 in a low state is generated through the NAND gate 311, and the second to high state is formed through the NAND gates 321-341 of the second to fourth address generating means 320-340. The fourth redundancy address signal RR2-RR4 is generated.

리던던시 어드레스발생부(300)로부터 발생된 제1 내지 제4리던던시 어드레스신호(RR1-RR4)가 리던던시 디코더(400)에 인가되면, 래치수단(410)의 각 래치(410a-410d)는 각각 제1내지 제4리던던시 어드레스신호(RR1- RR4)를 래치한다.When the first to fourth redundancy address signals RR1 to RR4 generated from the redundancy address generator 300 are applied to the redundancy decoder 400, each latch 410a to 410d of the latch means 410 may be a first one. The fourth to fourth redundancy address signals RR1 to RR4 are latched.

따라서, 논리수단(420)의 제1낸드 게이트(421)는 외부로부터 인가되는 하이상태의 테스트신호(TEST)와 래치(410a)에 래치된 하이상태의 리던던시 어드레스신호(RR1)를 입력하여 로우상태의 신호를 출력한다.Accordingly, the first NAND gate 421 of the logic unit 420 receives a high state test signal TEST and a high state redundancy address signal RR1 latched to the latch 410a. Outputs the signal of.

따라서, 퓨징수단(430)의 제1퓨즈(431)의 노드(N31)는 로우상태로 되어 실제로 퓨즈(431)가 컷팅되지 않았음에도 퓨즈가 컷팅된 것과 같은 상태 즉, 가상적 퓨즈의 컷팅상태가 된다. 이러한 퓨즈(431)의 가상컷팅상태는 래치수단(410)의 데이타가 외부신호에 변경하지 않는 한 테스트모드 구간에서는 퓨즈(431)는 컷팅되어 로우레벨을 유지하는 상태와 동일하게 유지된다.Therefore, the node N31 of the first fuse 431 of the fusing means 430 is in a low state, and the state in which the fuse is cut even though the fuse 431 is not actually cut, that is, the cutting state of the virtual fuse do. The virtual cutting state of the fuse 431 is the same as the state in which the fuse 431 is cut and maintained at the low level in the test mode section unless the data of the latch means 410 is changed to the external signal.

한편, 논리수단(420)의 제2 내지 제4낸드 게이트(422-424)는 하이상태의 테스트신호(TEST)와 래치(410b-410d)에 래치된 로우상태의 제2 내지 제4리던던시 어드레스신호(RR2-RR4)를 각각 입력하여 하이상태의 신호를 출력한다. 즉, 리던던시 어드레스발생부(300)로부터 출력되는 리던던시 어드레스(RR2-RR4)는 하이상태이므로 제2내지 제4퓨즈(432-434)의 각 노드(N32-N34)는 하이상태이므로 실제와 마찬가지로 퓨즈(432-434)는 컷팅전상태를 유지한다.On the other hand, the second to fourth NAND gates 422 to 424 of the logic unit 420 are the test signal TEST in the high state and the second to fourth redundancy address signals in the low state latched in the latches 410b to 410d. Input (RR2-RR4) to output a high state signal. That is, since the redundancy addresses RR2-RR4 outputted from the redundancy address generator 300 are high, each node N32-N34 of the second to fourth fuses 432-434 is high, and thus, fuses are performed as in the case of the real state. 432-434 remain before cutting.

퓨징수단(430)의 제1퓨즈(431)의 가상적 컷팅상태에 따른 노드(N31)의 전위레벨은 퓨즈옵션수단(440)의 제1옵션수단(440a)에 의해 유지되어 디코딩수단(450)의 제1낸드 게이트(451)의 일입력으로 인가된다. 이때, 제1낸드 게이트(451)의 타입력에는 프리디코더(200)로부터 인가되는 프리디코딩신호(RA0)가 인가되어 그의 출력은 로우상태로 된다.The potential level of the node N31 according to the virtual cut state of the first fuse 431 of the fusing means 430 is maintained by the first option means 440a of the fuse option means 440 to decode the 450. Is applied to one input of the first NAND gate 451. At this time, the predecoding signal RA0 applied from the predecoder 200 is applied to the type force of the first NAND gate 451, and the output thereof becomes low.

또한, 퓨징수단(430)의 제2퓨즈 내지 제4퓨즈(432-434)의 노드(N31)의 전위레벨은 퓨즈옵션회로(440)의 제2내지 제4옵션수단(440b-440d)에 의해 유지되어 디코딩수단(450)의 제2 내지 제4낸드 게이트(452-454)의 일입력으로 인가된다. 이때, 제2내지 제4낸드 게이트(452-454)의 타입력에는 프리디코더(200)로부터 프리디코딩신호(RA1-RA3)가 각각 인가되어 그들의 출력은 모두 하이상태로 된다.In addition, the potential level of the node N31 of the second to fourth fuses 432-434 of the fusing means 430 is set to the second to fourth option means 440b-440d of the fuse option circuit 440. And is applied to one input of the second to fourth NAND gates 452 to 454 of the decoding means 450. At this time, the predecoding signals RA1-RA3 are applied from the predecoder 200 to the type forces of the second to fourth NAND gates 452-454, and their outputs are all high.

따라서, 디코딩수단(450)의 제5낸드 게이트(455)는 제1내지 제4낸드 게이트(451-454)로부터 출력신호를 입력하여 하이상태의 신호(DA)를 출력하는데, 이 신호는 RAi 계열의 어드레스신호의 디코딩신호이다.Accordingly, the fifth NAND gate 455 of the decoding unit 450 inputs an output signal from the first to fourth NAND gates 451-454 to output a high signal DA, which is a RAi sequence. Is a decoding signal of the address signal.

이와 마찬가지로, 제2리던던시 디코딩부(400B) 및 제3디코딩부(400C)에서도 RBi, RCi 계열의 어드레스신호에 대한 하이상태의 디코딩신호(DB), (DC)를 각각 출력한다.Similarly, the second redundancy decoding unit 400B and the third decoding unit 400C output high decoding signals DB and DC of the RBi and RCi series address signals, respectively.

출력부(400D)는 제1 내지 제3리던던시 디코딩부(400A-400C)로부터 하이상태의 디코딩신호(DA, DB, DC)를 입력하여 낸드 게이트(461)를 통해 로우상태의 리페어된 워드라인 선택신호(RWL)를 출력한다.The output unit 400D inputs the high state decoding signals DA, DB, and DC from the first to third redundancy decoding units 400A-400C to select the repaired word line in the low state through the NAND gate 461. Output the signal RWL.

따라서, 리던던시 디코더(400)로부터 출력되는 리페어된 워드라인 선택신호(RWL)가 메인 디코더(600)에 인가되어 디스에이블시킴으로써 정상 메모리셀 어레이(100A)의 메모리셀은 선택되지 않고, 리던던시 메모리셀 어레이(100B)의 메모리셀이 선택되며, 선택된 리던던시용 메모리셀에 데이타를 기입 또는 독출하여 리던던시 메모리셀의 결함유무를 판독하게 된다.Accordingly, the repaired word line selection signal RWL output from the redundancy decoder 400 is applied to the main decoder 600 to disable the memory cells of the normal memory cell array 100A, and the redundancy memory cell array is not selected. A memory cell of 100B is selected, and data is written or read into the selected redundancy memory cell to read out the presence or absence of a defect in the redundant memory cell.

즉, 본 발명에서는 실제로 퓨즈의 컷팅없이 리던던시 어드레스발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)에 의해 가상적으로 퓨즈를 컷팅한 것과 동일하게 만들어줌으로써 리페어전에 리던던시 메모리셀의 결함유무를 판별할 수 있게 된다.That is, according to the present invention, the redundancy memory cells are repaired by virtually cutting the fuses by the redundancy address signals RR1-RR4 applied from the redundancy address generator 300 without actually cutting the fuses. It can be determined.

실제로 퓨즈를 컷팅한 후 즉, 리페어후의 리던던시 메모리셀의 결함유무를 판별하는 동작을 설명한다. 이때, 퓨징수단(430)의 퓨즈중 제1퓨즈(431)가 컷팅되었다고 가정한다.An operation for determining the presence or absence of a defect of the redundant memory cell after actually cutting the fuse, that is, after the repair will be described. In this case, it is assumed that the first fuse 431 of the fuse of the fusing means 430 is cut.

퓨징수단(430)의 제1퓨즈(431)가 컷팅되었을 때, 프리디코더(200)로부터 각 계열의 프리디코딩신호중 RA0=1, RB0=1, RC0=1 이 인가되면, 즉, 결함이 발생된 메모리셀의 어드레스가 인가되면, 리던던시 어드레스발생부(300)는 제1리던던시 어드레스발생수단(310)의 낸드 게이트(311)를 통해 로우상태의 제1리던던시 어드레스신호(RR1)를 출력하고, 제2리던던시 어드레스발생수단 내지 제4리던던시 어드레스발생수단(320-340)의 낸드 게이트(321- 341)를 통해 하이상태의 제2 내지 제4리던던시 어드레스신호(RR2-RR4)를 출력한다.When the first fuse 431 of the fusing means 430 is cut, if RA0 = 1, RB0 = 1, RC0 = 1 of each series of predecoding signals are applied from the predecoder 200, that is, a defect occurs. When the address of the stored memory cell is applied, the redundancy address generating unit 300 outputs the first redundancy address signal RR1 in a low state through the NAND gate 311 of the first redundancy address generating unit 310. The second to fourth redundancy address signals RR2-RR4 in the high state are output through the NAND gates 321 to 341 of the second redundancy address generating means to the fourth redundancy address generating means 320-340.

래치수단(410)은 리던던시 어드레스발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)를 각 래치(410a-410d)를 통해 래치하여 논리수단(420)의 각 낸드 게이트(421-424)로 각각 출력한다. 논리수단(420)의 각 낸드 게이트(422-424)는 하이상태의 신호를 출력하여 퓨즈(432-434)의 각 노드(N32-N34)는 하이상태로 되어 이들 퓨즈는 컷팅되지 않은 상태이다.The latch means 410 latches the redundancy address signals RR1-RR4 applied from the redundancy address generator 300 through the respective latches 410a-410d to each NAND gate 421-424 of the logic means 420. Will be printed respectively. Each of the NAND gates 422-424 of the logic means 420 outputs a high state signal so that each node N32-N34 of the fuses 432-434 is high and these fuses are not cut.

제2논리수단(450)의 제2내지 제4낸드게이트(452-454)에는 로우상태의 RAi 계열의 어드레스신호(RA1-RA3)가 인가되어 그의 출력은 하이상태로 된다.The second to fourth NAND gates 452 to 454 of the second logic means 450 are supplied with the RAi series address signals RA1 to RA3 in a low state, and their outputs become high.

이때, 제1퓨즈(421)는 실제로 컷팅되어 있고, 퓨징옵션수단(440)의 제1옵션수단(441)은 제1퓨즈(431)의 노드(N31)의 전위레벨을 기억하고 있으므로, 제2논리수단(450)의 제1낸드 게이트(431)에는 퓨즈옵션수단(440)으로부터 하이상태의 신호가 인가됨과 동시에 프리디코더(200)로부터 하이상태의 어드레스신호(RA0)가 인가되어 그의 출력은 로우상태로 된다. 이에 따라 제2논리수단(450)의 제5논리게이트(455)를 통해 하이상태의 디코딩신호(DA)가 출력되고 제2리던던시 디코딩부(400B) 및 제3리던던시 디코딩부(400C)에서로 하이상태의 디코딩신호(DB), (DC)가 각각 인가되어 출력부(400D)는 낸드 게이트(461)를 통해 로우상태의 리페어된 워드라인선택신호(RWL)를 인가한다.At this time, since the first fuse 421 is actually cut, and the first option means 441 of the fusing option means 440 stores the potential level of the node N31 of the first fuse 431, The high state signal is applied from the fuse option means 440 to the first NAND gate 431 of the logic means 450, and the address signal RA0 of the high state is applied from the predecoder 200. It is in a state. Accordingly, a high state decoding signal DA is output through the fifth logic gate 455 of the second logic means 450, and the second redundancy decoding unit 400B and the third redundancy decoding unit 400C are high. The decoding signals DB and DC of the state are applied, respectively, and the output unit 400D applies the repaired word line selection signal RWL of the low state through the NAND gate 461.

따라서, 리던던시 메모리셀 어레이의 리던던시 메모리셀이 선택되어 기입 또는 독출동작을 수행하여 리페어후 리페어된 메모리셀의 결함유무를 판별하게 된다.Accordingly, a redundant memory cell of the redundant memory cell array is selected to perform a write or read operation to determine whether there is a defect in the repaired memory cell after the repair.

이와 같이 본 발명의 메모리장치는 리페어전 또는 리페어후에 메모리셀 어레이(100)의 메모리셀들의 결함유무를 판별하기 위한 동작시 프리디코더(200)로부터 출력되는 프리디코딩신호가 정상메모리셀의 어드레스신호인 경우에는 리던던시 디코더(400)로부터 하이상태의 리페어된 워드라인 선택신호(RWL)가 발생된다. 이에 따라 리던던시 메모리셀 어레이의 워드라인은 선택되지 않고 메인 디코더(600)에서 출력되는 워드라인 선택신호(NWL)에 의해 정상 메모리셀 어레이(100A)의 워드라인이 선택되고, 이에 따라 해당하는 메모리셀을 테스트하게 된다.As described above, in the memory device of the present invention, the predecoding signal output from the predecoder 200 is an address signal of a normal memory cell during an operation for determining whether the memory cells of the memory cell array 100 are defective before or after the repair. In this case, the repaired word line selection signal RWL of the high state is generated from the redundancy decoder 400. Accordingly, the word line of the redundancy memory cell array is not selected, but the word line of the normal memory cell array 100A is selected by the word line selection signal NWL output from the main decoder 600. Accordingly, the corresponding memory cell is selected. Will be tested.

한편, 리페어된 메모리셀의 어드레스신호인 경우에는 리던던시 디코더(400)로부터 로우상태의 리페어된 워드라인 선택신호(RWL)가 발생되어 메인 디코더(600)는 디스에이블되어 정상 메모리셀 어레이(100A)의 워드라인은 선택되지 않는다. 이때, 로우상태의 리페어된 워드라인 선택신호(RWL)에 의해 리던던시 메모리셀 어레이(100B)의 워드라인이 선택되어 리던던시 메모리셀의 결함유무를 판별하게 된다.On the other hand, in the case of the address signal of the repaired memory cell, the repaired word line selection signal RWL in the low state is generated from the redundancy decoder 400 so that the main decoder 600 is disabled so that the main decoder 600 is disabled. The word line is not selected. At this time, the word line of the redundancy memory cell array 100B is selected by the repaired word line selection signal RWL in the low state to determine whether a redundancy memory cell is defective.

따라서, 정상메모리셀 어레이(100A)의 메모리셀을 테스트하는 도중에 결함이 발생된 메모리셀의 어드레스신호가 외부로부터 인가되면, 리페어된워드라인 선택신호(RWL)가 리던던시 검증회로(500)로부터 출력되어 리던던시 메모리셀 어레이(100B)의 리던던시 메모리셀이 선택된다.Therefore, if an address signal of a defective memory cell is applied from the outside during the test of the memory cell of the normal memory cell array 100A, the repaired word line selection signal RWL is output from the redundancy verification circuit 500. The redundancy memory cell of the redundancy memory cell array 100B is selected.

그러므로, 본 발명의 리던던시 검증회로(500)를 사용하면 정성 메모리셀 어레이의 메모리셀을 테스트하는 것과 동일하게 리던던시 메모리셀을 테스트할 수 있다.Therefore, by using the redundancy verification circuit 500 of the present invention, the redundancy memory cells can be tested in the same manner as the memory cells of the qualitative memory cell array.

본 발명의 리던던시 디코더(400)에 있어서, 래치수단(410)의 각 래치에 저장된 결함이 발생된 메모리셀에 대한 어드레스신호(RR1-RR4)는 결함이 발생된 메모리셀의 어드레스로 저장되고 나면 변하지 않는다. 이와같이 페일된 어드레스를 래치함으로써 퓨즈커팅없이 페일된 셀은 리던던시 셀로 대체되어 이후의 테스트구간동안 정상셀처럼 선택되어 테스트동작을 수행할 수 있게 된다.In the redundancy decoder 400 of the present invention, the address signals RR1-RR4 for the defective memory cells stored in the latches of the latch means 410 are not changed after being stored at the addresses of the defective memory cells. Do not. By latching the failed address as described above, the failed cell without fuse cutting is replaced with the redundancy cell so that the test cell can be selected as a normal cell during a subsequent test period.

상기한 바와같은 본 발명의 반도체 메모리장치에 따르면, 외부 입력신호에 의해 가상적으로 퓨즈를 컷팅하여 실제로 결함이 발생된 메모리셀을 리페어한 것과 동일한 효과를 얻을 수 있는 리던던시 검증회로를 구비함으로써, 한번의 테스트로서 리페어전에 리던던시 메모리셀의 결함유무를 판독하고, 리페어이후의 리던던시 메모리셀의 결함유무에 대한 검증이 가능하다. 그러므로 본 발명은 리페어전에 리던던시 메모리셀의 결함유무를 판독하여 리페어를 수행함으로써 리페어이후의 불량발생을 사전에 방지하여 수율을 향상시킬 수 있을 뿐만 아니라 정상 메모리셀과 동일하게 리던던시 메모리셀의 결함유무에 대한 검증이 가능하여 리페어후의 테스트동작이 생략가능하므로 테스트단가를 감소시킬 수 있는 이점이 있다.According to the semiconductor memory device of the present invention as described above, by providing a redundancy verification circuit that virtually cuts the fuse by an external input signal and obtains the same effect as repairing a memory cell in which a defect actually occurs. As a test, it is possible to read the presence or absence of a redundancy memory cell before the repair, and to verify the presence or absence of the redundancy memory cell after the repair. Therefore, the present invention can improve the yield by preventing the occurrence of defects after the repair in advance by reading the presence or absence of the redundancy memory cell before the repair and improving the yield as well as the presence or absence of the redundancy memory cell in the same manner as the normal memory cell. Since it is possible to verify the test operation after the repair can be omitted, there is an advantage that can reduce the test cost.

Claims (14)

열과 행의 매트릭 형태로 배열된 복수개의 메모리 셀을 갖는 정상 메모리 셀 어레이(100A)와 상기 정상 메모리 셀 어레이의 메모리셀에 결함발생시 결함이 발생된 메모리셀의 리페어용으로 사용되는 리던던시 메모리 셀 어레이(100B)를 구비한 메모리셀 어레이(100)를 구비하여, 결함이 발생된 정상 메모리셀을 여분의 리던던시 메모리셀로 리페어할 수 있는 반도체 메모리장치에 있어서,Redundant memory cell array 100A having a plurality of memory cells arranged in a matrix form of columns and rows, and a redundancy memory cell array used for repairing a defective memory cell when a defect occurs in the memory cell of the normal memory cell array. A semiconductor memory device having a memory cell array 100 having 100B) and capable of repairing a defective normal memory cell to an extra redundancy memory cell, 외부로부터 인가되는 어드레스를 프리디코딩하여 프리디코딩신호(RAi, RBi, RCi)를 출력하기 위한 프리디코더(200)와,A predecoder 200 for outputting predecoded signals RAi, RBi, RCi by predecoding an address applied from the outside; 프리 디코더(200)로부터 인가되는 프리디코딩신호(RAi, RBi, RCI)를 디코딩하여 메모리 셀 어레이(100)중 정상 메모리 셀 어레이(100A)내의 해당하는 워드라인을 선택하기 위한 디코딩신호(NWL)를 출력하는 메인 디코더(600)와,The decoding signal NWL for selecting a corresponding word line in the normal memory cell array 100A from the memory cell array 100 by decoding the predecoding signals RAI, RBi, and RCI applied from the predecoder 200 is obtained. A main decoder 600 for outputting, 프리 디코더(200)로부터 인가되는 프리디코딩신호(RAi, RBi, RCi)를 디코딩하여 외부로부터 정상메모리셀 어레이(100A)내의 결함이 발생된 메모리셀의 어드레스신호가 인가된 경우에는 리던던시 메모리 셀어레이(100B)의 리페어된 워드라인 선택신호(RWL)를 리던던시 메모리셀 어레이(100B)로 출력하여 해당 리페어된 메모리셀을 선택함과 동시에 메인 디코더(600)로 출력하여 메인 디코더(600)로부터 정상 메모리셀 어레이(100A)의 워드라인 선택신호(NVM)가 출력되지 않도록 메인 디코더(600)를 디스에이블시키는 리던던시 검증회로(500)를 포함하는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.When the address signals of the memory cells in which the defects in the normal memory cell array 100A are generated from the outside by decoding the predecoding signals RAi, RBi, and RCi applied from the predecoder 200 are applied to the redundancy memory cell array ( The repaired word line selection signal RWL of 100B is output to the redundancy memory cell array 100B to select the corresponding repaired memory cell and output to the main decoder 600 to be output from the main decoder 600 to the normal memory cell. And a redundancy verification circuit (500) for disabling the main decoder (600) such that the word line selection signal (NVM) of the array (100A) is not output. 제1항에 있어서,The method of claim 1, 리던던시 검증회로(500)는 프리디코더(200)로부터 프리디코딩신호(RAi, RBi, RCi)를 입력하여 결함이 발생된 메모리셀의 어드레스신호가 인가된 경우에 리던던시 어드레스신호(RR1-RR4)를 발생하는 리던던시 어드레스발생부(300)와,The redundancy verification circuit 500 inputs the predecoding signals RAi, RBi, RCi from the predecoder 200 to generate the redundancy address signals RR1-RR4 when an address signal of a defective memory cell is applied. A redundancy address generator 300, 리던던시 어드레스발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)를 디코딩하여 결함이 발생된 메모리셀의 어드레스신호가 인가된 경우에 메인 디코더(600)를 디스에이블시키고 리던던시 메모리셀 어레이(100B)의 리페어된 워드라인을 선택하기 위한 리페어된 워드라인 선택신호(RWL)를 출력하는 리던던시 디코더(400)로 이루어지는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.When the address signal of the defective memory cell is applied by decoding the redundancy address signal RR1-RR4 applied from the redundancy address generator 300, the main decoder 600 is disabled and the redundant memory cell array 100B is used. And a redundancy decoder (400) for outputting a repaired word line selection signal (RWL) for selecting a repaired word line. 제1항에 있어서,The method of claim 1, 리던던시 어드레스발생부(300)는 프리디코더(200)를 통해 프리디코딩된 RAi 계열의 어드레스신호, RBi 계열의 어드레스신호, RCi 계열의 어드레스신호를 입력하여 결함이 발생된 메모리셀의 리던던시 어드레스신호(RR1-RR4)를 발생하기 위한 제1내지 제4리던던시 어드레스발생수단(310-340)으로 이루어지는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.The redundancy address generator 300 inputs the RAi series address signal, the RBi series address, and the RCi series address signal pre-decoded through the predecoder 200 to provide a redundancy address signal RR1 of a defective memory cell. And a first to fourth redundancy address generating means (310 to 340) for generating -RR4. 제3항에 있어서,The method of claim 3, 각 리던던시 어드레스 발생수단(310-340)은 프리디코더(200)로부터 출력되는 RAi 계열의 어드레스신호, RBi 계열의 어드레스신호 및 RCi 계열의 어드레스신호를 입력하여 상기 입력신호가 모두 하이상태일 경우 결함이 발생된 메모리셀의 리페어된 메모리셀을 선택하기 위한 리던던시 어드레스신호(RR1-RR4)를 발생하는 낸드 게이트(311-341)로 구성되는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.Each of the redundancy address generating means 310 to 340 inputs an RAi-based address signal, an RBi-based address signal, and an RCi-based address signal output from the predecoder 200 so that a defect is generated when all of the input signals are high. And a NAND gate (311-341) for generating a redundancy address signal (RR1-RR4) for selecting a repaired memory cell of the generated memory cell. 제1항에 있어서,The method of claim 1, 리던던시 디코더(400)는 외부로부터 테스트신호(TEST), 리던던시 프리디코더(300)로부터 리던던시 어드레스신호 RR1-RR4, 그리고 프리 디코더(200)로부터 RAi 계열의 어드레스신호를 입력하여 RAi 계열의 어드레스신호에 대한 디코딩동작을 수행하는 제1디코딩부(400A)와,The redundancy decoder 400 inputs a test signal TEST from the outside, a redundancy address signal RR1-RR4 from the redundancy predecoder 300, and an address signal of the RAi series from the predecoder 200 to receive an address signal of the RAi series. A first decoding unit 400A performing a decoding operation; 외부로부터 테스트신호(TEST), 어드레스발생회로(300)로부터 리던던시 어드레스신호 RR1-RR4, 그리고 프리 디코더(200)로부터 인가되는 RBi 계열의 어드레스신호를 입력하여 RBi 계열의 어드레스신호에 대한 디코딩동작을 수행하는 제2디코딩부(400B)와,A decoding operation is performed on the RBi series address signal by inputting a test signal TEST from the outside, the redundancy address signals RR1-RR4 from the address generation circuit 300, and an RBi series address signal applied from the predecoder 200. A second decoding unit 400B, 외부로부터 테스트신호(TEST), 어드레스발생회로(300)로부터 리던던시 어드레스신호 RR1-RR4, 그리고 프리 디코더(200)로부터 RCi 계열의 어드레스신호를 입력하여 RCi 계열의 어드레스에 대한 디코딩동작을 수행하는 제3디코딩부(400C)와,A third operation of decoding the RCi address by inputting the test signal TEST from the outside, the redundancy address signal RR1-RR4 from the address generating circuit 300, and the RCi series address signal from the predecoder 200. A decoding unit 400C, 상기 제1내지 제3디코딩부(400A, 400B, 400C)로부터 출력신호(DA, DB, DC)를 입력하여 리페어된 워드라인선택신호(RWL)를 출력하는 출력부(400D)로 이루어지는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체메모리장치.And an output unit 400D for outputting the repaired word line selection signal RWL by inputting the output signals DA, DB, and DC from the first to third decoding units 400A, 400B, and 400C. A semiconductor memory device having a redundancy verification circuit. 제5항에 있어서,The method of claim 5, 리던던시 디코더(400)의 출력부(440D)는 각 디코딩수단(400A, 400B, 400C)으로부터 디코딩신호(DA, DB, DC)를 입력하여 리페어된 워드라인 선택신호(RWL)를 출력하는 낸드 게이트(461)로 구성되는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.The output unit 440D of the redundancy decoder 400 inputs the decoding signals DA, DB, and DC from the decoding means 400A, 400B, and 400C to output the repaired word line selection signal RWL. 461), a semiconductor memory device having a redundancy verification circuit. 제5항에 있어서,The method of claim 5, 각 디코딩부(400A, 400B, 400C)는 리던던시 어드래스발생부(300)로부터 인가되는 리던던시 어드레스신호 RRi 를 래치하기 위한 래치수단(410)과,Each decoding unit 400A, 400B, 400C includes latch means 410 for latching the redundancy address signal RRi applied from the redundancy address generation unit 300; 외부로부터 테스트신호(TEST)와 래치수단(410)으로부터 리던던시 어드레스신호 RRi 를 입력하여 퓨징수단(430)의 가상퓨징상태를 나타내는 신호를 발생하는 논리수단(420)과,Logic means 420 for generating a signal indicating the virtual fusing state of the fusing means 430 by inputting the redundancy address signal RRi from the test signal TEST and the latch means 410 from the outside; 논리수단(420)에 연결된, 결함이 발생된 메모리셀의 어드레스의 리던던시용 퓨징수단(430)과,A redundancy fusing means 430 of the address of the defective memory cell connected to the logic means 420; 퓨징수단(430)의 퓨징상태에 따른 신호를 나타내는 신호를 유지시켜주는 퓨징옵션수단(440)과,Fusing option means 440 for maintaining a signal indicating a signal according to a fusing state of the fusing means 430, 퓨징옵션수단(440)의 출력신호와 RAi, RBi, 또는 RCi 계열의 어드레스신호를 입력하고 각 계열의 어드레스신호를 디코딩하는 디코딩수단(450)으로 이루어지는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체메모리장치.A semiconductor memory device having a redundancy verification circuit comprising an output signal of the fusing option means 440 and decoding means 450 for inputting RAi, RBi, or RCi series address signals and decoding address signals of each series. . 제7항에 있어서,The method of claim 7, wherein 각 디코딩부(400A, 400B, 400C)의 퓨징수단(430)은 논리수단(420)과 퓨즈옵션수단(440)사이에 각각 연결된 리던던시용 퓨즈(431-434)로 구성되는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.The redundancy fuse 430 of each decoding unit 400A, 400B, 400C is composed of redundancy fuses 431-434 connected between the logic unit 420 and the fuse option unit 440, respectively. A semiconductor memory device having a verification circuit. 제7항에 있어서,The method of claim 7, wherein 각 디코딩부(400A, 400B, 400C)의 래치수단(410)은 리던던시 어드레스 발생부(300)로부터 인가되는 리던던시 어드레스신호(RR1-RR4)를 각각 래치하기 위한 제1 내지 제4래치(410a-410d)로 구성되는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.The latch means 410 of each of the decoding units 400A, 400B, and 400C has first to fourth latches 410a-410d for latching the redundancy address signals RR1-RR4 applied from the redundancy address generator 300. And a redundancy verification circuit. 제9항에 있어서,The method of claim 9, 상기 각 래치(411-414)는 각 리던던시 어드레스 발생수단(310-340)으로부터 각각 인가되는 리던던시 어드레스신호(RR1-RR4)를 입력하는 인버터(IN11)와, 인버터(IN11)의 출력을 유지시켜 주기 위한 인버터(IN12) 쌍으로 구성되는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.Each of the latches 411-414 maintains the inverter IN11 for inputting the redundancy address signals RR1-RR4 applied from the redundancy address generating means 310-340, respectively, and the outputs of the inverter IN11. A semiconductor memory device having a redundancy verification circuit, characterized in that it is composed of a pair of inverters (IN12). 제7항에 있어서,The method of claim 7, wherein 각 디코딩부(400A, 400B, 400C)의 논리수단(420)은 외부로부터 인가되는 테스트신호(TEST)와 래치수단(410)의 각 래치(411-414)에 래치된 리던던시 어드레스신호(RR1-RR4)를 입력하고, 테스트모드시 각 리던던시 어드레스신호(RR1-RR4)에 따라 퓨징수단(440)의 각 퓨즈(431- 434)의 퓨징상태를 나태내는 신호를 각각 출력하는 낸드 게이트(421- 424)로 각각 구성되는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.The logic means 420 of each of the decoding units 400A, 400B, and 400C includes the test signal TEST applied from the outside and the redundancy address signals RR1-RR4 latched in the latches 411-414 of the latch means 410. NAND gates 421 to 424, each of which outputs a signal indicating the fusing state of each of the fuses 431 to 434 of the fusing means 440 according to each of the redundancy address signals RR1-RR4 in the test mode. A semiconductor memory device having a redundancy verification circuit, characterized in that each consisting of a). 제7항에 있어서,The method of claim 7, wherein 각 디코딩부(440A, 400B, 400C)의 퓨즈옵션수단(440)은 리페어전에는 퓨징수단(430)의 가상적 퓨징상태를 나타내는 신호를 유지하고 리페어후에는 퓨징수단(430)의 각 퓨즈(431-434)의 퓨징상태에 따른 신호를 유지하기 위한 제1 내지 제4옵션수단(440a-440d)으로 구성되는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체메모리장치.The fuse option means 440 of each of the decoding units 440A, 400B, and 400C maintains a signal indicating a virtual fusing state of the fusing means 430 before the repair, and each fuse 431 of the fusing means 430 after the repair. And a first to fourth option means (440a to 440d) for holding a signal in accordance with the fusing state of -434. 제12항에 있어서,The method of claim 12, 각 제1 내지 제4옵션수단(440a-440d)은 상기 퓨징수단(430)의 각 퓨즈(431-434)에 일단이 연결되고 타단이 접지된 저항(441)과,Each of the first to fourth option means 440a to 440d includes a resistor 441 having one end connected to each fuse 431-434 of the fusing means 430 and the other end grounded; 각 퓨즈(431-434)의 타단에 연결되어 각 퓨즈(431-434)의 컷팅상태에 따른 각 노드(N31-N34)의 전위레벨을 반전시켜 주기 위한 반전 게이트(442)와,An inversion gate 442 connected to the other end of each of the fuses 431-434 to invert the potential level of each node N31-N34 according to the cutting state of each of the fuses 431-434, and 각 노드(N31-N34)의 전위레벨을 유지시켜 주기 위한 래치용 N형 모스 트랜지스터(443)로 구성되는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.A semiconductor memory device having a redundancy verification circuit, comprising a latched N-type MOS transistor 443 for maintaining the potential level of each node (N31-N34). 제7항에 있어서,The method of claim 7, wherein 각 디코딩부(400A, 400B, 400C)의 제2논리수단(450)은 RAi 계열의 어드레스신호(RA0-RA3), RBi 계열의 어드레스신호(RB0-RB3) 또는 RCi 계열의 어드레스신호(RC0-RC3)와 상기 퓨즈옵션수단(440)의 출력신호를 각각 입력하여 논리낸드하는 낸드 게이트(451-454)와,The second logic means 450 of each of the decoding units 400A, 400B, and 400C includes the RAi series address signals RA0-RA3, the RBi series address signals RB0-RB3, or the RCi series address signals RC0-RC3. NAND gates (451-454) and logic NAND by inputting the output signal of the fuse option means (440), 상기 낸드 게이트(451-454)의 출력을 입력하여 논리낸드하고, 논리낸드된 출력값을 각각 RAi 계열의 어드레스신호에 대한 디코딩신호(DA), RBi 계열의 어드레스신호에 대한 디코딩신호(DB), 또는 RCi 계열의 어드레스신호에 대한 디코딩신호(DC)로서 출력하는 낸드 게이트(454)를 포함하는 것을 특징으로 하는 리던던시 검증회로를 갖는 반도체 메모리장치.Logic NAND by inputting the outputs of the NAND gates 451-454, and the decoded signal DA for the RAi-based address signal, the decoded signal DB for the RBi-based address signal, respectively, And a NAND gate (454) for outputting as a decoded signal (DC) for an RCi series address signal.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546103B1 (en) * 1999-08-18 2006-01-24 주식회사 하이닉스반도체 Roo Redundancy Circuit
KR100346452B1 (en) * 1999-12-30 2002-07-27 주식회사 하이닉스반도체 Redundant word line disturbance test device and method thereof
KR100609567B1 (en) * 2004-01-09 2006-08-08 주식회사 하이닉스반도체 Flash memory device and method of erase verifying the same
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CN115620772B (en) * 2022-12-05 2023-05-09 浙江力积存储科技有限公司 Method for accessing word line and word line decoding circuit structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010008437A (en) * 1998-12-30 2001-02-05 김영환 Row redundancy circuit of memory device

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